JPH02224055A - 命令の多機能ユニットへの同時ディスパッチのための方法及び装置 - Google Patents
命令の多機能ユニットへの同時ディスパッチのための方法及び装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピューター−プロセッサーに関する、よ
り詳細には、可変長多機能ユニット・コントロールに関
する。
り詳細には、可変長多機能ユニット・コントロールに関
する。
中央処理装置（ＣＰＵ）のデザインには、典型的には浮
動小数点、及び整数プロセッサー・ユニットが含まれる
ものであった。
動小数点、及び整数プロセッサー・ユニットが含まれる
ものであった。
コンピューターの命令は、いかなる命令発進サイクルに
おいても、歴史的に組織され、１つの機能ユニットにの
み配布されてきた。水平的に多重プログラムされたＣＰ
Ｕであれば、命令発進ザイクル毎に、１つ以上の機能ユ
ニット・を同時に且つ並行して操作することを可能とす
る。
おいても、歴史的に組織され、１つの機能ユニットにの
み配布されてきた。水平的に多重プログラムされたＣＰ
Ｕであれば、命令発進ザイクル毎に、１つ以上の機能ユ
ニット・を同時に且つ並行して操作することを可能とす
る。
多機能コアニットの同時操作を供するために、命令語の
幅は多重命令コンポーネントを処理するために増加する
。しかＩ、ながら、プログラムはそれぞれの実行サイク
ルで忙しい、それぞれの機能ユニットを維持するために
必要な操作を含有する事がない様なので、増幅された命
令の流れは、機能ユニットのほとんどのための操作を含
まない様である。
幅は多重命令コンポーネントを処理するために増加する
。しかＩ、ながら、プログラムはそれぞれの実行サイク
ルで忙しい、それぞれの機能ユニットを維持するために
必要な操作を含有する事がない様なので、増幅された命
令の流れは、機能ユニットのほとんどのための操作を含
まない様である。
命令の可変長コード化により、オペ１／・−ジョンなし
くｎｏ−ｏｐｓ）の問題は処理されますが、高性能（バ
イブうイン）構造における可変長コード化では、命令が
ページ境界を渡れる様になる時、ベジフォールトの複雑
さを増し、全体的な命令ザイクル時間は、プログラム・
カウンターを前進させ、次の命令キャッシュを起動でき
る様にする、現在の命令の長さの決定によって悪影響を
受けることがある。
くｎｏ−ｏｐｓ）の問題は処理されますが、高性能（バ
イブうイン）構造における可変長コード化では、命令が
ページ境界を渡れる様になる時、ベジフォールトの複雑
さを増し、全体的な命令ザイクル時間は、プログラム・
カウンターを前進させ、次の命令キャッシュを起動でき
る様にする、現在の命令の長さの決定によって悪影響を
受けることがある。
更に、命令ストリーム構文解析の複雑さのために、全体
の命令がディスパッチのために使用可能であるという事
、及び読み取り遂行の問題を緩らげるために、命令バイ
ブライン・ステージを導入してもよいという、適正な決
定ができる様にするために、追加的なバイブライン・ス
テージの導入が必要とり、この事自体によって、受は取
られた分岐命令の存在する時にベー・シフオールドの複
雑さが増したり、待ち時間が増加するという事があり得
る。このため、可変長命令コード化の一般的概念は、水
平的に多重プログラムされた機械の効率の限定的高揚を
供するのみであり、又同様に、実際のプログラムが実行
され、多重機能ユニットにディスパッチされる時に自己
制限をする傾向を持つ。
の命令がディスパッチのために使用可能であるという事
、及び読み取り遂行の問題を緩らげるために、命令バイ
ブライン・ステージを導入してもよいという、適正な決
定ができる様にするために、追加的なバイブライン・ス
テージの導入が必要とり、この事自体によって、受は取
られた分岐命令の存在する時にベー・シフオールドの複
雑さが増したり、待ち時間が増加するという事があり得
る。このため、可変長命令コード化の一般的概念は、水
平的に多重プログラムされた機械の効率の限定的高揚を
供するのみであり、又同様に、実際のプログラムが実行
され、多重機能ユニットにディスパッチされる時に自己
制限をする傾向を持つ。
本発明の装置及び方法は、命令ストリームの可変長コン
ポーネントへの、自然の配列抑制を利用して、多機能ユ
ニットへの命令の効率的な同時ディスパッチを行うもの
である。命令は、最小命令サイズ、４バイトの２つの乗
数の累剰によってのみ構成される。本方法及び装置に従
う最大長命令語は、顕著な静力学的に配置されたフィー
ルドにより構成される。分離１．たフィールドは、各種
の機能ユニット用の個々のデコーダー／コントローラー
に向けられる。命令のフォーマットは、整数プロセッサ
ー命令のみを含有する、長さが４バイトの長語命令によ
り構成される。第２の４語フォーマットには、２つの分
離した整数プロセッサー命令を有するフォーマットと同
様、整数及び浮動小数点ユニット命令をＨするフォーマ
ットが含まれる。命令語内のフィールド当たり１ビット
により、命令の長さ及びフォーマットが示される。
ポーネントへの、自然の配列抑制を利用して、多機能ユ
ニットへの命令の効率的な同時ディスパッチを行うもの
である。命令は、最小命令サイズ、４バイトの２つの乗
数の累剰によってのみ構成される。本方法及び装置に従
う最大長命令語は、顕著な静力学的に配置されたフィー
ルドにより構成される。分離１．たフィールドは、各種
の機能ユニット用の個々のデコーダー／コントローラー
に向けられる。命令のフォーマットは、整数プロセッサ
ー命令のみを含有する、長さが４バイトの長語命令によ
り構成される。第２の４語フォーマットには、２つの分
離した整数プロセッサー命令を有するフォーマットと同
様、整数及び浮動小数点ユニット命令をＨするフォーマ
ットが含まれる。命令語内のフィールド当たり１ビット
により、命令の長さ及びフォーマットが示される。
機能ユニットの各々には、デコーダー／コントローラー
が含まれる。最大限可能な長さ以下の命令をディスパッ
チする時には、フィールドのいくらかが欠落することが
ある。
が含まれる。最大限可能な長さ以下の命令をディスパッ
チする時には、フィールドのいくらかが欠落することが
ある。
各機能ユニットのデコーダー／コントローラーは、独自
にフィールドが欠落しているかどうかを測定し、そうし
た場合にはこのデコーダー／コントローラーは、その関
連機能ユニットにワークをディスパッチせずに、あたか
もｎｏ −ｏｐ（操作なし）が存在する様に応答する。
にフィールドが欠落しているかどうかを測定し、そうし
た場合にはこのデコーダー／コントローラーは、その関
連機能ユニットにワークをディスパッチせずに、あたか
もｎｏ −ｏｐ（操作なし）が存在する様に応答する。
本発明に従う装Ｗ、は、命令全体が常に単一キャッシュ
・サイクルで゛アクセスできる様に、可能な最大の幅及
び長さの命令に対応する幅を有する命令キャッシュを含
ａす２．。
・サイクルで゛アクセスできる様に、可能な最大の幅及
び長さの命令に対応する幅を有する命令キャッシュを含
ａす２．。
命令フェッチ・サイクルは、プログラム・カウンター（
Ｐ Ｃ）を、新規の通常は非連続値（転送づイクル）で
充填するものと、或いは連続サイクルで充填するものと
に分類される。連続命令フェッチやサイクルは、同じキ
ャッシュやラインを以前のサイクルとして参照するもの
と、次のキャッシュ・ラインに前進するものとに分類さ
れる。
Ｐ Ｃ）を、新規の通常は非連続値（転送づイクル）で
充填するものと、或いは連続サイクルで充填するものと
に分類される。連続命令フェッチやサイクルは、同じキ
ャッシュやラインを以前のサイクルとして参照するもの
と、次のキャッシュ・ラインに前進するものとに分類さ
れる。
ＰＣは、キャッシュを指標付けする上位部分と、アドレ
スされたキャッシュ・ライン内の希望の命令の適正な開
始点を同定する下位部分により構成される。ＰＣのより
上位の部分は、各々のサイクルについて１ （Ｘ４）だ
け増分するか（ビット０２）、或いは新Ｌ／いアドレス
でロードして不変にしておくことができる。連続実行中
、現在ディスパッチされている命令が、キャッシュの偶
数側から取られた長語命令である場合には、上方のＰＣ
は不変のままである。連続実行中、ディスパッチされて
いる命令が、キャッシュの奇数側からのυビット命令で
あるか、或いは４語命令である場合には、」三方のＰＣ
は１ （Ｘ４）だけ増分される。
スされたキャッシュ・ライン内の希望の命令の適正な開
始点を同定する下位部分により構成される。ＰＣのより
上位の部分は、各々のサイクルについて１ （Ｘ４）だ
け増分するか（ビット０２）、或いは新Ｌ／いアドレス
でロードして不変にしておくことができる。連続実行中
、現在ディスパッチされている命令が、キャッシュの偶
数側から取られた長語命令である場合には、上方のＰＣ
は不変のままである。連続実行中、ディスパッチされて
いる命令が、キャッシュの奇数側からのυビット命令で
あるか、或いは４語命令である場合には、」三方のＰＣ
は１ （Ｘ４）だけ増分される。
上方のＰＣは、取られた分岐、或いは呼び出しの結果と
して新規のアドレスでロードされる。目標アドレスは、
上位部分及び下位部分により構成される。現行サイクル
が次のキャッシュ・ラインに移送もせず、前進もしない
場合には（新ｊ７いキャッシュやライン・サイクルでは
ない）、増分子の出力は無視され、上位のＰＣは不変の
ままで、下位のＰＣは先行命令の長さを反映するために
最新化される。
して新規のアドレスでロードされる。目標アドレスは、
上位部分及び下位部分により構成される。現行サイクル
が次のキャッシュ・ラインに移送もせず、前進もしない
場合には（新ｊ７いキャッシュやライン・サイクルでは
ない）、増分子の出力は無視され、上位のＰＣは不変の
ままで、下位のＰＣは先行命令の長さを反映するために
最新化される。
現行サイクルが、次のキャッシュ・ラインに前進する場
合には、増分子の出力は上位のＰＣにロードされる一方
、下位のＰＣは０にリセッ！・される。
合には、増分子の出力は上位のＰＣにロードされる一方
、下位のＰＣは０にリセッ！・される。
命令キャッシュには、フェッチ・ラインの潜在的に非消
耗部を捕獲する先取りバッファーが後続する。先取りバ
ッファーは、命令キャッシュ・マイナスＲ短命令フォー
マットの長さと同じ幅である。先取リバッファーは、新
しいキャッシュ・ライン・サイクルの間に、命令キャッ
シュの出力からロードされる。
耗部を捕獲する先取りバッファーが後続する。先取りバ
ッファーは、命令キャッシュ・マイナスＲ短命令フォー
マットの長さと同じ幅である。先取リバッファーは、新
しいキャッシュ・ライン・サイクルの間に、命令キャッ
シュの出力からロードされる。
各々の機能ユニット・デコーダー／コントロ・−ターは
、命令キャッシュの生の出力から直接にでも、又先取り
バッファーの出力からでも、適当するフィールドの選択
がでさる様にする、マルチプレクサ−・ネットワークに
接続されている。新しいキャッシュ・ライン・ザイクル
の間、マルチプレクサ−は１サイクルについて効率的に
先取りバッファーをバイパスして、命令キャッシュの生
の出力から適当するフィールドを選択する。
、命令キャッシュの生の出力から直接にでも、又先取り
バッファーの出力からでも、適当するフィールドの選択
がでさる様にする、マルチプレクサ−・ネットワークに
接続されている。新しいキャッシュ・ライン・ザイクル
の間、マルチプレクサ−は１サイクルについて効率的に
先取りバッファーをバイパスして、命令キャッシュの生
の出力から適当するフィールドを選択する。
代替的に、マルチプレクサ−は先取りバッファーの出力
から適当するフィールドを選択する。
から適当するフィールドを選択する。
この様にして、本発明に従う装置及び方法は、必要な命
令の流れを多機能ユニットに供給するためのコンパイラ
−に課せられる抑制、及び複雑さを軽減する一方で、多
機能ユニットを有するＣＰＵの操作における効率性を高
めるものである。
令の流れを多機能ユニットに供給するためのコンパイラ
−に課せられる抑制、及び複雑さを軽減する一方で、多
機能ユニットを有するＣＰＵの操作における効率性を高
めるものである。
本発明に従う同時ディスパッチ・ユニットのブロック・
ダイアグラム５０が図１に示されている。
ダイアグラム５０が図１に示されている。
命令データーは、命令データーの６４ビットにより構成
される７２ビット語、及び下記に検討され、図２に示さ
れている様な８ビットのパリティ−を含有する、プログ
ラムメモリー５２の様なソースより受信される。ソース
５２により供給された命令は、偶数及び奇数セクション
５Ｇ及び５８をその中に有する命令キャッシュ５４によ
り受信される。命令デ・−ターのソース５２からキャッ
ジ、：１．５４への転送は、キャッシュ−コントロール
・エレメント６０により抑制される。
される７２ビット語、及び下記に検討され、図２に示さ
れている様な８ビットのパリティ−を含有する、プログ
ラムメモリー５２の様なソースより受信される。ソース
５２により供給された命令は、偶数及び奇数セクション
５Ｇ及び５８をその中に有する命令キャッシュ５４によ
り受信される。命令デ・−ターのソース５２からキャッ
ジ、：１．５４への転送は、キャッシュ−コントロール
・エレメント６０により抑制される。
命令は、メモリー貯蔵ユニット、バッファー或いは模範
的キャッシュ５４に記憶され、ここでは命令は、シング
ル０４ビット４語命令、或いは２つの３２ビット長語命
令により構成される６４ビット・メツセージを含有する
。命令キャッシュ５４の奇数セクション５８に記憶され
る命令は、浮動小数点プロセッサ−６２により直接受信
される。
的キャッシュ５４に記憶され、ここでは命令は、シング
ル０４ビット４語命令、或いは２つの３２ビット長語命
令により構成される６４ビット・メツセージを含有する
。命令キャッシュ５４の奇数セクション５８に記憶され
る命令は、浮動小数点プロセッサ−６２により直接受信
される。
命令キャッシュ、５４の偶数部分５Ｇに記憶される命令
は、命令が偶数セクション５Ｂより、整数プロセッサー
６６により受信される時には、命令キャッシュ５４の偶
数部分５Ｇ、或いは奇数部分５８からの命令を、選択的
に整数プロセッサ−６６及びＦＰプロセッサー６２に供
給するマルチプレクサ−６４により受信される。奇数セ
クション５８の命令は、先取りレジスター７０に記憶さ
れる。結果と１２で起こる命令は、整数プロセッサー６
０により、先取りレジスター７０より受信されるので、
プログラム・カウンター・レジスター７４は、８ではな
くて０だけ増分され、これにより新しい命令の命令キャ
ッシュ５４への転送を禁止する。
は、命令が偶数セクション５Ｂより、整数プロセッサー
６６により受信される時には、命令キャッシュ５４の偶
数部分５Ｇ、或いは奇数部分５８からの命令を、選択的
に整数プロセッサ−６６及びＦＰプロセッサー６２に供
給するマルチプレクサ−６４により受信される。奇数セ
クション５８の命令は、先取りレジスター７０に記憶さ
れる。結果と１２で起こる命令は、整数プロセッサー６
０により、先取りレジスター７０より受信されるので、
プログラム・カウンター・レジスター７４は、８ではな
くて０だけ増分され、これにより新しい命令の命令キャ
ッシュ５４への転送を禁止する。
整数プロセッサ−６６のより詳細な概要は、同様に図１
に示されているが、ここではこの整数プロセッサーは、
リード６８のシグナルにより使用可能とされる時、３２
ビット命令をマルチプレクサ−０４の出力、或いは先取
りレジスターγ０の出力より受信する命令レジスター１
０２を含む。命令１ノジスター１０２に記憶される命令
は、実行ユニット１００デコード及びコントロール論理
コニッｌ−６５、及び他の論理エレメントにより受ｔｉ
される。以前に述べた命令レジスター１０２内の命令の
結果と１７て生じる命令のアドレスは、デコード・プロ
グラム・カウンター１２２に記憶される。フェッチ・プ
ログラム・カウンター１０４に記憶されるアドレスは、
例えば以前に検討され、下の表に図示されている様に、
命令それ自身に依存する論理プロセスにより処理される
時に、レジスター１０２の命令の結果と１．て生じる。
に示されているが、ここではこの整数プロセッサーは、
リード６８のシグナルにより使用可能とされる時、３２
ビット命令をマルチプレクサ−０４の出力、或いは先取
りレジスターγ０の出力より受信する命令レジスター１
０２を含む。命令１ノジスター１０２に記憶される命令
は、実行ユニット１００デコード及びコントロール論理
コニッｌ−６５、及び他の論理エレメントにより受ｔｉ
される。以前に述べた命令レジスター１０２内の命令の
結果と１７て生じる命令のアドレスは、デコード・プロ
グラム・カウンター１２２に記憶される。フェッチ・プ
ログラム・カウンター１０４に記憶されるアドレスは、
例えば以前に検討され、下の表に図示されている様に、
命令それ自身に依存する論理プロセスにより処理される
時に、レジスター１０２の命令の結果と１．て生じる。
本発明に従えば、８４ビット命令は、バイト当たり８ビ
ットにより構成される、８バイトのデーターに対応して
、命令キャッジ、２５４にロードされる。そうであるの
で、ＰＣフェッチ・レジスター７４は、命令が８のアド
レス・インターバルで受信される様に、０の論理値で最
も重要性のないビット００．０１．０２を維持する。
ットにより構成される、８バイトのデーターに対応して
、命令キャッジ、２５４にロードされる。そうであるの
で、ＰＣフェッチ・レジスター７４は、命令が８のアド
レス・インターバルで受信される様に、０の論理値で最
も重要性のないビット００．０１．０２を維持する。
一般的に、命令は整数プロセッサーＧ４を通り、連続的
に命令レジスター１０２、フェッチ・プログラム・カウ
ンター１０４．プログラム拳カウンター・アジャスト論
理１２０及びデコード・プログラム・カウンター１２２
、実行プログラム・カウンター１２４、最後の命令プロ
グラム拳カウンター１２Ｂ及び！・ラップ・プログラム
参カウンター１２８を経由して進む。デコード・プログ
ラム・カウンター１２２の３番目に重要でないビット０
２を除いて、プログラム・カウンター１２２ 、１２４
、１２８及び１２８は、当業者間ではトラップ或いは
ストール（立往生）条件として知られる条件からの復帰
という様な、他の使用のための現行、及び以前の命令の
命令ステータスを分析するため、示されてはいないが、
整数プロセッサーの別の所で使用される情報を供給する
。
に命令レジスター１０２、フェッチ・プログラム・カウ
ンター１０４．プログラム拳カウンター・アジャスト論
理１２０及びデコード・プログラム・カウンター１２２
、実行プログラム・カウンター１２４、最後の命令プロ
グラム拳カウンター１２Ｂ及び！・ラップ・プログラム
参カウンター１２８を経由して進む。デコード・プログ
ラム・カウンター１２２の３番目に重要でないビット０
２を除いて、プログラム・カウンター１２２ 、１２４
、１２８及び１２８は、当業者間ではトラップ或いは
ストール（立往生）条件として知られる条件からの復帰
という様な、他の使用のための現行、及び以前の命令の
命令ステータスを分析するため、示されてはいないが、
整数プロセッサーの別の所で使用される情報を供給する
。
偶数長語命令が、マルチプレクサ−６４を経由し。
て、リード１０３の命令ギャッシュ５４から受信された
場合、レジスターｌ口２に記憶された命令のビット３１
の状態は、この命令が長語であるか長語命令であるかを
示す。
場合、レジスターｌ口２に記憶された命令のビット３１
の状態は、この命令が長語であるか長語命令であるかを
示す。
ビット０２の状態は、命令レジスター１０２から７エツ
チ・プログラム・カウンター・１０４まで維持される。
チ・プログラム・カウンター・１０４まで維持される。
プログラム・カウンター・アジャスト論理１０２は、そ
の見返りきしてｌ／シスター１０２からの命令に応答す
るデコード、及びコントロー・−小論理６５により供給
される、得られた分岐シグナル１．２１に応答して、デ
コード・プログラム・カウンター（ＤＥＣＰＣ）１２２
のビット０２のみを選択的に修飾する。次の命令が連続
的に供給された命令であるか、或いは得られた分岐の結
果であるのかを示すのに役立つ、リード１０２の得られ
た分岐シグナルは、マルチプレクサー・１１９を制御す
る。
の見返りきしてｌ／シスター１０２からの命令に応答す
るデコード、及びコントロー・−小論理６５により供給
される、得られた分岐シグナル１．２１に応答して、デ
コード・プログラム・カウンター（ＤＥＣＰＣ）１２２
のビット０２のみを選択的に修飾する。次の命令が連続
的に供給された命令であるか、或いは得られた分岐の結
果であるのかを示すのに役立つ、リード１０２の得られ
た分岐シグナルは、マルチプレクサー・１１９を制御す
る。
分岐が得られた場合には、ＤＥＣＰＣ１２２のビット０
２の条件は、マルチプレクサ−１１９経由の間維持され
る。
２の条件は、マルチプレクサ−１１９経由の間維持され
る。
分岐命令が得られる場合以外では、命令レジスター・ビ
ット３１も、プログラム・カウンター・ビット０２のど
ちらも設定されず、つまり読み取られるべき次の命令が
、命令キャッシュ５４からの隣接奇数命令であることを
示す場合には、ビット０２は、デコード・プログラムゆ
カウンター１２２内１７設定され、デコードされた命令
が先取りレジスター７０を経由して、命令キャッシコ、
５４の奇数部分５８から来ていることを示す一方、マル
チプレクサ−８４は、リード６８のシグナルに従って使
用不能にされる。マルチプレクサ〜１０Ｇを同時に終了
するには、プログラム・カウンター１０４の現行値に、
アダー１０８により加えられ、その見返りにマルチプレ
クサ−１ｌＯの選択により、フェッチ・プログラム・カ
ウンター１０４に、変えられず復元される０の数値を選
択する。リード１２１の分岐シグナルの状態の決定は、
そこで命令のデコーディングが知らされることになる、
リ−・ド１０１の実行ユニット１００から供給される条
件コードの状態と同様に、命令レジスター１０２からの
シグナルの一部をデコードすることにより行われる。
ット３１も、プログラム・カウンター・ビット０２のど
ちらも設定されず、つまり読み取られるべき次の命令が
、命令キャッシュ５４からの隣接奇数命令であることを
示す場合には、ビット０２は、デコード・プログラムゆ
カウンター１２２内１７設定され、デコードされた命令
が先取りレジスター７０を経由して、命令キャッシコ、
５４の奇数部分５８から来ていることを示す一方、マル
チプレクサ−８４は、リード６８のシグナルに従って使
用不能にされる。マルチプレクサ〜１０Ｇを同時に終了
するには、プログラム・カウンター１０４の現行値に、
アダー１０８により加えられ、その見返りにマルチプレ
クサ−１ｌＯの選択により、フェッチ・プログラム・カ
ウンター１０４に、変えられず復元される０の数値を選
択する。リード１２１の分岐シグナルの状態の決定は、
そこで命令のデコーディングが知らされることになる、
リ−・ド１０１の実行ユニット１００から供給される条
件コードの状態と同様に、命令レジスター１０２からの
シグナルの一部をデコードすることにより行われる。
分岐が奇数長語に直接行われる場合には、リード６Ｂの
シグナルにより使用不能にされ、リード１０５のシグナ
ルにより選択される時に、命令はマルチプレクサ−６４
を経由して、リード１０７の命令キャッジ３５４の奇数
部分５８より受信される。上記で検討された様に、リー
ド１０５のシグナルは、マルチプレクサ＝１１９の操作
により維持される、デコード昏プログラムψカウンター
１２２のビット０２より派生ずる。フトツ升・プログラ
ム・カウンター１０４からマルチプレクサー１１ｇに（
Ｒ給されＳアドレスは、命令！ノジスター１０２により
供給される命令に加えられたフェッチ・プログラム・カ
ウンター１０４の命令値の、アダー１１２による追加に
よる結果として生じる直接分岐により生じろ事がある。
シグナルにより使用不能にされ、リード１０５のシグナ
ルにより選択される時に、命令はマルチプレクサ−６４
を経由して、リード１０７の命令キャッジ３５４の奇数
部分５８より受信される。上記で検討された様に、リー
ド１０５のシグナルは、マルチプレクサ＝１１９の操作
により維持される、デコード昏プログラムψカウンター
１２２のビット０２より派生ずる。フトツ升・プログラ
ム・カウンター１０４からマルチプレクサー１１ｇに（
Ｒ給されＳアドレスは、命令！ノジスター１０２により
供給される命令に加えられたフェッチ・プログラム・カ
ウンター１０４の命令値の、アダー１１２による追加に
よる結果として生じる直接分岐により生じろ事がある。
結果として生じるアドレスは、同様にアダー１１２の出
力でシグナルをマルチプレクサー１１０を経由して、フ
ェッチ・プログラム・カウンター１０４の入力にバスす
る、デコード及びコントロール論理６５の制御下にある
マルチプレクザー１１４により選択され、ここで結果と
しての実行うロック・サイクルで記憶され、前進させら
れる。デコード及びｒントロール論理６５、及び実行ユ
ニット１００により決定された条件１ご従って、間接的
な分岐が得られ、ここで間接的分岐アドレスは、実行ユ
ニ・ノド１００の内部レジスターＲＡ（示されてはいな
い）より供給され、対応して使用可能１；されるマルチ
プレクサ−１１４、及び１１０を経由して、フェッチ中
プログラム・カウンター１０４にバ″７．される。
力でシグナルをマルチプレクサー１１０を経由して、フ
ェッチ・プログラム・カウンター１０４の入力にバスす
る、デコード及びコントロール論理６５の制御下にある
マルチプレクザー１１４により選択され、ここで結果と
しての実行うロック・サイクルで記憶され、前進させら
れる。デコード及びｒントロール論理６５、及び実行ユ
ニット１００により決定された条件１ご従って、間接的
な分岐が得られ、ここで間接的分岐アドレスは、実行ユ
ニ・ノド１００の内部レジスターＲＡ（示されてはいな
い）より供給され、対応して使用可能１；されるマルチ
プレクサ−１１４、及び１１０を経由して、フェッチ中
プログラム・カウンター１０４にバ″７．される。
命令データー語９０は、図３に示されているが、これは
選択的に２つの長語命令、各々８２ビットの９１及び９
２、或いはシグナル６４ビット４語９３により構成され
る。８ビット・エラー検知パリティ−語９４は、簡単に
するために命令データーの後続する検討からは除去され
るが、６４ビットの命令に付加されるか、或いは付加さ
れた。長語９Ｌ或いは９２はそれぞれ４バイトのデータ
ー９５．９８．９７及び９８により構成されるが、ここ
で最も重要なバイトは、バイト０である。各々のバイト
９５〜９８は、８ビットにより構成されるが１、ここで
はビット７が最も重要なビットである。
選択的に２つの長語命令、各々８２ビットの９１及び９
２、或いはシグナル６４ビット４語９３により構成され
る。８ビット・エラー検知パリティ−語９４は、簡単に
するために命令データーの後続する検討からは除去され
るが、６４ビットの命令に付加されるか、或いは付加さ
れた。長語９Ｌ或いは９２はそれぞれ４バイトのデータ
ー９５．９８．９７及び９８により構成されるが、ここ
で最も重要なバイトは、バイト０である。各々のバイト
９５〜９８は、８ビットにより構成されるが１、ここで
はビット７が最も重要なビットである。
この命令のフォーマットは、モトローラ８８０００デー
タ・フォーマットに対応するが、これの対応するデータ
・シートは参照により組み込まれている。
タ・フォーマットに対応するが、これの対応するデータ
・シートは参照により組み込まれている。
本発明に従う、ＣＰ Ｕの同時ディスパッチ・ユニット
によって支持される命令の長さは、６４ビット４語整列
命令、或いは３２ビット長語整列命令により構成される
。命令は総称的に、整数或いは浮動小数点のどちらかと
１７で分類される。整数命令タイプは、整数レジスタ一
対レジスター、分岐、及びメモリー参照命令により構成
される。
によって支持される命令の長さは、６４ビット４語整列
命令、或いは３２ビット長語整列命令により構成される
。命令は総称的に、整数或いは浮動小数点のどちらかと
１７で分類される。整数命令タイプは、整数レジスタ一
対レジスター、分岐、及びメモリー参照命令により構成
される。
浮動小数点命令タイプは、浮動小数点レジスタ一対レジ
スター命令により構成される。長語整列命令は、整数命
令タイプによってのみ構成される。４語整列命令フ嗜−
マットは、４語命令の半分の、偶数（最も重要）長語に
おける整数命令、及び４語命令の半分の奇数（ｆｉも重
要でない）長語におにする浮動小数点命令により構成さ
れる。長語形式用には、フェッチされた命令は、整数プ
ロセッサーに送られる。４語形式用には、偶数（最も重
要）長語命令が、整数プロセッサー６６に送られる。奇
数是語命令は、浮動小数点プロセッサー６２にのみ送ら
れる。
スター命令により構成される。長語整列命令は、整数命
令タイプによってのみ構成される。４語整列命令フ嗜−
マットは、４語命令の半分の、偶数（最も重要）長語に
おける整数命令、及び４語命令の半分の奇数（ｆｉも重
要でない）長語におにする浮動小数点命令により構成さ
れる。長語形式用には、フェッチされた命令は、整数プ
ロセッサーに送られる。４語形式用には、偶数（最も重
要）長語命令が、整数プロセッサー６６に送られる。奇
数是語命令は、浮動小数点プロセッサー６２にのみ送ら
れる。
命令を同時に整数プロセッサ−６６、及び浮動小数点ブ
「１セツザー６２の双方に、命令キヤ・ノンユ５４の単
一命令語から転送することにより、より性能が高まり、
本発明は同様に、浮動小数点プロセッサーへの／からの
、メモリー参照を制御できる様に、命令キャッシュの偶
数部分５Ｂから浮動小数点プロセッサーへ、選択ビット
・を転送する。
「１セツザー６２の双方に、命令キヤ・ノンユ５４の単
一命令語から転送することにより、より性能が高まり、
本発明は同様に、浮動小数点プロセッサーへの／からの
、メモリー参照を制御できる様に、命令キャッシュの偶
数部分５Ｂから浮動小数点プロセッサーへ、選択ビット
・を転送する。
整数プロセッサー６１３は、命令キャッシュｂ４べ４語
参照を行う。外部先取りバッファー７０は、２つの整数
命令が整列４語境界に当たる場合には、奇数長語を保持
するために使用される。命令が、命令キャッシュ、から
フェッチされるにつれて、整数プロセッサーは命令キャ
ッシュ５４をアドレスするために使用される、２９ビッ
トＰＣＳＲＣデーター・バスにより構成される。２リー
ドア２のシグナルを経由して、次のフェッチ・アトし・
スを規定する。
参照を行う。外部先取りバッファー７０は、２つの整数
命令が整列４語境界に当たる場合には、奇数長語を保持
するために使用される。命令が、命令キャッシュ、から
フェッチされるにつれて、整数プロセッサーは命令キャ
ッシュ５４をアドレスするために使用される、２９ビッ
トＰＣＳＲＣデーター・バスにより構成される。２リー
ドア２のシグナルを経由して、次のフェッチ・アトし・
スを規定する。
整数プロセッサー１３Ｇに接続されたマルチプレクサ−
６４は、命令キャッシュ５４の偶数、或いは奇数部分か
ら、フェッチ命令を選択するために独占的に使用される
。奇数部分５８は、得られた分岐目標のフェッチの間に
おいてのみ選択ができる。り一ト８８の先取りした選択
、シグナルは、命令をキャッシュ５４、或いは先取りレ
ジスター・−７０より選択するために使用される。先取
りレジスター・７０は１、先行の命令ディスパッチが４
語整列３２ビット命令であり１．現行のフェッチが得ら
れた分岐目標によるものでない場合に選択される。先取
り選択シグナルは同様に、キャッシュ・１ントロール６
０を含めて、メモリー管理ユニットに整数プログラムが
現行サイクルにおいて命令キャッシュを参照しておらず
、それ故に、現行フェッチに関連するキャッシュ・ミス
、或いは例外の生成を禁止するという信号を送る。先取
りレジスター、及び外部プログラム・カウンターは、通
常は整数プロセッサー、或いは浮動小数点プロセッサー
が、フェッチｅストール（立ち往生）のシグナルを送っ
ていないという条件の下にロードされる。リー ド２の
先取りレジスター選択シグナル、及びマルチプレクサ−
６４コントロールは、通常整数プロセッサー６６により
供給される。１５かしながら、命令キャッシュのミスの
間では、キャッシュ・コントロール６０をａめＣ１メモ
リ・−管理ユニットが、メモリー管理ユニットＰＣＳＲ
Ｃの使用中のジグノールが確保されるという条件で、復
帰ミス命令によ−３−（これらのコントロールを行う責
任を持つ。
６４は、命令キャッシュ５４の偶数、或いは奇数部分か
ら、フェッチ命令を選択するために独占的に使用される
。奇数部分５８は、得られた分岐目標のフェッチの間に
おいてのみ選択ができる。り一ト８８の先取りした選択
、シグナルは、命令をキャッシュ５４、或いは先取りレ
ジスター・−７０より選択するために使用される。先取
りレジスター・７０は１、先行の命令ディスパッチが４
語整列３２ビット命令であり１．現行のフェッチが得ら
れた分岐目標によるものでない場合に選択される。先取
り選択シグナルは同様に、キャッシュ・１ントロール６
０を含めて、メモリー管理ユニットに整数プログラムが
現行サイクルにおいて命令キャッシュを参照しておらず
、それ故に、現行フェッチに関連するキャッシュ・ミス
、或いは例外の生成を禁止するという信号を送る。先取
りレジスター、及び外部プログラム・カウンターは、通
常は整数プロセッサー、或いは浮動小数点プロセッサー
が、フェッチｅストール（立ち往生）のシグナルを送っ
ていないという条件の下にロードされる。リー ド２の
先取りレジスター選択シグナル、及びマルチプレクサ−
６４コントロールは、通常整数プロセッサー６６により
供給される。１５かしながら、命令キャッシュのミスの
間では、キャッシュ・コントロール６０をａめＣ１メモ
リ・−管理ユニットが、メモリー管理ユニットＰＣＳＲ
Ｃの使用中のジグノールが確保されるという条件で、復
帰ミス命令によ−３−（これらのコントロールを行う責
任を持つ。
以下の詳細な図面ｉ、２．３及び４に、整数プロセッサ
ー・ハードウェアの必要事項が示されている。
ー・ハードウェアの必要事項が示されている。
表 ４
分岐目標フェッチ必要事項
もし得られたデコード分岐
そうであれば 次の Ｉｒ、ｔａｋｅｎ ｂｒａｎｃｈ
：椰正しいそうでなければ 次の ｌ１ｔａｋｅｎ ｂ
ｒａｎｅｈ＝誤りＥＮＤ ： 以下の状態式が、先取りコントロール機能性を定義する
。
：椰正しいそうでなければ 次の ｌ１ｔａｋｅｎ ｂ
ｒａｎｅｈ＝誤りＥＮＤ ： 以下の状態式が、先取りコントロール機能性を定義する
。
ＦＵＮＣＴＩＯＮ 次の−ｊＰ ＰＣ（２）ニブリ
ーンの：ＥＧＩＮ もし得られたデコード分岐ならば そうであれば 次の−ＩＰ ＰＣ（２）ニーＰＣＳＲ
Ｃ（２）そうでなければ 次の−ＩＰ ＰＣ（２）ニ
ー誤り：ＥＮＤ ： ＦＵＮＣＴＩＯＮ 次−もし得られた分岐ならニブリ
ーン；Ｂ囮１Ｎ ＦｔｊＮＣＴｒＯＮ ＫＰ ＰＲＥＸＲｓｅｔ
ニブリーン：Ｂ田ｌＮ １ｆ （−（ｄｅｅＪ）＆−（ｄｃｅ ＰＣ＜２））＆
（Ｉｒ、ｔａｋｅｎ ｂｒａｎｃｈ）そうであれば
ＩＰ ＰＲＥＩＲ５ｃｔ−正しいそうでなければ Ｉ
Ｐ ＰＲＥＩＲ５ｅｔ−誤りＥＮＤ ： ＰＲＯＩ、”ＥＤ［ＩＲＥ ＤＥＣＰＣ割当て：Ｂ加
ＩＮ ＩＰ 夏Ｐ ＰＲＥＩＲセットの場合そうであれば
次の−ＤＥＣＰＣニーＤｅｃ ＰＣ＋１そうでな
ければ 次の−ＤＥＣＰＣ： −Ｆｅｔｃｈ ＰＣ：
ＥＮＤ ： ＰＲＯＣＥＤｔｌＲＨ５ｔａｔｅ 、ｔｒａｎｓ
ｌｔｌｏｎ ：Ｂ田１Ｎ もし−ｆｅｔｅｈ ５ｔａｌｌ ＆−ｅｘｅｅ ｓｔ、
ａｌｌならばそうであれば ＥＧＩＮ ＩＰ ＰＣ（２）ニー次の−ＩＰ ＰＣ（２）：Ｄ
ＥＣＰＣニー次の−ＤＥＣＰＣ： Ｉｆ ｔａｋｅｎ ｂｒａｒｉｅｈ ： −次の Ｉ
ｒ ｔａｋｅｎ ｂｒａｎｃｈ ：そうでなければ ＥＧＩＮ ＩＰ ＰＣ（２）ニーＩＰ ＰＣ（２）：ＤＥＣＰ
ＣニーＤＥＣＰＣ： Ｉｆ ｔａｋｅｎ ｂｒａｎｃｈ ： −Ｉｆ ｔａ
ｋｅｎ＝ｂｒａｎｃｈ ：ＥＮＤ ： ＰＲＯＣＥＤＵＲ［Ｅ 割当てＪｌリフエツチー−コ
ントロー−ル：Ｂ囮ＩＮ もし ＭＭＵ Ｐ ＣＳ ＲＣＪｌｕｓｙそうであれ
ば Ｂ囮ＩＮ ＰＣ＜２）：ＭＭＵ ＰＣ（２）： ＰＲＥＩＲｓｅｔ ニーＭＭＵ ＰＲＥＩＲｓｅｔ
：ＥＮＤ ： そうでなければ Ｂ九１Ｎ ＰＣ（２）ニーＩＰ ＰＣ（２）： ＰＲＥＩＲｓｅｔ ニーＩＰ ＰＲＥＩＲｓｅｔ ：
ＥＮＤ二 先取り命令レジスター選択コントロールは、先取りレジ
スター７０を選択するための整数プロセッサ−６Ｂによ
り、整数プロセッサー命令レジスター（示されてはいな
い）にロードされるべき次の命令として供給する。
ーンの：ＥＧＩＮ もし得られたデコード分岐ならば そうであれば 次の−ＩＰ ＰＣ（２）ニーＰＣＳＲ
Ｃ（２）そうでなければ 次の−ＩＰ ＰＣ（２）ニ
ー誤り：ＥＮＤ ： ＦＵＮＣＴＩＯＮ 次−もし得られた分岐ならニブリ
ーン；Ｂ囮１Ｎ ＦｔｊＮＣＴｒＯＮ ＫＰ ＰＲＥＸＲｓｅｔ
ニブリーン：Ｂ田ｌＮ １ｆ （−（ｄｅｅＪ）＆−（ｄｃｅ ＰＣ＜２））＆
（Ｉｒ、ｔａｋｅｎ ｂｒａｎｃｈ）そうであれば
ＩＰ ＰＲＥＩＲ５ｃｔ−正しいそうでなければ Ｉ
Ｐ ＰＲＥＩＲ５ｅｔ−誤りＥＮＤ ： ＰＲＯＩ、”ＥＤ［ＩＲＥ ＤＥＣＰＣ割当て：Ｂ加
ＩＮ ＩＰ 夏Ｐ ＰＲＥＩＲセットの場合そうであれば
次の−ＤＥＣＰＣニーＤｅｃ ＰＣ＋１そうでな
ければ 次の−ＤＥＣＰＣ： −Ｆｅｔｃｈ ＰＣ：
ＥＮＤ ： ＰＲＯＣＥＤｔｌＲＨ５ｔａｔｅ 、ｔｒａｎｓ
ｌｔｌｏｎ ：Ｂ田１Ｎ もし−ｆｅｔｅｈ ５ｔａｌｌ ＆−ｅｘｅｅ ｓｔ、
ａｌｌならばそうであれば ＥＧＩＮ ＩＰ ＰＣ（２）ニー次の−ＩＰ ＰＣ（２）：Ｄ
ＥＣＰＣニー次の−ＤＥＣＰＣ： Ｉｆ ｔａｋｅｎ ｂｒａｒｉｅｈ ： −次の Ｉ
ｒ ｔａｋｅｎ ｂｒａｎｃｈ ：そうでなければ ＥＧＩＮ ＩＰ ＰＣ（２）ニーＩＰ ＰＣ（２）：ＤＥＣＰ
ＣニーＤＥＣＰＣ： Ｉｆ ｔａｋｅｎ ｂｒａｎｃｈ ： −Ｉｆ ｔａ
ｋｅｎ＝ｂｒａｎｃｈ ：ＥＮＤ ： ＰＲＯＣＥＤＵＲ［Ｅ 割当てＪｌリフエツチー−コ
ントロー−ル：Ｂ囮ＩＮ もし ＭＭＵ Ｐ ＣＳ ＲＣＪｌｕｓｙそうであれ
ば Ｂ囮ＩＮ ＰＣ＜２）：ＭＭＵ ＰＣ（２）： ＰＲＥＩＲｓｅｔ ニーＭＭＵ ＰＲＥＩＲｓｅｔ
：ＥＮＤ ： そうでなければ Ｂ九１Ｎ ＰＣ（２）ニーＩＰ ＰＣ（２）： ＰＲＥＩＲｓｅｔ ニーＩＰ ＰＲＥＩＲｓｅｔ ：
ＥＮＤ二 先取り命令レジスター選択コントロールは、先取りレジ
スター７０を選択するための整数プロセッサ−６Ｂによ
り、整数プロセッサー命令レジスター（示されてはいな
い）にロードされるべき次の命令として供給する。
プログラム・カウンター・ビット２は、命令キャッシュ
の奇数長語を選択するための、整数ブロセッナーａＳよ
りのコントロールを、整数プロセッサー命令レジスター
に提２ （Ｖｏｔｅ）されるべき次の命令として供給す
る。先取りレジスター・コントロールは、状態の等式で
示される様に、上の表４のコードに表される。
の奇数長語を選択するための、整数ブロセッナーａＳよ
りのコントロールを、整数プロセッサー命令レジスター
に提２ （Ｖｏｔｅ）されるべき次の命令として供給す
る。先取りレジスター・コントロールは、状態の等式で
示される様に、上の表４のコードに表される。
整数プロセッサー・ＧＢ、及び浮動小数点プロセッサー
Ｇ２は、それぞれデコーダー／コントローラー部分Ｂ５
及び６３を含有するが、ここで受信される命令語はデコ
ードされる。
Ｇ２は、それぞれデコーダー／コントローラー部分Ｂ５
及び６３を含有するが、ここで受信される命令語はデコ
ードされる。
本発明の実施態様では、浮動小数点プロセッサー６２は
、同様に図３に示しである様に、マルチプレクサ−６４
により供給される命令ジグＪ゛ルを供給する。浮動小数
点プロセッサー６２は、シグナルｌＮ５Ｔ３１：Ｏｎを
命令キャッシュ５４の奇数部分５８から受信する命令レ
ジスター７Ｂを含有するが、ここで浮動小数点命令は、
その後浮動小数点プロセッサ〜のデザインに従って、演
算レジスター＝７８及び乗数レジスター８０に送られる
。浮動小数点命令レジスター７６は、同様にマルチプレ
クサ−６４を介して、命令キャッシュ５４の代数部分よ
りの命令シグナルｌＮ５Ｔ ＩＮＴ ３ｆｉ：２０．１
５．１３：Ｈを受信するが、ここで貯蔵シグナルは入力
出力（１１０）コントロール・レジスター８２により受
信される。Ｉ１０コントロール・シグナルは、その後シ
ステム・シグナルのコントロールのために使用される。
、同様に図３に示しである様に、マルチプレクサ−６４
により供給される命令ジグＪ゛ルを供給する。浮動小数
点プロセッサー６２は、シグナルｌＮ５Ｔ３１：Ｏｎを
命令キャッシュ５４の奇数部分５８から受信する命令レ
ジスター７Ｂを含有するが、ここで浮動小数点命令は、
その後浮動小数点プロセッサ〜のデザインに従って、演
算レジスター＝７８及び乗数レジスター８０に送られる
。浮動小数点命令レジスター７６は、同様にマルチプレ
クサ−６４を介して、命令キャッシュ５４の代数部分よ
りの命令シグナルｌＮ５Ｔ ＩＮＴ ３ｆｉ：２０．１
５．１３：Ｈを受信するが、ここで貯蔵シグナルは入力
出力（１１０）コントロール・レジスター８２により受
信される。Ｉ１０コントロール・シグナルは、その後シ
ステム・シグナルのコントロールのために使用される。
本発明の教示に従う、当業界の通常技術の１つによって
行われる他の変更形態、及び代替形態は、本発明の観点
の中に入るものと考えられ、これは以下のり１ノームに
よって限定されるものではない。
行われる他の変更形態、及び代替形態は、本発明の観点
の中に入るものと考えられ、これは以下のり１ノームに
よって限定されるものではない。
本発明の以上の、及び他の特徴は図面共々以下に述べる
発明の詳細な説明を読むことにより、より良く理解でき
るであろう。ここでは：図１は、本発明の１つの実施態
様に従う、中央処理装置の命令ディスパッチ部分のブロ
ック・ダイアグラムである。 図２は、本発明の１つの実施態様に従う、命令フ４−マ
ットを定義するチャートである：そして、図３は３、同
様（Ｓ”整数プロセッザー命令スト盲ルームよりのシグ
ナルを含む、命令の浮動小数点プロセッサ・−を紅白す
る流れを示すチャートである。 図面の浄書
発明の詳細な説明を読むことにより、より良く理解でき
るであろう。ここでは：図１は、本発明の１つの実施態
様に従う、中央処理装置の命令ディスパッチ部分のブロ
ック・ダイアグラムである。 図２は、本発明の１つの実施態様に従う、命令フ４−マ
ットを定義するチャートである：そして、図３は３、同
様（Ｓ”整数プロセッザー命令スト盲ルームよりのシグ
ナルを含む、命令の浮動小数点プロセッサ・−を紅白す
る流れを示すチャートである。 図面の浄書
Claims (11)
- （１）第１のタイプの２つの命令を含む複数の命令タイ
プを有する命令語、第１のタイプの命令、及び第２のタ
イプの命令を供給するための手段：当該命令語を受信し
、当該命令語を選択的に含有し、及び当該第１タイプ、
及び当該第２タイプの命令の双方を記憶するための２つ
の命令エリアを有する命令キャッシュ： 当該第１プロセッサーに適用されたデータの処理のため
の、当該命令キャッシュからの当該第１タイプの命令を
受信するための第１プロセッサー：及び、 当該第２プロセッサーに適用されたデータの処理のため
の、当該命令キャッシュ（当該第１プロセッサーによる
、当該第１タイプ命令の受信と同時に）からの、当該第
２タイプの命令を受信するための第２プロセッサー。 より構成される、多重同時命令ディスパッチのための装
置。 - （２）更に以下のものを含むクレーム１の装置：当該命
令エリアの１つからの、当該第１タイプ命令を、当該命
令キャッシュが、当該２つの命令エリアに記憶された当
該第１命令タイプの２つを有する場合に、命令エリアの
もう一方と関連をするプロセッサーより構成される受信
プロセッサーに転送するための、先取りレジスター手段
。 - （３）当該手段が以下のものを含むクレーム２の装置： 増加のための当該手段が、当該先取りレジスターからの
命令の、受信プロセッサーへの転送時に抑止される。 当該キャッシュのアドレス・シグナルを増加させるため
の手段。 - （４）当該第１の命令タイプ、及び少なくとも当該第２
の命令タイプの一部を、当該２つの命令エリアの双方か
ら、当該第１、及び第２のうちの１つに供給するための
手段 を更に含有するクレーム１の装置。 - （５）更に以下のものを含有するクレーム１の装置： 当該２つの命令エリアの１つから、命令を当該第１、及
び第２のプロセッサーのうちの１つに選択的に供給する
ための手段。 - （６）当該第１プロセッサーが、受信された第１のタイ
プの命令に応答して、条件コード、及び命令コード・デ
コード・シグナルを供給し、選択的に供給するための当
該手段が、当該条件コード、及び命令コード・デコード
・シグナルに応答的である、クレーム５の装置。 - （７）当該第１プロセッサーが、プログラム・カウンタ
ー・シグナルを供給するための手段を含む、パイプライ
ン・プロセッサーにより構成される、クレーム６の装置
。 - （８）プログラム・カウンター・シグナルを供給するた
めの当該手段が、当該プログラム・カウンターを、ゼロ
の１つ分だけ（１桁）次の命令タイプの増分の値、及び
次の語の増分の値だけ選択的に増加させる、クレーム７
の装置。 - （９）当該命令語が、バイト当たり８ビットの８バイト
を含む、６４命令ビットを含み： 当該第１、及び第２命令タイプが、バイト当たり８ビッ
トの４バイトより構成され： 選択的に供給するための当該手段が、各々の命令語バイ
トをアドレスするための手段を含み：次の命令タイプの
当該増分された値が４であり：更に、次の命令語の当該
増分された値が８である、クレーム８の装置。 - （１０）当該命令キャッシュからの第１タイプの命令を
受信、及び当該命令カウンターがゼロだけ増分される場
合に、当該第１タイプの命令を、当該第１プロセッサー
に供給するための先取りレジスター手段を更に含む、ク
レーム８の装置。 - （１１）当該分岐シグナルが、次の命令タイプの当該増
分された値の整数倍である、当該命令コード・デコード
、及び分岐シグナルをプログラム・カウンター・シグナ
ルに供給するための当該手段に供給するための当該条件
コード・シグナルに応答的な分岐手段を含む、クレーム
１０の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US255105 | 1988-10-07 | ||
| US07/255,105 US5051885A (en) | 1988-10-07 | 1988-10-07 | Data processing system for concurrent dispatch of instructions to multiple functional units |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224055A true JPH02224055A (ja) | 1990-09-06 |
| JP2864421B2 JP2864421B2 (ja) | 1999-03-03 |
Family
ID=22966857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261908A Expired - Lifetime JP2864421B2 (ja) | 1988-10-07 | 1989-10-06 | 命令の多機能ユニットへの同時ディスパッチのための方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5051885A (ja) |
| EP (1) | EP0363222B1 (ja) |
| JP (1) | JP2864421B2 (ja) |
| DE (1) | DE68927492T2 (ja) |
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1988
- 1988-10-07 US US07/255,105 patent/US5051885A/en not_active Expired - Lifetime
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1989
- 1989-10-06 DE DE68927492T patent/DE68927492T2/de not_active Expired - Lifetime
- 1989-10-06 EP EP89310272A patent/EP0363222B1/en not_active Expired - Lifetime
- 1989-10-06 JP JP1261908A patent/JP2864421B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927492T2 (de) | 1997-04-03 |
| EP0363222A2 (en) | 1990-04-11 |
| DE68927492D1 (de) | 1997-01-09 |
| JP2864421B2 (ja) | 1999-03-03 |
| EP0363222B1 (en) | 1996-11-27 |
| US5051885A (en) | 1991-09-24 |
| EP0363222A3 (en) | 1992-07-01 |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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