JPH02224267A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、半導体集積回路に係り、特に該集積回路内部
において外部電源電圧とは異なる内部電源電圧を使用す
る半導体集積回路に関する。

【従来の技術） 高集積回路内の素子の微細化に伴い、素子耐圧は低下す
る傾向にある。このため、これらの素子に印加する電圧
を下げる必要があり、この方法として半導体装置上に降
圧回路を設けることが提案されている。この降圧回路（
以下電圧リミッタ回路と記す）については、たとえば、
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド
・ステイト・サーキット　ボリューム・ニスシイ２２・
ナンバ３・第４３７頁から第４４１頁、１９８７年６月
（ＩＥＥＥ、Ｊｏｕｒｎａｌ　　○ｆ　　Ｓ。 １ｉｄ−９ｔａｔｅ　　Ｃ１ｒｃｕｔｓ、Ｖｏｌ。 ５Ｃ−２２，Ｎｏ、３．ＰＰ、４３７−４４１゜Ｊｕｎ
ｅ　　１９８７）に記載されている。 第２図にこの文献に記述されている電圧リミッタ回路の
回路構成を示す。同図において、６は内部電源電圧ＶＬ
の基準となる定電圧Ｖ、Ｒを発生する内部基準圧発生回
路、７は内部基準電圧をもとに内部電源電圧を負荷回路
りに供給するドライブ回路である。内部基準電圧発生回
路６は、トランジスタＱ１からＱ４が定電流源を構成し
、Ｑ５がグランド電圧を基準とする内部基準電圧を発生
する。 ドライブ回路７は、トランジスタＱ６からＱｌｌで構成
される差動アンプとＰＭＯＳトランジスタＱ　ｉ　２で
構成される帰還回路である。差動アンプには、内部基準
電圧と内部電源電圧が入力され、その電圧差を増幅して
出力する。トランジスタＱ７は、差動アンプの電流源で
常にオン状態である。 トランジスタＱ６は、ドライブ回路活性化信号φにより
オン、オフし、差動アンプの消費電流を制御している。 トランジスタＱ１２は、差動アンプの出力を受は外部電
源電圧ｖＣＣより内部電源電圧を発生するドライブトラ
ンジスタである。 以上のように電圧リミッタ回路は、グランド電圧を基準
に内部基準電圧を発生する内部基準電圧発生回路６と、
その内部基準電圧をもとに外部電源電圧より内部電源電
圧を発生するドライブ回路７よって構成される。また負
荷回路りは、電圧リミッタ回路により降圧された内部電
源電圧で動作することにより、前記素子耐圧の低下に対
処している。 【発明が解決しようとする課題】 上記従来技術は、電圧リミッタ回路を構成する各回路の
配置や負荷回路の配置、さらに外部、内部電源電圧配線
、グランド電圧配線などのレイアラ１へ方法について配
慮されておらず、単に電圧リミッタ回路を外部電源電圧
入力用ボデイングバツトの近傍に配置していた９このた
め、ピン配置の制約されたパッケージに実装すると以下
に述べるような問題が生じていた。 第３図に一般的なＭＯＳ・ダイナミックＲＡＭのパッケ
ージと電圧リミッタ回路を搭載したダイナミックＲＡＭ
のチップ内の回路配置を示す。４１はパッケージ全体で
１はチップである。４２゜４３．４４は入出力ピンであ
り、このうち４２は外部電源電圧の入力ピン、４３はグ
ランド電圧の入力ピンである。双方のピンはパッケージ
の中心に対し点対称に配置されている。５は外部電源電
圧入力用ポンディングパッド、４はグランド電圧入力用
ポンディングパッドである。また、８は外部電源電圧配
線、９はグランド電圧配線である。 ６は内部基準電圧発生回路であり、７はドライブ回路で
ある。この２ケの回路で電圧リミッタ回路を構成してい
る。Ｌは電圧リミッタ回路の出力する内部電源電圧の供
給を受ける負荷回路である。 １０は内部基準電圧配線、１１は内部電源電圧配線であ
る。 従来技術では、電圧リミッタ回路を単に外部電源電圧入
力用のポンディングパッド５の近傍に配置することによ
りポンディングパッド５とドライブ回路７間の配線の寄
生インピーダンスを低減していたが、この回路配置では
、グランド電圧入力用ポンディングパッド４と内部基準
電圧発生回路６との間の配線が長くなり、寄生インピー
ダンスが大きくなる。 このため、負荷回路が動作する際に流れる電流により大
きなグランドノイズが生じ、本来、定電圧でなければな
らない内部基準電圧にそのグランドノイズが重畳し、内
部電源電圧にもノイズが生じる。この結果、内部電源電
圧の供給を受ける耐圧の低い素子の劣化を促進し、素子
の信頼性を確保出来ないといった問題があった。 また、ドライブ回路７を外部電源入力用のポンディング
パッド５の近傍に配置することにより、内部電源電圧配
線が長くなり、その配線上での寄生抵抗が大きくなる。 この結果、その寄生抵抗による負荷回路動作時の電圧降
下が大きくなり、負荷回路に印加される内部電源電圧が
低くなるという問題があった。 本発明は、上記問題を解決し、安定で高精度な内部基準
電圧発生回路と負荷回路の動作に伴う内部電源電圧の変
動を小さくするドライブ回路を提供し、かつチップ面積
を増加することなく、上記効果を実現することを目的と
する。 （課題を解決するための手段ｌ 上記目的を達成するため、本発明では内部基準電圧発生
回路とドライブ回路を分離し、内部基準電圧発生回路を
グランド入力用ポンディングパッドの近傍に、ドライブ
回路は負荷回路の近傍にそれぞれ配置する。また、内部
基準電圧発生回路とドライブ回路間の配線については静
電シールドを施し、ドライブ回路と負荷回路間の配線に
容量を加える。さらに、外部電源電圧入力用ポンディン
グパッドとドライブ回路との間の配線は、太く、最短距
離で配線し、必要に応じて配線下にデカップリング容量
を形成する。

【作用］ 電圧リミッタ回路を基準電圧発生回路とドライブ回路に分割し、内部基準電圧発生回路をグランド入力用ポンディングパッドの近傍に配置することによりグランド配線の寄生インピーダンスを低減でき、グランドノイズに対し安定で高精度な内部基準電圧が得られる。また、内部基準電圧配線は、シールド線を用いることにより隣接する配線からのノイズを低減でき、かつ、シールド線の持つ寄生容量により電源ノイズに対しても安定になる。 ドライブ回路については、ドライブ回路を負荷回路の近傍に配置することにより内部型ｉｓ圧配線の寄生抵抗を低減できるので、そこで生じる電圧降下を低減できる。 また、内部電源電圧配線に容量を加えることにより、配線の寄生インピーダンスも低減できる。さらに、外部電源入力用ポンディングパッドとドライブ回路間の配線を太くし、デカップリング容量を加えることにより外部電源電圧配線の寄生インピーダンスも低減できる。 なお、上記容量を外部電源配線下に形成すれば、面積の増加なく上記効果を実現できる。 【実施例】

以下、本発明のを半導体メモリに適用した実施例を示す
が、本発明は他の半導体集積回路にも適用できる。 第１の実施例を第１図に示す。同図において、１はチッ
プ全体を示し、２は微細素子で構成されるメモリアレー
であり、３はメモリアレーを制御する周辺回路である。 また、４はグランド電圧、５は外部電源電圧入力用ポン
ディングパッド、６は内部基準電圧発生回路、７はドラ
イブ回路であり、６と７により電圧リミッタ回路を構成
している。ＣＤＩは、内部電源電圧用のデカップリング
容量である。 本実施例では１周辺回路３を外部電源電圧で動作させ、
メモリアレー２を、内部基準電圧発生回路６とドライブ
回路７により構成される電圧リミッタ回路で降圧した内
部電源電圧で動作させている。すなわち、メモリアレー
２は電圧リミッタ回路の負荷回路りどなる。 本実施例の特徴は、内部基準電圧発生回路６とドライブ
回路７を分離し、内部基準電圧発生回路６はグランド電
圧入力用ポンディングパッド４の近傍に、またドライブ
回路７を負荷回路すなわちメモリアレー２の近傍にそれ
ぞれ配置し、内部基準電圧発生回路６とドライブ回路７
との間の配線１０に静電シールドを施したことである。 また、内部電源電圧配線１１にデカップリング容量ＣＤ
Ｉを加えることにより、配線１１の寄生インピーダンス
を低減している。 この結果、内部基準電圧発生回路６とグランド入力用ポ
ンディングパッド４間のグランド電圧配線９の寄生イン
ピーダンスは低減され、グランドノイズが減少する。ま
た、内部基準電圧配線１０は、他の信号線や基板からの
結合ノイズをなくすため静電シールドを施しチップ下部
にあるドライブ回路７まで配線している。これにより、
シールド線の持つ寄生容量により電源ノイズを低減して
いる。ここで、ドライブ回路７は、外部電源電圧入力用
のポンディングパッド５からも、負荷であるメモリアレ
ー２からも、近くなるように配置して外部電源電圧配置
３８および内部電源電圧配線１１の寄生抵抗を低減して
いる。 以上のように本実施例によれば、内部基準電圧の低ノイ
ズ化と内部電源電圧の電圧降下を防止できるので、負荷
であるメモリアレー２を安定かつ高速に駆動できる。 第２の実施例を第４図に示す。本実施例では、周辺回路
がチップの上、中、下の三辺に配置され、かつ、それら
周辺回路にも電圧リミッタ回路で降圧された内部電源電
圧が供給されている。本実施例の特徴は、上記と同様で
あり、加えて外部電源電圧配線８にデカップリング容量
ＣＤ２を加えたことである。本図のような周辺回路配置
では、電源配線（８または１１）がチップの長辺方向に
伸びる。このため配線の抵抗成分が多くなるので、ドラ
イブ回路７を負荷である周辺回路３の近傍に配置し、内
部電源電圧配線１１の寄生抵抗を低減することにより、
その配線１１上で生じる電圧降下を低減している。なお
、本実施例の場合外部電源電圧配線８が長くなり、その
抵抗も大きくなるが、これはドライブ回路７により補正
されるので。 内部電源電圧は変化しない、また、外部電源電圧配線８
にデカップリング容量ＣＤＩを加えることにより、外部
電源電圧配線８の寄生インピーダンスが低減されるので
、ドライブ回路７の高速な動作が可能となる。また、デ
カップリング容量ＣＤ１、ＣＤ２を外部電源電圧配線下
に形成することにより、チップ面積の増加なく上記効果
が得られる。 本実施例において、基準電圧発生回路６やメモリアレー
用ドライブ回路７、内部電源電圧配！１０の配置関係は
、第１図に示した実施例と同様である０以上のように、
本実施例では、内部電源電圧配線の寄生抵抗が小さいの
で内部電源電圧の電圧降下が少なく、また外部電源電圧
配線上の電圧降下は電圧リミッタ回路により吸収される
ので、負荷回路動作時に安定な内部電源電圧が得られる
。 またこれらにより、負荷回路の高速動作が可能と第３の
実施例を第５図に示す。本実施例の特徴はチップの中央
にのみ周辺回路３が配置され、またドライブ回路７はそ
の近傍に配置されていることことである。この配置の利
点は、周辺回路３内の配線が短くなるため、上記実施例
より高速化が可能なことである。高速化すれば周辺回路
３内で発生する信号の間隔が短くなり外部電源電圧配線
、内部基準電圧配＃！８に流れるピーク電流が増加する
ため、従来方式では電圧降下が大きくなるが、本実施例
によれば前記実施例と同様に、その量は小さくなる。さ
らにそれらによって、タイミングのレーシング等を防止
し、より安定な動作が可能となる。 第４の実施例を、第６図に示す。本実施例の特徴は、周
辺回路３をチップの中央に配置し、さらに外部電源及び
グランド電圧入力用ポンディングパッド５，４もチップ
の中央に配置したことである。本実施例では、内部基準
電圧発生回路６は前記実施例同様、グランド電圧入力用
ポンディングパッド４の近傍に、またドライブ回路７は
外部電源電圧入力用ポンディングパッド５と負荷回路（
メモリアレー２）の中間に配置している。 ドライブ回路７を負荷回路近傍に配置した利点は、前述
の通りであるが、外部電源入力用ポンディングパッド５
を負荷回路２の近傍に配置したことによる利点は、上記
の実施例よりも負荷電流の増加や外部電源電圧の低下に
対し、その内部電源電圧の変動量が小さくなることであ
る。 すなわち、上記実施例では、外部電源電圧入力用ポンデ
ィングパッド５とドライブ回路７間の抵抗による電圧降
下はドライブトランジスタＱ１２（第２図）のソース、
ドレイン間電圧を小さくすることで補正できた。しかし
、その抵抗が大きいので、ある一定量以上の外部電源電
圧の低下や負荷電流の増加による電圧降下が生ずると、
外部電源配線とドライブトランジスタの電圧降下の和が
外部電源電圧と内部電源電圧の差以上となり、補正しき
れず、内部電源電圧が内部基準電圧より低下することが
あった。これに対し、本実施例では外部電源配線の抵抗
はほぼ零にできるので、その分、大きな電流を得ること
ができる。また、外部電源電圧の低下に対しても強くな
る。 以上のように、本実施例によれば、上記のものよりさら
に大きな電流が得られるのでより高速化が可能となる。 また、外部電源電圧の変動に対してもより安定になる。

【発明の効果】

以上のように本発明では、内部基準電圧発生回路をグラ
ンド入力用ポンディングパッドの近傍に配置することに
より、ポンディングパッドと内部基準電圧発生回路間の
寄生インピーダンスを低減でき、この結果内部基準電圧
発生回路出力を安定化、高精度化できる。 また、内部基準電圧配線は、シールド線で配線すること
により、隣接する配線からのノイズを低減でき、さらに
シールド線の持つ寄生容量により電源ノイズに対し安定
になる。 ドライブ回路は、ドライブ回路を負荷の近傍に配置する
ことにより、内部電源電圧配線の抵抗を低減できるので
、その配線上で生じる電圧降下を低減できる。また、内
部電源電圧配線に容量を加えることにより、配線の寄生
インピーダンスを低減できる。さらに、外部電源電圧入
力用ポンディングパッドとドライブ回路間の配線を太く
することにより、配線の寄生インピーダンスを低減でき
る。さらに上記配線について、デカップリング容量を加
えることにより、配線の寄生インピーダンスをさらに低
減できる。上記容量について、外部電源電圧配線下に形
成することにより、チップ面積を増加することなく上記
効果を得られる。

【図面の簡単な説明】

第１．４，５．６図は本発明の実施例の半導体メモリの
構成を示す平面図、第２図は電圧リミッタ回路の回路図
、第３図は従来の一般的な半導体メモリの平面図である
。 符号の説明 １・・・半導体チップ、２・・・メモリアレー、３・・
・周辺回路、４・・・グランド入力用ボンデインパット
、５・・・外部電源電圧入力用ボンディングパラ阻６・
・・内部基準電圧発生回路、７・・・ドライブ回路、８
・・・外部電源電圧配線、９・・・グランド配線、１０
・・・内部基準電圧配線、１１・・・内部電源電圧配線
、ＶＣＣ・・・外部電源電圧、ＶＲ・・・内部基準電圧
、ＶＬ・・・内部電源電圧、φ・・・ドライブ回路活性
化信号、Ｌ・・・負荷回路、４１パツケージ、４２・・
・外部電源電圧入力ピン、４３・・・グランド入力ピン
、４４・・・信号入出力ピン、ＣＤＩ内部電源電圧用デ
カップリング容量、ＣＤ２・・・外部電源電圧用デカッ
プリン第 図 卒１ コ 第 図

Claims (1)

1. 【特許請求の範囲】 １、チップ外供給電源を半導体集積回路内で降圧する内
   部電圧発生回路、該内部電圧発生回路は内部基準電圧発
   生回路と負荷を駆動するドライブ回路から成り、上記内
   部基準電圧発生回路が半導体集積回路のグランド電圧入
   力用端子の近傍に配置されていることを特徴とする半導
   体集積回路。 ２、特許請求の範囲第１項記載の半導体集積回路におい
   て、上記ドライブ回路を上記負荷の近傍に配置したこと
   を特徴とする半導体集積回路。 ３、特許請求の範囲第１項記載の半導体集積回路におい
   て、上記内部基準電圧発生回路の出力と上記ドライブ回
   路の入力との間の配線に静電シールドを施したことを特
   徴とする半導体集積回路。 ４、特許請求の範囲第２項記載の半導体集積回路におい
   て、上記ドライブ回路の出力にコンデンサを付け加えた
   ことを特徴とする半導体集積回路。 ５、特許請求の範囲第２項記載の半導体集積回路におい
   て、上記外部電源入力端子と上記ドライブ回路間の配線
   にコンデンサを付け加えたことを特徴とする半導体集積
   回路。