JPH02224509A - 差動増幅器のオフセット・トリム回路 - Google Patents
差動増幅器のオフセット・トリム回路Info
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- JPH02224509A JPH02224509A JP1334644A JP33464489A JPH02224509A JP H02224509 A JPH02224509 A JP H02224509A JP 1334644 A JP1334644 A JP 1334644A JP 33464489 A JP33464489 A JP 33464489A JP H02224509 A JPH02224509 A JP H02224509A
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45766—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using balancing means
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、一般には線形増幅器に関し、更に詳細には集
積回路差動増幅器の性能の改善に関する。
積回路差動増幅器の性能の改善に関する。
（背景技術）
差動増幅器は電子技術において周知であり、集積回路（
ＩＣ）パッケージと′して市販され人手可能である。典
型的パッケージは８個の出力ピンを有し、そのうちの２
個が入力用、１個が出力用、２個が電力接続用、２個が
オフセット電圧ヌル（零にする）用、そして１個が回路
に接続されていないが偶数のピンを供給するために含ま
れている。
ＩＣ）パッケージと′して市販され人手可能である。典
型的パッケージは８個の出力ピンを有し、そのうちの２
個が入力用、１個が出力用、２個が電力接続用、２個が
オフセット電圧ヌル（零にする）用、そして１個が回路
に接続されていないが偶数のピンを供給するために含ま
れている。
入力ピンに加えられる信号間の差は出力ピンに増幅され
て現われる。理想的には、出力ピンの信号は入力ピンの
信号の変化に応答して瞬時に変化するであろう。しかし
、増幅器全体の複数の構成要素はそれらに関連のキャパ
シタンスを有する。
て現われる。理想的には、出力ピンの信号は入力ピンの
信号の変化に応答して瞬時に変化するであろう。しかし
、増幅器全体の複数の構成要素はそれらに関連のキャパ
シタンスを有する。
構成要素にかかる電圧が変化すると、電流が流れてそれ
らのキャパシタンスを充電又は放電させなければならな
い。従って、入力の変化に応答して出力が変化できる速
度は、キャパシタンス及び流れる電流量とによって制限
される。
らのキャパシタンスを充電又は放電させなければならな
い。従って、入力の変化に応答して出力が変化できる速
度は、キャパシタンス及び流れる電流量とによって制限
される。
人力の変化に応答して出力が変化できる最大速度は「ス
ルーレート」と呼ばれる。多くの適用例において高いス
ルーレートが望ましい、特に、差動増幅器が入力信号の
速い変化に応答しなければならない場合、高いスルーレ
ートが非常に重要である。この理由により、差動増幅器
はスルーレートによって特性づけられることが多い。
ルーレート」と呼ばれる。多くの適用例において高いス
ルーレートが望ましい、特に、差動増幅器が入力信号の
速い変化に応答しなければならない場合、高いスルーレ
ートが非常に重要である。この理由により、差動増幅器
はスルーレートによって特性づけられることが多い。
差動増幅器の別の特性は、オフセット電圧である。理想
的には、人力信号が加えられないとき、両方の入力ピン
は同じ電圧になる（即ち、入力ピン間の差は零）。しか
し、差動増幅器の構成要素の組立てにおける変動により
、入力電圧の完全な一致は妨げられる。もしオフセット
電圧が補正されなければ、不正確な出力信号となる可能
性がある。
的には、人力信号が加えられないとき、両方の入力ピン
は同じ電圧になる（即ち、入力ピン間の差は零）。しか
し、差動増幅器の構成要素の組立てにおける変動により
、入力電圧の完全な一致は妨げられる。もしオフセット
電圧が補正されなければ、不正確な出力信号となる可能
性がある。
ヌル・ピンは入力電圧を整合させるのに使用することが
できる。増幅器をある回路に使用するとき、それらのヌ
ル・ピンの間に可変抵抗を接続することができる。その
可変抵抗の中間タップは電圧に接続される。抵抗を適切
に調整するとオフセット電圧が低下、即ちオフセット電
圧が「ヌル」になる。
できる。増幅器をある回路に使用するとき、それらのヌ
ル・ピンの間に可変抵抗を接続することができる。その
可変抵抗の中間タップは電圧に接続される。抵抗を適切
に調整するとオフセット電圧が低下、即ちオフセット電
圧が「ヌル」になる。
外部抵抗を使用してオフセット電圧をヌルにする１つの
欠点は、差動増幅器のユーザに不便であるということで
ある。例えば、差動増幅器を使用するエレクトロニクス
製造者の大量生産製品は各増幅器をヌルにする余裕がな
いことが多い。従って、製造されるとき各増幅器をヌル
にすることが望ましいであう。
欠点は、差動増幅器のユーザに不便であるということで
ある。例えば、差動増幅器を使用するエレクトロニクス
製造者の大量生産製品は各増幅器をヌルにする余裕がな
いことが多い。従って、製造されるとき各増幅器をヌル
にすることが望ましいであう。
（発明の要約）
本発明の目的はスルーレートを強化した差動増幅器を提
供することである。
供することである。
本発明の他の目的は差動増幅器のオフセット電圧をヌル
にする改善された手段を提供することである。
にする改善された手段を提供することである。
本発明の前述及び他の目的は、第１及び第２リードを介
して電流ミラーに接続される差動入力段を有する差動増
幅器において達成される。入力信号に応答するスルーレ
ート強化回路は、入力電圧が正の闇値を超えるとき電流
ミラーの第１リードに電流を注入し、入力電圧が負の闇
値より低下したとき電流ミラーの第２リードに電流を注
入する。
して電流ミラーに接続される差動入力段を有する差動増
幅器において達成される。入力信号に応答するスルーレ
ート強化回路は、入力電圧が正の闇値を超えるとき電流
ミラーの第１リードに電流を注入し、入力電圧が負の闇
値より低下したとき電流ミラーの第２リードに電流を注
入する。
スルーレート強化回路は、また、入力信号が正の闇値を
超えるとき増幅器の利得段に電流を注入する。スルーレ
ート強化回路からの注入電流は回路を充電及び放電する
付加電流を供給し、それによってスルーレートを改善す
る。
超えるとき増幅器の利得段に電流を注入する。スルーレ
ート強化回路からの注入電流は回路を充電及び放電する
付加電流を供給し、それによってスルーレートを改善す
る。
本発明の別の特徴によれば、オフセット・トリム回路が
電流ミラーの第１及び第２リードに、オフセット電圧を
減少させるように選択された量の電流を注入する。オフ
セット・トリム回路はテスト・パッドに接続された第１
組のダイオードを有し、テスト・パッドは該パッドに接
続される試験装置によって永久的に短絡することができ
る。オフセット・トリム回路はＩＣパッケージのピンに
分離部品を介して接続される第２＆１１のダイオードを
有する。第２＆ｌＩのダイオードのうちの選択されたも
のはパッケージ・ピンに接続された試験装置によって永
久的に短絡することができる。
電流ミラーの第１及び第２リードに、オフセット電圧を
減少させるように選択された量の電流を注入する。オフ
セット・トリム回路はテスト・パッドに接続された第１
組のダイオードを有し、テスト・パッドは該パッドに接
続される試験装置によって永久的に短絡することができ
る。オフセット・トリム回路はＩＣパッケージのピンに
分離部品を介して接続される第２＆１１のダイオードを
有する。第２＆ｌＩのダイオードのうちの選択されたも
のはパッケージ・ピンに接続された試験装置によって永
久的に短絡することができる。
（実施例の説明）
第１図は、本発明に従って構成された差動増幅器のブロ
ック図を示す、入力信号は端子Ｖｒｎや及びＶｉｎ−に
加えられる。回路は差動増幅器を示しているので、入力
電圧（Ｖ、（ａ）は端子νｉ、とν、ｆｉ−と間の差で
ある。出力は端子ｖ０に生じる。箇明にするため、電力
接続、オフセット電圧のヌルのための外部抵抗接続用ピ
ン、及び他の差動増幅器の標準的構成要素は明確には示
していない。
ック図を示す、入力信号は端子Ｖｒｎや及びＶｉｎ−に
加えられる。回路は差動増幅器を示しているので、入力
電圧（Ｖ、（ａ）は端子νｉ、とν、ｆｉ−と間の差で
ある。出力は端子ｖ０に生じる。箇明にするため、電力
接続、オフセット電圧のヌルのための外部抵抗接続用ピ
ン、及び他の差動増幅器の標準的構成要素は明確には示
していない。
動作において、端子Ｖ、（ａ＋及びＶ、（ａ−に入力信
号が加えられていないとき、入力段２０からのリード３
４及び３６の電流は理想的には等しい。信号が端子νｉ
ｎ＋及びＶ、（ａ−に加えられると、人力段２０はリー
ド３４及び３６の電流を入力電圧に比例して変化させる
。
号が加えられていないとき、入力段２０からのリード３
４及び３６の電流は理想的には等しい。信号が端子νｉ
ｎ＋及びＶ、（ａ−に加えられると、人力段２０はリー
ド３４及び３６の電流を入力電圧に比例して変化させる
。
電流ミラー２２は入力リード１０及び１２に流れる電流
を等しく保つように作用する。入力電圧が端子Ｖ（ｎ＋
及びｖＩ、ｌ−に加えられ、リード３４及び３６に等し
くない電流を発生するとき、リード３８に流れる電流が
リード１０及び１２から電流ミラー２２に流れる電流を
等しくする０例えば、もしνＩｎ＋ （ここでは、端子
ｖ１゜及びＶｉ＋＋−の電圧を単にＶｉ＋＋＋及びＶｌ
ｆｉ−という）がＶ、（ａ−より大きいと、リード３６
に流れる電流はリード３４の電流を超えることになる。
を等しく保つように作用する。入力電圧が端子Ｖ（ｎ＋
及びｖＩ、ｌ−に加えられ、リード３４及び３６に等し
くない電流を発生するとき、リード３８に流れる電流が
リード１０及び１２から電流ミラー２２に流れる電流を
等しくする０例えば、もしνＩｎ＋ （ここでは、端子
ｖ１゜及びＶｉ＋＋−の電圧を単にＶｉ＋＋＋及びＶｌ
ｆｉ−という）がＶ、（ａ−より大きいと、リード３６
に流れる電流はリード３４の電流を超えることになる。
リード１０及び１２に流れる電流を等しくするため、付
加的電流がリード３８に流れる。ここで、リード３８の
電流は入力端子ｖ、４及びＶ、（ａ−に加えられる電圧
の差に比例することは容易に理解することができる。
加的電流がリード３８に流れる。ここで、リード３８の
電流は入力端子ｖ、４及びＶ、（ａ−に加えられる電圧
の差に比例することは容易に理解することができる。
リード３８に流れる電流は利得段２４への入力となる。
ここで、利得段２４は既知の差動増幅器に含まれるよう
な増幅段である。利得段２４は次にこれも既知の構成の
バッファ段２８に接続され、このバッファ段は端子ｖ０
に出力信号を供給する。
な増幅段である。利得段２４は次にこれも既知の構成の
バッファ段２８に接続され、このバッファ段は端子ｖ０
に出力信号を供給する。
第１図に示す増幅器のスルーレートは各種構成要素に関
連するキャパシタンスによって制限される。特に利得段
２４及びバ２ファ段２８のキャパシタンスがスルーレー
トの低下のかなりの要因になる。
連するキャパシタンスによって制限される。特に利得段
２４及びバ２ファ段２８のキャパシタンスがスルーレー
トの低下のかなりの要因になる。
図示する目的のため、これらのキャパシタンスはイマジ
ナリ（架空の）コンデンサ２６八及び２６Ｂによって表
わされる。従って、差動増幅器のスルーレートは、入力
の変化に応答してコンデンサ２６Ａ及び２６Ｂを充電又
は放電する電流をいかに速く供給できるかによって制限
されることになる。
ナリ（架空の）コンデンサ２６八及び２６Ｂによって表
わされる。従って、差動増幅器のスルーレートは、入力
の変化に応答してコンデンサ２６Ａ及び２６Ｂを充電又
は放電する電流をいかに速く供給できるかによって制限
されることになる。
スルーレート強化回路３０は、比較的大きな入力変化に
応答して、コンデンサ２６Ａ及び２６Ｂを充電又は放電
させる付加電流を供給するように動作する。
応答して、コンデンサ２６Ａ及び２６Ｂを充電又は放電
させる付加電流を供給するように動作する。
■、１．がｖｔ、ｌ−を閾値量Ｖｐだけ超えると、スル
ーレート強化回路３０はリード４２及び１４に電流を供
給し、コンデンサ２６Ａ及び２６Ｂを充電させる。リー
ド４２の電流は、電流ミラー２２がリード１２への電流
の流れを阻止するので、リード３８に流れ、コンデンサ
２６Ａを充電する。■！１がｖ８．を閾値Ｖ、だけ超え
ると、スルーレート強化回路３０はリード４０に電流を
供給する。リード４０の電流の増加はり−ド１０の電流
を増加させる。電流ミラー２２はリード１０及び１２の
電流を等しくするように動作する。リード１２の電流の
増加により、電流はコンデンサ２６Ａからリード３８を
介して電流ミラーにリード１２を介して流れる。
ーレート強化回路３０はリード４２及び１４に電流を供
給し、コンデンサ２６Ａ及び２６Ｂを充電させる。リー
ド４２の電流は、電流ミラー２２がリード１２への電流
の流れを阻止するので、リード３８に流れ、コンデンサ
２６Ａを充電する。■！１がｖ８．を閾値Ｖ、だけ超え
ると、スルーレート強化回路３０はリード４０に電流を
供給する。リード４０の電流の増加はり−ド１０の電流
を増加させる。電流ミラー２２はリード１０及び１２の
電流を等しくするように動作する。リード１２の電流の
増加により、電流はコンデンサ２６Ａからリード３８を
介して電流ミラーにリード１２を介して流れる。
Ｖ！、、−がＶｉｎｅを超えるとコンデンサ２６Ｂを放
電させる経路がない。それは、コンデンサ２６Ｂは充電
よりも非常に速く放電するからである。
電させる経路がない。それは、コンデンサ２６Ｂは充電
よりも非常に速く放電するからである。
第１図の差動増幅器は、また、オフセット電圧のヌルを
可能にする。入力段２０を構成するのに使用される部品
がすべて同じ電流−電圧特性を有するならば、リード３
４及び３６の等しい電流は端子Ｖｉｎ。及びＶｌ＋＋−
における等しい電圧となるであろう。
可能にする。入力段２０を構成するのに使用される部品
がすべて同じ電流−電圧特性を有するならば、リード３
４及び３６の等しい電流は端子Ｖｉｎ。及びＶｌ＋＋−
における等しい電圧となるであろう。
しかし、電流−電圧特性はデバイスが同−ＩＣウェハ上
に組立てられたとしても、デバイス毎に相当の変動が生
じ得る。オフセット・トリム回路３２は、それらのデバ
イスの差の影響を最小にするように調節することができ
る。
に組立てられたとしても、デバイス毎に相当の変動が生
じ得る。オフセット・トリム回路３２は、それらのデバ
イスの差の影響を最小にするように調節することができ
る。
オフセット・トリム回路３２は、後述する態様でリード
４４又は４６に電流を出力する。リード１２を流れる電
流をリード１０を流れる電流に等しく維持する電流ミラ
ー２２の動作によって、リード４４の増加した電流がリ
ード３６を流れる電流を増加させることは容易に理解す
ることができる。それとは逆に、リード４６の電流はり
−ド３６の電流を減少させる。
４４又は４６に電流を出力する。リード１２を流れる電
流をリード１０を流れる電流に等しく維持する電流ミラ
ー２２の動作によって、リード４４の増加した電流がリ
ード３６を流れる電流を増加させることは容易に理解す
ることができる。それとは逆に、リード４６の電流はり
−ド３６の電流を減少させる。
リード３４及び３６の電流の差は、入力段２０のデバイ
スの電流−電圧特性の差を補償して、端子Ｖｉｎｏ及び
Ｖｉ＋＋−の電圧を等しくする。このようにして、リー
ド４４及び４６の電流は入力端子のオフセットをヌルに
する。ＩＣ差動増幅器の製造中、オフセット・トリム回
路３２はリード４４及び４６に所望の電流を発生するよ
うに設定される。
スの電流−電圧特性の差を補償して、端子Ｖｉｎｏ及び
Ｖｉ＋＋−の電圧を等しくする。このようにして、リー
ド４４及び４６の電流は入力端子のオフセットをヌルに
する。ＩＣ差動増幅器の製造中、オフセット・トリム回
路３２はリード４４及び４６に所望の電流を発生するよ
うに設定される。
次に、第２図を参照すると、入力段２０の更に詳細が示
される。端子Ｖ（ｎ＋は電界効果トランジスタ（ＦＥＴ
） Ｑ ＋及び口、のゲートに接続される。端子Ｖ、（
ａはＰ［！Ｔ（１，及びＱ、のゲートに接続される。定
電流源１１Ａ ＋Ｉ１１及び■２は既知の方法を使用し
てディスクリート部品から組立てられる。ここで、定電
流源■、及びＩｌｌは、１ミリアンペアの１０分の２．
３程度の等しい電流量を供給するように設計される。
される。端子Ｖ（ｎ＋は電界効果トランジスタ（ＦＥＴ
） Ｑ ＋及び口、のゲートに接続される。端子Ｖ、（
ａはＰ［！Ｔ（１，及びＱ、のゲートに接続される。定
電流源１１Ａ ＋Ｉ１１及び■２は既知の方法を使用し
てディスクリート部品から組立てられる。ここで、定電
流源■、及びＩｌｌは、１ミリアンペアの１０分の２．
３程度の等しい電流量を供給するように設計される。
定電流源Ｉ２はＩＩＡ又はＩＩｍの電流の４倍を供給す
るように設計される。それらの電流源は正電源＋Ｖ及び
負電源−Ｖへの接続によって電力が供給される。
るように設計される。それらの電流源は正電源＋Ｖ及び
負電源−Ｖへの接続によって電力が供給される。
ＦＥＴＱ２及びＱ、を流れる電流は、夫々定電流源１１
Ａ及び１＋１１の電流に等しい、従って、リード３６へ
の電流の和は、常に一定でＩＩＡ＋ＩＩｍに等しい（こ
こで、定電流源を流れる電流は定電流源の符号と同じ符
号が用いられている）、リード３４の電流はＦＥＴＱ、
を流れる電流に等しい、端子’Ｊ（、、ｅ又はｖｉ、。
Ａ及び１＋１１の電流に等しい、従って、リード３６へ
の電流の和は、常に一定でＩＩＡ＋ＩＩｍに等しい（こ
こで、定電流源を流れる電流は定電流源の符号と同じ符
号が用いられている）、リード３４の電流はＦＥＴＱ、
を流れる電流に等しい、端子’Ｊ（、、ｅ又はｖｉ、。
に加えられる電圧がないときは、ＦＥＴ（１、を流れる
電流はＦＥＴＱ４を流れる電流と理想的には等しい。
電流はＦＥＴＱ４を流れる電流と理想的には等しい。
ここで、ＦＥＴＱ 、を流れる電流は、Ｉ Ｉ Ａ ＋
Ｉ Ｉ ｍに等しり■２の半分であることは容易に理
解することができる。従って、リード３４の電流は、Ｖ
ｉｎｅがＶ、（ａ−に等しいとき、リード３６の電流に
等しい。トランジスタの小信号モデルによれば、Ｖｉｎ
ｅがＶｉ＋＋−を超えると、Ｖｉｎｅとｖ、、１−との
差に比例して！２が分割し、ＦＥＴＱ、よりもＦＢＴＱ
＋により多くの電流が流れる。こうして、リード３４の
電流はり−ド３６の電流を超える。これとは逆に、Ｖ五
、ｌ−がＶｉｎｅを超えると、ＦＥＴＱａを流れる電流
はＦＥＴＱ 、を流れる電流を超え、リード３６の電流
はり−ド３４の電流を超える。従って、第２図の回路は
前述した入力段２０として機能することがわかる。
Ｉ Ｉ ｍに等しり■２の半分であることは容易に理
解することができる。従って、リード３４の電流は、Ｖ
ｉｎｅがＶ、（ａ−に等しいとき、リード３６の電流に
等しい。トランジスタの小信号モデルによれば、Ｖｉｎ
ｅがＶｉ＋＋−を超えると、Ｖｉｎｅとｖ、、１−との
差に比例して！２が分割し、ＦＥＴＱ、よりもＦＢＴＱ
＋により多くの電流が流れる。こうして、リード３４の
電流はり−ド３６の電流を超える。これとは逆に、Ｖ五
、ｌ−がＶｉｎｅを超えると、ＦＥＴＱａを流れる電流
はＦＥＴＱ 、を流れる電流を超え、リード３６の電流
はり−ド３４の電流を超える。従って、第２図の回路は
前述した入力段２０として機能することがわかる。
次に第３図を参照すると、電流ミラー２２の詳細が示さ
れる。この回路は既知の技術を使用してバイポーラ接合
トランジスタ（ＢＪＴ）から構成される。
れる。この回路は既知の技術を使用してバイポーラ接合
トランジスタ（ＢＪＴ）から構成される。
ここで、ＢＪＴ（１３！及び０１．のベースは一緒に接
続され、従って同一電圧にある。それらのエミッタは負
電源−■に同じ抵抗値を有する抵抗Ｒ８及びＲ１を介し
て接続される。ここで、ＢＪＴ（ｈ□及び（１３ｓが実
質上等しい電圧−電流特性を有するならば、ＢＪＴＱｏ
及び１１ｏを流れる電流は等しくなることは容易に理解
することができる。リード１０の電流が増加すると、Ｂ
ＪＴ口１．のベース電流は増加し、ＢＪＴＱ３！及び口
１．のベーズ電圧及びベース電流を増加させる。
続され、従って同一電圧にある。それらのエミッタは負
電源−■に同じ抵抗値を有する抵抗Ｒ８及びＲ１を介し
て接続される。ここで、ＢＪＴ（ｈ□及び（１３ｓが実
質上等しい電圧−電流特性を有するならば、ＢＪＴＱｏ
及び１１ｏを流れる電流は等しくなることは容易に理解
することができる。リード１０の電流が増加すると、Ｂ
ＪＴ口１．のベース電流は増加し、ＢＪＴＱ３！及び口
１．のベーズ電圧及びベース電流を増加させる。
従って、リードＩＯの電流の増加はリード１２の電流の
増加によって「ミラー」される、このようにして、第３
図の回路は前述の電流ミラー２２の機能を達成する。
増加によって「ミラー」される、このようにして、第３
図の回路は前述の電流ミラー２２の機能を達成する。
第４図はスルーレート強化回路３０の更に詳細を示す、
Ｆ［！ＴＱ、及びＱ７は、Ｖｉ＋＋−及びｖｉ、１．
が閾値Ｖ、以下のとき、電流がリード４０及び４２に流
れるのを阻止するスイッチとして考えることができる０
周知の如く、ＦＥＴは、ゲート・ソース電圧が閾値ν、
に等しいピンチオフ電圧以下であるとき、電流を流さな
い、このように、スルーレート強化回路３０は、入力か
り、以下のとき差動増幅器の残りの部分には何ら影響を
与えない。
Ｆ［！ＴＱ、及びＱ７は、Ｖｉ＋＋−及びｖｉ、１．
が閾値Ｖ、以下のとき、電流がリード４０及び４２に流
れるのを阻止するスイッチとして考えることができる０
周知の如く、ＦＥＴは、ゲート・ソース電圧が閾値ν、
に等しいピンチオフ電圧以下であるとき、電流を流さな
い、このように、スルーレート強化回路３０は、入力か
り、以下のとき差動増幅器の残りの部分には何ら影響を
与えない。
ＦＥＴＱ、！及び定電流源１ｓＡはソース・フォロア増
幅器を形成し、Ｖ、（ａ−をＢＪＴ［ｌＳ！のベースに
加えられるときのバッファを行なうことは容品に理解す
ることができる。同様に、ＦＥＴＱ□及び定電流源１３
１はＢＪＴＱｇｑのベースに加えられるＶｒｎ＊のバッ
ファを行なう。定電流源１３Ａ及びＬｌは同じ電流量０
．２ｍＡ程度を供給する。
幅器を形成し、Ｖ、（ａ−をＢＪＴ［ｌＳ！のベースに
加えられるときのバッファを行なうことは容品に理解す
ることができる。同様に、ＦＥＴＱ□及び定電流源１３
１はＢＪＴＱｇｑのベースに加えられるＶｒｎ＊のバッ
ファを行なう。定電流源１３Ａ及びＬｌは同じ電流量０
．２ｍＡ程度を供給する。
ＦＥＴＱ、、及びＱｏはソース・フォロアとして作用す
るので、ｖ、１１．及びｖｌ−はＢＪＴＱ Ｓ２及び口
、、のベースに加えられる。抵抗Ｒ２を流れる電流は次
の式で計算することができる。
るので、ｖ、１１．及びｖｌ−はＢＪＴＱ Ｓ２及び口
、、のベースに加えられる。抵抗Ｒ２を流れる電流は次
の式で計算することができる。
（Ｖｚ ｎ−＋Ｖｃ ｓ＋＋ ＋−Ｖｍｔｚ＊−（Ｖ＋
ｎ−＋’ＶＧＳ＆） ）／Ｒｔ二Ｖｔ ａ／Ｒｚ
式（１）Ｖｃｓｘ＋ ＝Ｆ［！ＴＱＸ＋のゲート・ソー
ス電圧νｍｔｚｑ＝ＢＪＴ口１．のベース・エミッタ電
圧Ｖｃｓｉ ＝ＦＥＴＱａのゲート・ソース電圧Ｖｉｌ
ｌ＝ｖｔａ＊＋Ｖｔ５− このように、抵抗Ｒ２を流れる電流はｖｌに比例する。
ｎ−＋’ＶＧＳ＆） ）／Ｒｔ二Ｖｔ ａ／Ｒｚ
式（１）Ｖｃｓｘ＋ ＝Ｆ［！ＴＱＸ＋のゲート・ソー
ス電圧νｍｔｚｑ＝ＢＪＴ口１．のベース・エミッタ電
圧Ｖｃｓｉ ＝ＦＥＴＱａのゲート・ソース電圧Ｖｉｌ
ｌ＝ｖｔａ＊＋Ｖｔ５− このように、抵抗Ｒ２を流れる電流はｖｌに比例する。
従って、リード４０に流れる電流は計算することができ
る。前述の如く、Ｖ、、、＋がＶｉｎ−を少なくともり
、たけ超えるとき、抵抗Ｒ２を流れる電流は一部ＦＥＴ
Ｑ＆に流れる。抵抗Ｒ２に流れる電流の一部は定電流１
１１１１ ａ Ａ ニ流しル、ココテ、Ｉ、Ａハ定電流
１４Ａ＝Ｖ、／Ｒ１を通すように設計される０式（１）
を使用すると、Ｖ、、ｌ＞ＶｐのときＦｔｌＴＱ、を流
れる電流はほぼＶｉｎ／Ｒｔ Ｖ、／Ｒｔ＝（Ｖｔａ
Ｖｐ）／Ｒｔと等しく、Ｖ、、＜Ｖ。
る。前述の如く、Ｖ、、、＋がＶｉｎ−を少なくともり
、たけ超えるとき、抵抗Ｒ２を流れる電流は一部ＦＥＴ
Ｑ＆に流れる。抵抗Ｒ２に流れる電流の一部は定電流１
１１１１ ａ Ａ ニ流しル、ココテ、Ｉ、Ａハ定電流
１４Ａ＝Ｖ、／Ｒ１を通すように設計される０式（１）
を使用すると、Ｖ、、ｌ＞ＶｐのときＦｔｌＴＱ、を流
れる電流はほぼＶｉｎ／Ｒｔ Ｖ、／Ｒｔ＝（Ｖｔａ
Ｖｐ）／Ｒｔと等しく、Ｖ、、＜Ｖ。
のとき零になる。
第４図の回路の対称性により、リード４２に−Ｖｌｎ＞
Ｖ、のとき（Ｖ＋ｌＩＶ、）／Ｉｈ（７）電流が流れ、
−Ｖ、Ｍ＜Ｖｐのときに流れる電流は零である。
Ｖ、のとき（Ｖ＋ｌＩＶ、）／Ｉｈ（７）電流が流れ、
−Ｖ、Ｍ＜Ｖｐのときに流れる電流は零である。
ここで要約すると、Ｖｉｎが−Ｖ、と＋ｖ２との間にあ
るとき、スルーレート強化回路３０はリード４０及びリ
ード４２に電流を供給しない。Ｖ、（ａが−Ｖ、に等し
いとき、スルーレート強化回路３０はリード４２に電流
を供給し始め、その電流の大きさはＶｉ＋＋がより負に
なる程増加する。Ｖ、（ａがｖ９に等しいとき、スルー
レート強化回路３０はリード４０に電流を供給し始め、
その電流の大きさはＶ、（ａがより正になる程増加する
。ここで、閾値Ｖ、は、入力段２０（第１図）が飽和す
る入力電圧に等しく選定され、スルーレート強化回路３
０によって与えられる電流は入力段２０の飽和を補償す
る。
るとき、スルーレート強化回路３０はリード４０及びリ
ード４２に電流を供給しない。Ｖ、（ａが−Ｖ、に等し
いとき、スルーレート強化回路３０はリード４２に電流
を供給し始め、その電流の大きさはＶｉ＋＋がより負に
なる程増加する。Ｖ、（ａがｖ９に等しいとき、スルー
レート強化回路３０はリード４０に電流を供給し始め、
その電流の大きさはＶ、（ａがより正になる程増加する
。ここで、閾値Ｖ、は、入力段２０（第１図）が飽和す
る入力電圧に等しく選定され、スルーレート強化回路３
０によって与えられる電流は入力段２０の飽和を補償す
る。
スルーレート強化回路３０の別の特徴は、第４図を参照
すると理解することができる。即ち、リード１４の電流
が抵抗Ｒ２を流れる電流に等しいということである０図
示の如＜ ＢＪＴＱｓｚ及びＱＳＩのベースは、それら
のエミッタと同様に一緒に接続されている。従って、旧
ＴＱｓｚを流れる電流はＢＪＴＱ１．を流れる電流と等
しくなければならない。ＢＪＴＱ、２を流れる電流は抵
抗Ｒ２を流れるので、ＢＪＴＱ５２を流れ、従ってＢＪ
Ｔ［ｌ３．及びリード１４を流れる電流は抵抗Ｒ２を流
れる電流に等しくなる。リード１４はコンデンサ２６Ｂ
（第１図）に接続されるので、スルーレート強化回路３
０は、ｖ、７．がＶ、（ａ−を超えるときコンデンサ２
６Ｂ（第１図）を充電する電流を供給する。
すると理解することができる。即ち、リード１４の電流
が抵抗Ｒ２を流れる電流に等しいということである０図
示の如＜ ＢＪＴＱｓｚ及びＱＳＩのベースは、それら
のエミッタと同様に一緒に接続されている。従って、旧
ＴＱｓｚを流れる電流はＢＪＴＱ１．を流れる電流と等
しくなければならない。ＢＪＴＱ、２を流れる電流は抵
抗Ｒ２を流れるので、ＢＪＴＱ５２を流れ、従ってＢＪ
Ｔ［ｌ３．及びリード１４を流れる電流は抵抗Ｒ２を流
れる電流に等しくなる。リード１４はコンデンサ２６Ｂ
（第１図）に接続されるので、スルーレート強化回路３
０は、ｖ、７．がＶ、（ａ−を超えるときコンデンサ２
６Ｂ（第１図）を充電する電流を供給する。
次に、第５図には、オフセット・トリム回路３２の詳細
が示される。前述の如く、トリム回路３２はオフセット
電圧をヌルにする電流をリード４４及び４６に供給する
。
が示される。前述の如く、トリム回路３２はオフセット
電圧をヌルにする電流をリード４４及び４６に供給する
。
「ウェハ・レベル・トリム」と呼ばれるヌル動作の一部
は、差動増幅器を含むＩＣの製造中に行なわれる。当該
技術分野において既知の如く、集積回路がパッケージに
封入される前の組立中、試験装置が回路に接続される。
は、差動増幅器を含むＩＣの製造中に行なわれる。当該
技術分野において既知の如く、集積回路がパッケージに
封入される前の組立中、試験装置が回路に接続される。
ここで、テスト・パッドｚ１〜Ｚｔはテスト・プローブ
が回路に接続できるパッドを表わす。テスト・パッド２
．〜Ｚ、に接続される装置はダイオードＤ１〜Ｄ、のう
ち選択されたものを短絡し、リード４４及び４６に流れ
る電流量を選択する。
が回路に接続できるパッドを表わす。テスト・パッド２
．〜Ｚ、に接続される装置はダイオードＤ１〜Ｄ、のう
ち選択されたものを短絡し、リード４４及び４６に流れ
る電流量を選択する。
ダイオードＤ１〜Ｄ４の各々は抵抗Ｒ２’ｌ〜Ｒ３１の
１つを介してＦＥＴＧ、、に接続される。ここで、ＦＥ
ＴＱ Ｉｍはマルチドレーン電流源として構成されてい
る。既知の如く、マルチドレーン電流源として動作する
ＦＥＴ＋＠は定電流源Ｉ、によって供給される電流を分
割してドレーンＤ１８．〜Ｄ＋ｍｓから流す、Ｆｌｌ！
ＴＱ＋ｓの寸法は、ドレーンＤＩ ｌｌａ〜ＤＩＩ＊の
電流が比率１６：８：４：２：１となる、即ちドレーン
が２進の重み付けを有するように選定される。各ダイオ
ードはＦＥＴＱ＋ｓのドレーンの異なるものに接続され
るので、短絡される各ダイオードＤ、−Ｄ、はテスト・
パッド２、に接続されるノードに異なる電流量を供給す
る。
１つを介してＦＥＴＧ、、に接続される。ここで、ＦＥ
ＴＱ Ｉｍはマルチドレーン電流源として構成されてい
る。既知の如く、マルチドレーン電流源として動作する
ＦＥＴ＋＠は定電流源Ｉ、によって供給される電流を分
割してドレーンＤ１８．〜Ｄ＋ｍｓから流す、Ｆｌｌ！
ＴＱ＋ｓの寸法は、ドレーンＤＩ ｌｌａ〜ＤＩＩ＊の
電流が比率１６：８：４：２：１となる、即ちドレーン
が２進の重み付けを有するように選定される。各ダイオ
ードはＦＥＴＱ＋ｓのドレーンの異なるものに接続され
るので、短絡される各ダイオードＤ、−Ｄ、はテスト・
パッド２、に接続されるノードに異なる電流量を供給す
る。
ダイオードＤ１〜口、の適当な組合せを選択することに
よって、１６の異なる電流値をテスト・パッド２゜に接
続されるノードに供給することができる。
よって、１６の異なる電流値をテスト・パッド２゜に接
続されるノードに供給することができる。
ダイオードＤ、を短絡することによって、テスト・パッ
ドＺ、に接続されるノードの選択された電流はリード４
４に向けられる。これとは逆に、ダイオードＤ６を短絡
することによって、その電流はり一ド４６に向けられる
。前述したように、リード４４に加えられた電流は端子
Ｖ、（ａや（第１図）の電圧に対して端子Ｖｉ、 （第
１図）の電圧を増大させる。
ドＺ、に接続されるノードの選択された電流はリード４
４に向けられる。これとは逆に、ダイオードＤ６を短絡
することによって、その電流はり一ド４６に向けられる
。前述したように、リード４４に加えられた電流は端子
Ｖ、（ａや（第１図）の電圧に対して端子Ｖｉ、 （第
１図）の電圧を増大させる。
これとは逆に、リード４６に電流を加えると、端子Ｖｔ
ｆｉ−（第１図）の電圧を端子Ｖ、ｆｉ−（第１図）に
比較して増加する。こうして、オフセット電圧はダイオ
ードＤ、〜Ｄ、を短絡することによってヌルにすること
ができ、オフセット電圧をヌルにする能力は、所望のヌ
ル動作をするダイオードの組合せを選択する能力によっ
てのみ制限される。
ｆｉ−（第１図）の電圧を端子Ｖ、ｆｉ−（第１図）に
比較して増加する。こうして、オフセット電圧はダイオ
ードＤ、〜Ｄ、を短絡することによってヌルにすること
ができ、オフセット電圧をヌルにする能力は、所望のヌ
ル動作をするダイオードの組合せを選択する能力によっ
てのみ制限される。
ここで、バイアス回路５０はＦＥＴＱ 、 Ｉのゲート
をバイアスして、デバイアスが必要な電流を導通させる
のを確実にすることを注目すべきである。バイアス回路
５０は既知の任意の態様で構成される。更に、バイアス
回路５０はバイアス電圧をＢＪＴ［ｌ 、 ？〜Ｌ＋の
ベースに供給する。それらのトランジスタのベースは、
短絡されていなければダイオードＤ１〜Ｄ４が逆バイア
スされるのに充分なレベルにバイアスされる。
をバイアスして、デバイアスが必要な電流を導通させる
のを確実にすることを注目すべきである。バイアス回路
５０は既知の任意の態様で構成される。更に、バイアス
回路５０はバイアス電圧をＢＪＴ［ｌ 、 ？〜Ｌ＋の
ベースに供給する。それらのトランジスタのベースは、
短絡されていなければダイオードＤ１〜Ｄ４が逆バイア
スされるのに充分なレベルにバイアスされる。
ダイオード０１４又はＤｌ？は、もし短絡されていれば
、ドレーンＤ１１．をリード４４又は４６に接続する。
、ドレーンＤ１１．をリード４４又は４６に接続する。
後述する理由で、ダイオード０１６及びＤＩ’ｌはリー
ド４４及び４６の電流の少量の調節を行なう手段を与え
、それによってオフセット電圧の少量の調節を行な動作
について説明する。ダイオードＤ、〜０６．０１６及び
ｏ＋’ｔの選択されたもの力月Ｃ差動増幅器が製造され
る工場で短絡される。既知の如く、ＩＣがパッケージに
封入される前に、試験装置（図示せず）はボンディング
・パッド及びテスト・パッドに接続される。ボンディン
グ・パッドはボンド・ワイヤが取付けられるＩＣ上のメ
タライズされた領域である。ボンド・ワイヤはＩＣパッ
ケージの外側のピンに接続する。こうして、入力端子Ｖ
８．。
ド４４及び４６の電流の少量の調節を行なう手段を与え
、それによってオフセット電圧の少量の調節を行な動作
について説明する。ダイオードＤ、〜０６．０１６及び
ｏ＋’ｔの選択されたもの力月Ｃ差動増幅器が製造され
る工場で短絡される。既知の如く、ＩＣがパッケージに
封入される前に、試験装置（図示せず）はボンディング
・パッド及びテスト・パッドに接続される。ボンディン
グ・パッドはボンド・ワイヤが取付けられるＩＣ上のメ
タライズされた領域である。ボンド・ワイヤはＩＣパッ
ケージの外側のピンに接続する。こうして、入力端子Ｖ
８．。
及びＶ、（ａ−５電流■十及び■−１２つのヌル入力及
び出力端子はそれらに関連のボンディング・パッドを有
する。テスト・パッド、例えばテスト・パッド２１〜２
．はボンディング・パッドのようなメタライズされた領
域である。それらは回路には接続されているが、ＩＣパ
ッケージ上のピンには接続されていない。
び出力端子はそれらに関連のボンディング・パッドを有
する。テスト・パッド、例えばテスト・パッド２１〜２
．はボンディング・パッドのようなメタライズされた領
域である。それらは回路には接続されているが、ＩＣパ
ッケージ上のピンには接続されていない。
どのダイオードを短絡するかを決定するため、試験装置
は入力端子ｖ１−をグランドに接続し、周知の試験技術
・を使用して出力電圧を強制的に零にして、端子Ｖｉｌ
ｌ＋の電圧を測定する。試験装置は、電源端子ｖ＋及び
■−に接続されるボンディング・パッドへの接続を介し
て回路に電力を供給し、それによってＦＥＴＱＩ８はド
レーンＤＩ１１．〜Ｄ１６．に所望の電流を生じさせる
。試験装置はテスト・パッド２１〜ｚ４とテスト・パッ
ド２．との間を接続することによって、ダイオード０１
〜Ｄ４の任意のものを短絡することをシミュレートする
ことができるということは容易に理解することができる
。同様に、試験装置は、テスト・パッドＺ、又はＺ、と
テスト・パッド２．との間を接続することによって、ダ
イオードＤ、又はＤ６を短絡する効果をシミュレートす
ることができる。どのダイオードを短絡するかを決定す
る最も簡単な方法は、試験装置が入力端子Ｖｉｎ−を接
地し、入力端子Ｖｉ＋ａ＋の電圧（即ち、オフセット電
圧）を測定することである。試験装置は、次にダイオー
１０．〜口、の短絡及びオープンの可能な組合せ（対り
、及びり、の１つのみが短絡されるので総計３２）を調
べる。零に最も近い電圧値を生じる組合せが選択され、
それらのダイオードが永久的に短絡される。
は入力端子ｖ１−をグランドに接続し、周知の試験技術
・を使用して出力電圧を強制的に零にして、端子Ｖｉｌ
ｌ＋の電圧を測定する。試験装置は、電源端子ｖ＋及び
■−に接続されるボンディング・パッドへの接続を介し
て回路に電力を供給し、それによってＦＥＴＱＩ８はド
レーンＤＩ１１．〜Ｄ１６．に所望の電流を生じさせる
。試験装置はテスト・パッド２１〜ｚ４とテスト・パッ
ド２．との間を接続することによって、ダイオード０１
〜Ｄ４の任意のものを短絡することをシミュレートする
ことができるということは容易に理解することができる
。同様に、試験装置は、テスト・パッドＺ、又はＺ、と
テスト・パッド２．との間を接続することによって、ダ
イオードＤ、又はＤ６を短絡する効果をシミュレートす
ることができる。どのダイオードを短絡するかを決定す
る最も簡単な方法は、試験装置が入力端子Ｖｉｎ−を接
地し、入力端子Ｖｉ＋ａ＋の電圧（即ち、オフセット電
圧）を測定することである。試験装置は、次にダイオー
１０．〜口、の短絡及びオープンの可能な組合せ（対り
、及びり、の１つのみが短絡されるので総計３２）を調
べる。零に最も近い電圧値を生じる組合せが選択され、
それらのダイオードが永久的に短絡される。
ダイオードは、ときに「ザラピング（ｚａｐｐｉｎｇ）
Ｊと呼ばれる技術によって永久的に短絡される。基本
的には、各ダイオードはＰ−形材料領域に近接するｎ−
形半導体領域からなる。それらの領域に金属コンタクト
（通常アルミニウム）が設けられる。ダイオードを除去
（チップ）するため、ダイオードはほぼ２０Ｖに逆バイ
アスされ、はぼ１００ｍ５継続する５００ｍＡの電流パ
ルスが発生される。比較的小さなダイオードにとって、
その電流パルスは金属パッドからｎ−影領域を通ってＰ
−影領域にアルミニウムを移動させるのに充分な大きさ
である。
Ｊと呼ばれる技術によって永久的に短絡される。基本
的には、各ダイオードはＰ−形材料領域に近接するｎ−
形半導体領域からなる。それらの領域に金属コンタクト
（通常アルミニウム）が設けられる。ダイオードを除去
（チップ）するため、ダイオードはほぼ２０Ｖに逆バイ
アスされ、はぼ１００ｍ５継続する５００ｍＡの電流パ
ルスが発生される。比較的小さなダイオードにとって、
その電流パルスは金属パッドからｎ−影領域を通ってＰ
−影領域にアルミニウムを移動させるのに充分な大きさ
である。
これによって、ｎ−形及びＰ−影領域間の接合は短絡さ
れる。
れる。
例えば、ダイオードＤ、を短絡させるために、試験装置
はテスト・パッド２．と２１との間に２０Ｖを加える。
はテスト・パッド２．と２１との間に２０Ｖを加える。
その結果電流パルスがダイオードを除去する。はぼＩＫ
Ωの抵抗Ｒ１’ｒ〜Ｒ３１はザラピングの間ＢＪＴＱ
、 ｆｆ〜Ｑ□を保護する。同様に、抵抗Ｒ０〜Ｒ３＆
はザラピングの間ＢＪＴＱ ｌ ？〜Ｑ８．を保護する
０次にダイオードＤ、又はり、はテスト・パッド２．及
びＺＳ又はＺ＆に加えられるパルスによって除去される
。
Ωの抵抗Ｒ１’ｒ〜Ｒ３１はザラピングの間ＢＪＴＱ
、 ｆｆ〜Ｑ□を保護する。同様に、抵抗Ｒ０〜Ｒ３＆
はザラピングの間ＢＪＴＱ ｌ ？〜Ｑ８．を保護する
０次にダイオードＤ、又はり、はテスト・パッド２．及
びＺＳ又はＺ＆に加えられるパルスによって除去される
。
−旦ダイオード０１〜Ｄ＆が除去されるとき、ボンディ
ング・パッドはパッケージのピンに接続され、ＩＣはパ
ッケージ内に封止される。ＩＣが一旦パッケージ内に封
止されると、テスト・パッドはダイオードをザラピング
してオフセットを調節することに使用することはできな
い。しかし、ＩＣチップのパッケージ内への封入プロセ
ス又はボンディング・ワイヤの存在がオフセットを変化
させ、付加的調節が必要となる可能畦がある。
ング・パッドはパッケージのピンに接続され、ＩＣはパ
ッケージ内に封止される。ＩＣが一旦パッケージ内に封
止されると、テスト・パッドはダイオードをザラピング
してオフセットを調節することに使用することはできな
い。しかし、ＩＣチップのパッケージ内への封入プロセ
ス又はボンディング・ワイヤの存在がオフセットを変化
させ、付加的調節が必要となる可能畦がある。
パッケージされた後は、回路へのアクセスはパッケージ
の外部ピンを通してのみである。ＩＣが８ピン・パッケ
ージに封止される場合、使用されないピンが典型的には
１つある。第５図において、ボンディング・パッドＰ１
はダイオ−トロ２．及びＤＩ？に接続され、使用されな
いピンに接続される。更にヌル動作を行なうためダイオ
ードＤＩ＆及びＯａｔの一端へのアクセスがあるが、ダ
イオードＤＩ＆及びＤＩ？の他端へのアクセスのために
は更に少なくとも２つのピンが必要となる。８ピン・パ
ッケージの残りの７ピンは他の接続に必要であるので、
ダイオード０１６及びｏ、、のザラピングのために村用
できるピンがないことは明らかである。しかし第５図は
ダイオードＤＩ＆及びＤＩ？が２つのピンへの多重接続
によってザラピングが可能なことを示している。
の外部ピンを通してのみである。ＩＣが８ピン・パッケ
ージに封止される場合、使用されないピンが典型的には
１つある。第５図において、ボンディング・パッドＰ１
はダイオ−トロ２．及びＤＩ？に接続され、使用されな
いピンに接続される。更にヌル動作を行なうためダイオ
ードＤＩ＆及びＯａｔの一端へのアクセスがあるが、ダ
イオードＤＩ＆及びＤＩ？の他端へのアクセスのために
は更に少なくとも２つのピンが必要となる。８ピン・パ
ッケージの残りの７ピンは他の接続に必要であるので、
ダイオード０１６及びｏ、、のザラピングのために村用
できるピンがないことは明らかである。しかし第５図は
ダイオードＤＩ＆及びＤＩ？が２つのピンへの多重接続
によってザラピングが可能なことを示している。
第５図に示されるように、ダイオードＤ０の一端はボン
ディング・パッドＰ、にＦＥＴ口、を介して接続される
。ここで、ＦＥＴＱ＋は通常、入力段２０（第２図）の
一部であり、ボンディング・パッドＰ、は、通常、入力
端子Ｖ、、、 （第２図）をパッケージの１つにピンに
接続するのに使用される。工場におけるザラピングの間
、ボンディング・パッドＰ、に接続されるピンとボンデ
ィング・パッドＰ、に接続されるピンとの間に大きな電
圧が接続される。ボンディング・パッドＰ、からダイオ
−トロ８．への接続は、ＦＥＴＱ、のゲート・ドレーン
接合を通り、ＦＥＴＱ。
ディング・パッドＰ、にＦＥＴ口、を介して接続される
。ここで、ＦＥＴＱ＋は通常、入力段２０（第２図）の
一部であり、ボンディング・パッドＰ、は、通常、入力
端子Ｖ、、、 （第２図）をパッケージの１つにピンに
接続するのに使用される。工場におけるザラピングの間
、ボンディング・パッドＰ、に接続されるピンとボンデ
ィング・パッドＰ、に接続されるピンとの間に大きな電
圧が接続される。ボンディング・パッドＰ、からダイオ
−トロ８．への接続は、ＦＥＴＱ、のゲート・ドレーン
接合を通り、ＦＥＴＱ。
は順方向バイアスされるダイオードとして作用する。更
にＰＥＴＱ、はダイオードＤ０よりも非常に太きく、Ｆ
ＥＴＱ＋のコンタクトにおける金属移動は金属がデバイ
スのいずれの接合にブリッジするのも阻止する。
にＰＥＴＱ、はダイオードＤ０よりも非常に太きく、Ｆ
ＥＴＱ＋のコンタクトにおける金属移動は金属がデバイ
スのいずれの接合にブリッジするのも阻止する。
ダイオ−トロ１．は、ボンディング・パッドＰｌ及びＰ
、に接続されるビン間に電圧を加えることによって除去
することができる。前述の如く、ボンディング・パッド
Ｐ、はパッケージの通常使用されないピンに接続される
。ボンディング・パッドＰ、は通常回路内の差動増幅器
のオフセット・ヌルのために使用される。例えば、ＩＣ
のエンド・ユーザはボンディング・パッドＰ、及びＰ、
に接続されるピン間に可変抵抗を接続することができる
。その抵抗のセンタ・タップは正電流Ｖ＋に接続され、
オフセット電圧がヌルになる迄調節される。差動増幅器
内のヌル回路５２は、抵抗設定に応答し既知の態様でオ
フセットをヌルにする。
、に接続されるビン間に電圧を加えることによって除去
することができる。前述の如く、ボンディング・パッド
Ｐ、はパッケージの通常使用されないピンに接続される
。ボンディング・パッドＰ、は通常回路内の差動増幅器
のオフセット・ヌルのために使用される。例えば、ＩＣ
のエンド・ユーザはボンディング・パッドＰ、及びＰ、
に接続されるピン間に可変抵抗を接続することができる
。その抵抗のセンタ・タップは正電流Ｖ＋に接続され、
オフセット電圧がヌルになる迄調節される。差動増幅器
内のヌル回路５２は、抵抗設定に応答し既知の態様でオ
フセットをヌルにする。
ＤＩ７が除去されると、可変抵抗５４は接続されない、
パッドＰ−及びＰ、に加えられる電圧はＤＩ？をチップ
する金属移動を生じさせるが、ＢＪＴ口２．には殆んど
影響を与えない、ザラピングの間、ＢＪＴＱｓｌは順方
向にバイアスされる。更に、ＢＪＴＱ、、はダイオード
Ｄ１．よりも非常に大きく、金属移動はＢＪＴＱｓｓの
どの接合も短絡しない。
パッドＰ−及びＰ、に加えられる電圧はＤＩ？をチップ
する金属移動を生じさせるが、ＢＪＴ口２．には殆んど
影響を与えない、ザラピングの間、ＢＪＴＱｓｌは順方
向にバイアスされる。更に、ＢＪＴＱ、、はダイオード
Ｄ１．よりも非常に大きく、金属移動はＢＪＴＱｓｓの
どの接合も短絡しない。
ザラピングの後、ＢＪＴＱｓａは逆バイアス・ダイオー
ドとして作用してパッドＰ１をダイオードＤＩ’ｌから
分離する。従って、工場におけるザラピングのため、そ
して差動増幅器が回路に組込まれたときには他のある目
的のために、ハツトＰ１に接続されるピンを使用するこ
とには何の問題もない。ＦＥＴＱ 。
ドとして作用してパッドＰ１をダイオードＤＩ’ｌから
分離する。従って、工場におけるザラピングのため、そ
して差動増幅器が回路に組込まれたときには他のある目
的のために、ハツトＰ１に接続されるピンを使用するこ
とには何の問題もない。ＦＥＴＱ 。
のドレーンは、通常の動作においては、リード３４を介
してリード４４に接続される。従って、ザラピングのた
め、そして差動増幅器が回路に組込まれたときは何か別
の目的のために、パッドＰ３に接続されたピンを使用す
ることに何の問題もない。
してリード４４に接続される。従って、ザラピングのた
め、そして差動増幅器が回路に組込まれたときは何か別
の目的のために、パッドＰ３に接続されたピンを使用す
ることに何の問題もない。
以上、本発明を実施例に従って説明したが、本発明の範
囲内において他の実施例が可能であることは当業者には
明らかである。
囲内において他の実施例が可能であることは当業者には
明らかである。
第１図は本発明に従って組立てられる差動増幅器のブロ
ック図である。 第２図は、第１図の増幅器の入力段の非常に簡略化した
回路図である。 第３図は、第１図の増幅器の電流ミラーの非常に簡略化
した回路図である。 第４図は、第１図の増幅器のスルーレートを高める回路
の非常に簡略化した回路図である。 第５図は、第１図の増幅器のオフセット電圧のヌル動作
を可能にする回路の非常に簡略化した回路図である。 （外４名） 第 図 Ｉ
ｊ５６一
ック図である。 第２図は、第１図の増幅器の入力段の非常に簡略化した
回路図である。 第３図は、第１図の増幅器の電流ミラーの非常に簡略化
した回路図である。 第４図は、第１図の増幅器のスルーレートを高める回路
の非常に簡略化した回路図である。 第５図は、第１図の増幅器のオフセット電圧のヌル動作
を可能にする回路の非常に簡略化した回路図である。 （外４名） 第 図 Ｉ
ｊ５６一
Claims (1)
- 【特許請求の範囲】 １、（ａ）入力段と、 （ｂ）前記入力段に第１及び第２リードを介して結合さ
れる電流ミラーであって、正入 力電圧が第１リードの電流を増加させ負入 力電圧が第１リードの電流を減少させる、 電流ミラーと、 （ｃ）前記第２リードに第３リードを介して接続される
利得段であって、第１リードの 電流の増加が第３リードの電流の利得段か ら出る方向の流れを増加させ、第１リード の電流の減少が第３リードの電流の利得段 に入る方向の流れを増加させる、利得段と、を有する形
式の差動増幅器におけるオフセット・トリム回路であっ
て、 （ｉ）調整電流を発生する手段であって、 （イ）複数の電流源と、 （ロ）類似する複数のダイオードであって、各ダイオー
ドが前記複数電流源の１つを共通 ノードに接続するダイオードと、 （ハ）前記共通ノードを第１出力ラインに接続する第１
出力ダイオードと、 （ニ）前記共通ノードを第２出力ラインに接続する第２
出力ダイオードと を含む手段、を有し、 （ｉｉ）前記第１出力ラインが前記電流ミラーの第１リ
ードに接続され、 （ｉｉｉ）前記第２出力ラインが前記電流ミラーの第２
リードに接続される、オフセット・トリム回路。 ２、（ａ）付加的電流源と、 （ｂ）前記付加的電流源を前記第１出力ラインに接続す
る第１付加ダイオードと、 （ｃ）前記付加的電流源を第２出力ラインに接続する第
２付加ダイオードと、 を更に含む請求項１記載のオフセット・トリム回路。 ３、（ａ）前記共通ノードに接続されるテスト・パット
と、 （ｂ）前記第１出力ラインに接続されるテスト・パッド
と、 （ｃ）前記第２出力ラインに接続されるテスト・パッド
と、 （ｄ）複数のテスト・パッドであって、各パッドが前記
複数のダイオードの１つに前 記共通ノードから離れた側の端部で接続 される複数のテスト・パッドと を更に含む請求項１記載のオフセット・トリム回路。 ４、（ａ）前記増幅器が複数の出力ピンを有する集積回
路パッケージに封入され、 （ｂ）前記付加的電流源に接続される前記第１付加ダイ
オードの端部及び前記付加的 電流源に接続される前記第２付加ダイオ ードの端部が前記出力ピンの１つに接続 され、 （ｃ）前記第１出力ラインが前記出力ピンの１つに第１
分離手段を介して接続され、 （ｄ）前記第２出力ラインが前記出力ピンの１つに第２
分離手段を介して接続される、 請求項２記載のオフセット・トリム回路。
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