JPH02224554A - Ｉｓｄｎマルチプロトコル通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＬＬＬ匹札肚た１ 本発明は、ＩＳＤＮマルチプロトコル通信制御装置に係
る０本発明は特に、欧州規格ＥＣＭ八１０４によって規
定された８２タイプの通信リンクを介してデータが伝送
され、各端末装置が前記リンクを介してディジタル型の
自動電話交換機に接続されているようなデータ伝送網の
端末装置で使用される。

データ伝送網が、一般にデータ端末装置（略号ＤＴＥ）
、または用語の便宜上単に端末またはステーションと呼
ばれる複数の装置から構成されることは公知である。こ
れらの端末はコンピュータから構成されてもよくまたは
任意のタイプの電話装置から構成されてもよい、これら
の１）ＴＥは、例えば２対の電話線（一方が送信用、他
方が受信用）または１つの同軸ケーブルから成る伝送シ
ステムまたは伝送ラインを介して交信する。伝送ライン
は端末が配置されている地理的場所を物理的に接続する
。

局域内回線網は狭い面積の横内（建物、工場、大学、病
院１１１等）に限定された伝送網である１種々の端末間
の距離は数メートルまたは数十メートルから数キロノー
１〜ルまでの程度である。

回線網の種々のステーションまたは端末は、情報メツセ
ージを送出しまた別のステーションから送出された情報
メツセージを受信する０個々のメツセージは情報フレー
ムと呼ばれる。情報フレームは、開始及び終了のメツセ
ージ、メツセージの宛て先端末のアドレス、送信端末の
アドレス、データの長さ、有効データ、等を含むように
構成されている。言い替えると情報フレームは、伝送ラ
インに加入した任意の端末によって送出される情報の基
本ブロックである。

種々の端末間の対話を管理するために規定された端末ア
クセスの規則は一般にプロトコルと呼ばれている。プロ
トコルは、端末間に階層付けをしないで端末間の会話を
管理するシステムを構成する。

種々のタイプのプロトコルが公知である（プロトコルな
る用語に代えて「手続き」なる用語を使用してもよい）
、Ｉ＆も普及したプロトコルの１つは、ＨＤＬＣ（Ｈｉ
ｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏ
ｌ）プロトコルであり、これは１９８０年１１月のＣＣ
ＩＴＴ（国際電信電話諮問委員会）の答申（ａｖｉｓ）
Ｘ２５、黄書（ｌｉｖｒｅ　ｊａｕｎｅ）。

分冊（Ｆａｓｃｉｃｕｌｅ）Ｘ　ｍ　、２によって標準
化され、ｌ５Ｏ（国際漂準化機構）によって国際規格ｌ
５３３０９−２、ｌ５４３３５、ｌ５６１５９及び６２
５６として規定されている。

また、欧州規格ＥＣＭＡ　１０２（またはＣＣＩＴＴの
規格ＶＩＩＯ）によって規定されたプロトコルも存在し
、この使用も次第に普及してきた。

１つの端末は主として２つの機能部、即ちデータソース
またはデータコレクタと、１つの端末と別の端末との交
信機能を担う諸手段を再結集した通信制御装置とを含む
、この通信制御装置は特に、データ伝送エラーを防止し
、種々の端末間の対話を確保し得る特殊情報、所謂サー
ビス情報を導入する。通信制御装置は、端末の本来の情
報処理手段から物理的に分離できるサブアセンブリを構
成してもよくまたは構成しなくてもよい、一般には、通
信制御装置と伝送媒体との間にデータ回路端末装置（略
号ＤＣＥ）が配備されている。これは、特に端末から送
出された電気信号を伝送媒体適応させる機能を有する。

実際にはこの機能は、所謂ｒＭＯＤＥＭ、装置内部の補
助搬送信号の変復調によって行なわれる。

完全情報は、多くの場合コード化された２進情報（ビッ
ト）集合の形態で種々の端末間で交換される。

−ｍ的に、データソースからの情報はバイトと呼ばれる
８ビット集合の形態でパラレルに送出され、これらの同
じバイトが伝送ラインにシリアルに伝送される。従って
結合器はパラレル情報バイトをシリアル情報パイ１−に
変換する。更に、結合器は多重化の機能を有する、即ち
結合器は、異なる複数のシリアルな通信を同一伝送ライ
ンに伝送する。

回線網の技術開発の動向は、ミニコンピユータの出現及
びその使用の急速な進展に伴って、所謂フロンタルと呼
ばれるプログラム化された通信制御装置の使用を目指す
ようになっている。

フロンタルまたはフロンタルプロセッサは、１つまたは
複数のメモリに接続されたマイクロプロセッサの周囲に
形成され、その機能は、コンピュータの周囲に該コンピ
ュータと結合して構成されたシステム内でコンピュータ
の中実装置の負担を軽減するために、システムに所属す
る種々の端末によって送出されるメツセージの制御の一
部を行なうことである。

該フロンタルプロセッサの特徴は、 −コンピュータの端末を相互に接続する伝送ラインと回
線網の伝送ラインとを分離し得る専用モジュールを含み
、（主メモリまたは副メモリに）メツセージ待ち行列を
形成する能力を有する中実装置よりもはるかに簡単な基
本ソフトウェアを含むことである。

このソフトウェアは更に、以下のごとき多数の処理を同
時に実行しなければならない。

−多数の割込みを迅速に管理するように入力機能及び出
力機能を実行する。これは、高性能マイクロプロセッサ
のコンチクスト変更機構及び多重割込みレベルを意味す
る。

言い替えるとフロンタルは、電気通信網の制御機能、即
ちこの回線網のライン及び端末の制御機能を実行し、結
合メモリにメツセージを一時的に記憶する。フロンタル
と中実装置との接続モード及び両者間のタスク分担は製
造業者毎に異なってよい０例えば、ＢＵＬＬ　Ｓ、Ａ、
社ノＤＰＸ　２０００　ニア　７　ヒｘ−タにおいては
、通信制御装置は、コンピュータの中実装置または該コ
ンピュータに従属する種々の端末からのデータを受信し
ＩＳＯによって規定されたＩＳＯ標準モデル（データの
記憶、リソース及びデータの分配、アクセス制御、待ち
行列、バックアップ、再開１１１等）の上位通信層（実
質的に３〜７）を管理するベース交換装置と、伝送ライ
ンに接続されたデータ回路端末装置ＤＥＣと交換装置と
の間に配置された周辺装置とから構成される。周辺装置
は、ベース交換装置とくコンピュータ従属端末以外の）
回線網の別の端末との間の通信の管理、端末と自動電話
交換機との間のリンクの種々のデータチャネルの一時的
多重化及び多重化分ｌｌ１（ＩＳＯモデルの２層）を実
行する。構内型のディジタル自動電話交換機はＰＡＢＸ
とも呼ばれる。

データ伝送網の分野における技術開発の現在の動向は、
電話トラフィックとデータ伝送とを、より広汎には共通
下部構造のディジタルトラフィックの集合を再結集させ
る方向に進んでいる。その本質的な理由は、一方では交
換機内での切換え及び伝送のため、他方で加入者の割当
て及び接続のために電話回線網にディジタル技術が次第
に導入されなことにある。これが集積サービスディジタ
ル回線網（略号ＩＳＤＮ）の目的である。

集積サービスディジタル回線網は、ディジタル電話以外
にも以下のごとき種々の利点を有する。

多様な用途に応じたデータ伝送、特にカードの短時間転
送を要するデータ伝送が可能である。

複数の同時伝送データ流または遠隔１報、遠隔測定また
は遠隔制御の信号を搬送する低伝送速度の種々のチャネ
ルを同一加入者ラインに多重化することが可能である。

−より良質でより高速の固定像の伝送、例えば高速コピ
ー伝送が可能である。

一今後の展望としては近い将来（当年から１９９５年ま
で）に移動像の伝送（テレビジョン、ビデオ電話、会議
電話等）が可能になるであろう。

ＩＳＤＮは主として欧州、特にフランスで使用されるよ
うに構想されたものである。従って、ＥＣＭ八規へによ
って規定されたいくつがのインタフェースを含む。コン
ピュータとＰＡＢＸとの間のデータ伝送通信用に最も重
要なインタフェースは、欧州規格ＥＣＭ＾１０４で規定
された所謂インタフェースＳ２である。インタフェース
Ｓ２はまた５２タイプの通信リンクとも呼ばれる。従っ
てこのリンクは物理的媒体として電話伝送ラインを使用
している。

８２タイプのリンクは２０４８メガビット／秒（Ｍｂｐ
ｓ）の伝送速度を有し、異なる３２のチャネル、即ち、
伝送速度６４キロビット／秒（Ｋｂｐｓ）の所謂タイプ
Ｂの３０のデータ伝送用チャネルと、６４キロビット／
秒（Ｋｂｌ１３）の所謂タイプＤの信号用チャネルと、
同じ＜６４キロビット／秒（Ｋｂｐｓ）のフレームロッ
ク用チャネルとを有する。リンクＳ２の原理は時間多重
化であり、各時間スロットが各１つのチャネルを構成す
る。異なるチャネルまたはスロットの時間多重化なる用
語は、同一スロッ）・の連続する２つのサンプル間の１
２５μ秒を利用して別のスロットに関するサンプルのコ
ード化値を構成する８ビツト（バイト）ワードを伝送で
きることを意味する。従って多重化は、１２５μ秒の時
間間隔の内部の３．９μ秒に等しい時間間隔を各スロッ
トサンプルに割当てることから成る。交錯した種々のサ
ンプルが順次に送出され、１２５μ秒毎に同じインデッ
クスｉのスロットが出現する。従って、１２５μ秒の持
続時間を有する３２バイト集合を構成し、これを時間フ
レーム（前出の情報フレームと混同しないように注意さ
れたい）と呼ぶ０時間フレームを使用する場合実際には
、受信器がフレームの起点を認識でき従って異なるスロ
ットを認識できるように、フレームロックチャネルによ
って搬送されるロックワードの存在が必要である。言い
替えると、すべての時間フレームは、０〜３１の指標が
付いた３２個の８ビット時間間隔（ＩＴ）、即ち時間間
隔ＩＴＯ〜ＩＴ３１を含む０時間間隔ＩＴＯは時間フレ
ームの起点を示す。時間間隔ｌＴ１６はデータチャネル
全体に対する信号を搬送する。（勿論時間間隔ｌＴ１６
に対応する）この信号チャネルＤは、各対応物（即ち各
端末または各コンピュータ）の識別子及び性質並びに別
のチャネルの各々におけるプロトコルのタイプ及び（同
一時点で必ずしも全部のチャネルが使用されないので）
リンク全体の処理に必要な総負荷（ｃｈａｒｇ’ｅ　ｇ
ｌｏｂａｌｅ）を認識し得る。

従って、各データチャネルは各時間間隔中に１２５μ秒
毎に８ビツトを搬送し、即ち８　ｘ　８０００　＝　６
４キロビット／秒（ｋｂｐｓ）であることが理解されよ
う。

ラインの総転送量は３２のチャネルの伝送量の合計であ
り、従って６４ｘ　３２＝　２０４８キロビット／秒（
ｋｂｐｓ）である。

いかなるタイプの伝送プロトコル及びいがなるタイプの
情報コード化を使用するかににかかわりなく各チャネル
が通信を搬送するように構成されていることに留意され
たい、最も頻繁に使用されるプロトコルはＨＤＬＣプロ
トコルまたはＥＣＭ＾１０２プロトコルである。これは
、同一データチャネルにおいて、例えば種々の端末から
の順次情報が種々の伝送プロトコルによって伝送され得
ることを意味する。これは、各チャネル毎に異なるプロ
トコルを使用できること、及び、同一チャネルで使用さ
れるプロトコルを時間によって変更できることを意味す
る。

８２タイプのリンクによって接続された端末間の交信の
際の必要性次第では、コンピュータの通信制御装置が８
２リンク全体を管理してもよくまたは逆に限定数のデー
タチャネルだけを使用する複数の３２タイプリンクを管
理してもよい、従って、使用の柔軟な適応性及び高速性
を有することも通信制御装置の重要な特質である。

ＥＣＭ＾１０４規格はまだ新しいので（１９，、）、８
２タイプのリンクを管理する通信制御装置はまだ多くは
ない。

」Ｌ１糺 現状では、専用素子、即ち所与の特定プロトコルに従っ
て有限数のチャネルを各々が管理する専用通信制御装置
が使用されている。これはＳＩＥＭＥＮＳ社から商品名
ＩＴΔで市販されている制御装置で、ＥＣＭ＾１０２チ
ャネルだけを管理する。更に、伝送ラインと通信制御装
置との間の物理的インタフェースはこの制御装置自体に
集積されている。その結果、所定プロトコルを管理する
専用素子の使用は制御装置の専用化を意味し、管理すべ
きプロトコルと同数の制御装置が必要となるので重量化
しコスＩ・も高くなる。

更に、所与の製造業者に特定された専用プロ１〜コルま
たは最近規格化されたプロトコルに対２する専用素子は
まだ存在しない。

従って、当業界の技術の現状では、１つまたは複数の３
２タイプのリンクを管理し得る通信制御装置を形成する
ために、各々が所定プロトコルの処理に適応した専用素
子アセンブリを形成する必要がある。これは実用的でな
く、大型化し、コストも高い。

が　　゛　　べ　　。

本発明は上記のごとき欠点を是正するために、信号プロ
セッサ（信号プロセッサは、ディジタルデータの数学的
演算、乗算、加算、積分、フーリエ変換等を行なうため
に日常的に使用されるプロセッサを意味することに留意
されたい）と、前記のごときベース交換装置の制御下に
動作し所定時点で所与のプロトコルを使用するデータチ
ャネルを所定の物理的伝送スロットに割当てる動的割当
て装置とを含み、異なるｎ個の物理的スロットを含む極
めて高速の通信制御装置を提供する。

動的割当て装置は、所定時点における電気通信の伝送命
令（ｉｍｐｅｒａｔｉｆｓ　ｄｅ　ｔｒａｎｓｍｉｓｓ
ｉｏｎ）に従って第１専用プロトコルを有するデータチ
ャネルに対応していた物理的スロットに第２１０Ｉ・コ
ルを使用する別のデータチャネルを割当てるか、または
所与の第１プロトコルを使用する別のデータチャネルを
別の物理的スロットに割当てることが可能である。所定
の物理的スロットを有する種々のデータチャネルで使用
される通信プロトコルの動的割当ては上記のごとく定義
される。従って動的割当てによれば、同一物理的スロッ
トにおいてプロトコルを交換することができくこの交換
は別のスロットにトランスビアレントである）、また同
一プロトコルに対してスロットを交換でき、これらのす
べての交換の際に別のスロットを零にリセットする必要
がない。

従って、本発明の通信制御装置は１つまたは複数の５２
タイプのリンクを同時に管理することができ、しかも小
型で廉価である。

口」■Ｗ状！どＬ我− 本発明は、伝送ラインによって物理的りこ支持されてお
り複数のプロトコルに従って管理される所定数のデータ
チャネルを含む少なくとも１つの８２タイプの通信リン
クを、自動電話交換機を介して接続されたコンピュータ
と一群の端末との間で管理するために、 一コンピュータまたは端末からのデータをリンクを介し
て受信し、ＩＳＯモデルの上位通信層を管理する交換装
置と、 一交換装置と、交換装置の電気信号を周辺装置を会して
伝送媒体に適応させるべくそれ自体が伝送ラインに接続
されたデータ回路端末装置ＤＴＥとの間に配置され、コ
ンピュータと別の端末との間の通信の管理を実行し且つ
リンクの種々のデータチャネルの時間多重化及び多重化
分離を実行する周辺装置とを含むＩＳＤＮマルチプロト
コル通信制御装置を提供する０本発明の特徴は、前記周
辺装置が、ＤＴＥと交換装置との間に配置された動的割
当て装置と、送信及び受信に用いられるｎ個の異なる物
理的スロットを含むｆｉ４ｏタイプのダブルアクセス固
定メモリと、プログラマグルメそりに接続された信号プ
ロセッサとを含み、動的割当て装置は、ｎ以上の数の一
個の時間スロットを搬送するシリアルデータバスに、Ｄ
ＴＥから送出された同期信号とデータとを受信し、シリ
アルビット集合をダブルアクセスメモリに送られるパラ
レルビット集合に変換し、交換装置の制御下に１個の時
間スロットをｎ個の物理的スロットに動的に割当てるこ
とによって一個の時間スロットをダブルアクセスメモリ
のｎ個の物理的スロットに集束させ、信号プロセッサは
、ダブルアクセスメモリの各スロットに割当て装置によ
って書込まれた（または読出された）データを読出しく
または書込み）、これらのデータをメモリに一時的に記
憶し、該データの伝送に使用されたプロトコルのタイプ
に従ってデータフレームの状態を分析し、これに基づい
て次にベース交換装置に伝送するデータを抽出すること
である。

添付図面に示す非限定具体例に基づく以下の記載より本
発明の特徴及び利点がより十分に理解されよう。

第１図は、第１端末Ｔ＾から第２端末ＴＢへのデータ伝
送方法を示す概略図である。端末Ｔ＾は、データソース
ＳＤ＾と通信制御装置ＣＣ＾とを含み、第２端末ＴＢは
データソースＳＤＲと通信制御装置ＣＣＢとを含む。

第１のデータ回路端末装置（ＤＣＥ）即ちＭＯＤ＾は、
通信制御装置ＣＣ＾と伝送ラインＬＴとの間に接続され
ている。同様に、第２のデータ回路端末装置ＭＯＤＢは
通信制御装置ＣＣＢと伝送ラインＬＴとの間に接続され
ている。この伝送ラインは、１対が送信用ＰＥで１対が
受信用ＰＲの２対の電話線から構成され得る。

通信制御装置ＣＣ＾は交換装置υＥ＾と周辺装置ＵＰＲ
＾とを含む、同様に制御装置ＣＣＢは交換装置ＵＥＢと
周辺装置ＵＰＲＢとを含む。上記の種々の素子の機能、
性質及び動作は前記に詳述した。特に、データはデータ
ソースＳＴへから通信制御装置ＣＣ八にパラレルに送出
され、通信制御装置ＣＣ＾はデータを素子ＭＯＤ＾にシ
リアルに伝送し、素子ＭＯＤ八は電気信号を伝送ライン
ＬＴに適応させる。制御装置ＣＣ＾は端末Ｔ＾とＴｅｌ
との間の通信の伝送を制御し管理する９通信制御装置Ｃ
ＣＢに関しても同様である。

次に、欧州規格ＥＣＭ＾１０４によって規定された８２
タイプの通信リンクＬＳ２の構成方法を第２図に基づい
て説明する。リンクＬＳ２は３２のチャネルＣＯ〜Ｃ３
１から成り、これらのチャネルば前述のごとく個別の時
間スロットＶＴＯ〜ＶＴ３１の集合を形成する。

各チャネルまたは各時間スロットで伝送される情報の伝
送速度は６４キロビット／秒（Ｋｂｐｓ）であり、リン
クＬＳ２全体は２．０４８メガビット／秒（Ｍｂｐｓ）
の伝送量を有する。従って１秒間では、時間間隔ＩＴＯ
。

ＩＴｌ、、、、、ＩＴ３１の各々に送出される３２バイ
トを含む８０００の基本時間フレームＴＲＬを搬送でき
る。各時間間隔ＩＴｉは８ビツトｂＯ〜ｂ７を搬送し得
る。基本時間フレームＴＲＬの持続時間は１２５μ秒で
あり、１つの時間間隔ＩＴＩの持続時間は約３．９μ秒
である。時間間隔ＩＴＯは各基本フレームＴＲＬの起点
マークであり、時間間隔ＴＴ１６は端末を介して送信さ
れる各対応物の識別子及び性質を認識しこれに基づいて
各時間スロットまたはチャネルのプロトコルのタイプ及
びリンクＬＳ２の処理に必要な総負荷を判断させ得る信
号情報を搬送する。

丁＾またはＴＢのごとき各端末は、例えばＭＴＲで示す
情報フレームとも呼ばれる個別情報メツセージを送出す
る。かかるフレームＭＴＲは所定のプロトコルのタイプ
、例えばＨＤＬＣに従って、時間スロワ１−ＶＴＯ〜Ｖ
Ｔ３１の１つ、例えば時間スロットＶＴｉに送出される
。従ってフレーム全体旧は各時間間隔ＩＴｉの内部の時
間スロットＶＴｉに連続バイトの形態で１２５μ秒毎に
送出される。別のフレーム、即ち別の端末から時間スロ
ットＶＴｊに連続バイトの形態で送出される個別メツセ
ージＭＴＲｊも同様に、例えばプロトコルＥＣＭ＾１０
２のごときとは異なるＨＤＬＣプロトコルに従って時間
間隔ＩＴｊ中に送出される。欧州規格ＥＣＭ＾１０４に
よって規定された情報リンクＬＳ２の特徴の１つは、同
一時間スロットにおいて、個別の情報フレームまたはメ
ツセージを異なるプロトコルに従って順次循環させ得る
ことである。

従ってＳＺタイプのリンクは使用の際に柔軟な適応性を
有することが理解されよう０通信制御装置ＣＣへまたは
ＣＣＢは更に、同一フレームＭＴＲｉに関するバイト集
合を受信し、データソースＳＤ＾またはＳＤＢの１つに
よって該フレームの読取り、理解及び解釈を行なうため
に該フレーム全体を復元する機能を有する。前記の記載
からまた、任意の１つの端末から送出され送出メツセー
ジに従う可変持続時間を有する個別の情報フレームまた
はメツセージフレームＭＴＲｉと、常に同一の持続時間
即ち１２５μ秒を有し各々が異なる情報フレームＭＴＲ
ｉ　、　ＭＴＲｊに所属する３２バイトを含むＴＲＬタ
イプの基本時間フレームとが混同されることがないと結
論できる。

第３図は、ＩＳＤＮタイプの局域内回線１１１　ＲＬＥ
を示す。かかる回線網は複数の所謂従来端末即ち第３図
に１つだけ示した端末Ｔ２と、ＩＳＤＮタイプの端末集
合とを含む（この端末Ｔ１も第３図に１つだけ示した）
。端末Ｔ２は約１２００．９６００または１９２００ｂ
　ｉ　ｔ／秒の伝送速度で情報を送出し得る。端末Ｔ１
またはＴ２の各々は、（第１図のラインＬＴのタイプの
）電話伝送ラインによって物理的に支持され且つＣＣＩ
ＴＴの勧告１４３０によって規定されたＳＯタイプの通
信リンクＬＳＯによって、ＰＡＢＸなる略号で当業界に
公知の構内自動電話交換機に接続されている。リンクＬ
ＳＯの伝送速度は６４にｂｉｔ／秒である。従って、従
来端末Ｔ２と該端末に対応し該端末をｒ’Ａ［ｌＸに接
続するリンクＬＳＯとの間にアダプタ端子ＴＡＤを配置
し、Ｔ２によって送出される情報の伝送速度を欧州規格
ＥＣＭＡ１０４によって要求される各データチャネル当
たりの伝送速度８４Ｋｂｉｔ／秒に適応させ得る。

局域内回線１ｑＲＬＥはまた、本発明の通信制御装置ｃ
ｃ＋のごとき通信制御装置に結合される少なくとも１つ
のコンピュータ例えば、コンピュータＣＯＭＰを含む。

この通信制御装置は、アダプタまたはＳ２カードとも呼
ばれるデータ回路端末装置ＣＡＳ２を介して通信リンク
ＬＳ２に接続されている。リンクＬＳ２はアダプタＣＡ
Ｓ２従って通信制御装置ＣＣＩを自動交換機ＰＡＢＸに
接続し得る。自動交換機ＰＡＢＸはリンクＬＴ２によっ
て公共電話＠　ＲＰＴに接続され得ることに留意された
い。従って、コンピュータＣＯＭＩ’はリンクＬＳ２、
ＰＡＢＸ及び公共電話ｗ４ＲＰＴを介して地理的に遠隔
のいかなる端末にも接続され得る。ＰＡ［！Ｘはライン
集中装置（ｃｏｎｃｅｎｔｒａｔｅｕｒ）の機能を果た
す。

の　クセス　　の・　を 第４図は本発明の通信制御装置ＣＣＩを示す。該装置は
、コンピュータＣＯＭＰ例えばＢＵＬＬ　Ｓ、３１社の
ＤＰＸ　２０００タイプのコンピュータの中実装置と種
々の端末とを接続するデータバスＳＭＢと、バスＢＭＩ
Ｃ及びＳ２タイプの複数のリンク即ちリンクＬＳ２１゜
ＬＳ２２　、　ＬＳ２３　、　ＬＳ２４との間に接続さ
れている。これらのリンクの各々に各１つのアダプタ即
ちアダプタＣＡＳ２１〜ＣＡＳ２４が対応する。各リン
ク及び各アダプタに各１つのバス、即ちバスＢＭＩＣＩ
〜ＢＭＩＣ４が対応スル。従ッテハスＢＭ■Ｃハ４つノ
ハスＢＭ■Ｃ１〜ＢＭＩｃ４の結合から成る０時間フレ
ームは、バスＢＭＩＣＩ〜ＢＭＩＣ４の各々に同期的に
伝送される。情報はこれらの各バスにシリアルに伝送さ
れるが、バスＳＭＢはパラレル型バスである。パラレル
型バスは、例エバ＝７　ンｈ’　ニー　タＳＭ　９０（
ｌｌＵＬＬテハ商品名ＱＵＥｓＴＡＲ７００−ＤＰＸ　
２０００で製造）に関するＣＮＥＴの技術解説書、即ち
１３ＵＬＬ　ＳＥＭＳ編ノＳＴ／Ｐ＾＾１０ＧＥ／ＳＭ
Ｌ／１／５Ｍ９０に記載されている。このバスＳＭＢは
３２ビットパラレルのバスが適当である。

通信リンクＬＳ２１〜ＬＳ２４の各々は３２の時間スロ
ットを有するので、以下に記載の実施例における通信制
御装置は複数の所定プロトコルに従って情報フレームＭ
ＴＲを時間的に順次搬送し得る１２８の時間スロットを
処理し得る。

第５図は、アダプタＣＡＳ２の機能を示す、このアダプ
タは、伝送ラインＬＴに接続されており、従って第２図
に定義したＬＳＺタイプの通信リンクを物理的に支える
２対の電話線ＰＥ及びＰＲの各対に接続されている。

情報は所定のプロトコルに従って各時間スロワ１−に伝
送される。これらの時間スロットの各々によって搬送さ
れたデータは同じく公知の方法でコード化される。他方
、本発明の通信制御装置ＣＣＩは本発明の好ましい特定
実施例においてはＮＲＺコードで動作するン従ってアダ
プタＳ２の機能は、所定の公知コードに従って通信リン
クＳ２がら伝送されたデータを、通信制御装置ＣＣ（が
理解できるデータ即ちＮＲＺ−７−ド化データに変換す
ることである。従ってアダプタＳ２はデータのコード変
換を実行する。更に、アダプタＣＡＳ２は送信及び受信
の際に使用されるクロック信号ＣＬＫを各時間スロット
で回収し、受信の際には制御装置ＣＣＩにデータＤＲを
伝送し、送信の際には制御装置からＮＲＺコードのデー
タＤＨを受信する。アダプタは各時間フレームＴＲＬか
ら受信同期信号５ＹＮＲを抽出する。信号５ＹＮＲは、
１２５μ秒に等しい時間間隔、即ち基本時間フレームＴ
ＲＬの時間ずつ互いに隔たった連続時点ｔｔ、ｔｚ。

３１１等に送出されたパルス列から成る。送信同期信号
５ＹＮＥは信号５ＹＮＲと同期している。

タロツク信号ＣＬＫは周波数的２，０４８ＭＨｚの周期
的方形波信号である。

データＤＲ及びＤＥは、各信号ＣＬＫの各立ち上がりで
各ビットの妥当性検査が行なわれるように構成されてい
る。

即ち、バスＢＭＩＣＩ〜Ｂ旧Ｃ４によって伝送されるデ
ータＤＲ及びＤＥは、時間フレームＴＲＬが３１の有効
スロットを有し、（リンクＬＳ２１〜ＬＳ２４の各々に
フレームＴＲＬをロックするために使用された）スロッ
トＴＴＯが、一方ではカードＣＡＳ２１〜ＣＡＳ２４の
各々を制御するために制御装置ＣＣＴからの特殊コマン
ド信号を搬送し、他方では受信の際にリンクＬＳ２１〜
ＬＳ２４の伝送または動作を指示する信号を搬送するよ
うに構成されている。

アダプタＣＡＳ２は第１図の素子ＮＱＤ＾またはＭＯ［
ｌＢのごとき従来のデータ回路端末装置と全く同様の機
能を果たす、更に、リンクＬＳ２の各チャネルによって
搬送されたコード（ＥＣＤ＾１０４で規定されたすべて
のリンクではＨＤＢ３コード）からＮＲＺコードにわ行
するために必要なコード変換技術は完全に公知であり、
または同期信号及びクロック信号の抽出方法も公知であ
る。

次に、本発明の通信制御装置ＣＣＩの必須構成素子を第
７図に基づいて説明する。

本発明の通信制御装置ＣＣＩは、 一以後簡単に交換装置と呼ぶベース交換装置ＵＥＩと、 周辺装置ＵＰＲＩと、 交換装置ＵＥＩと周辺装置ＵＰＲＩとの間のインタフェ
ースｌＮＴｌ２とを含む。

交換装置ｔｌＥＩは３２ビットパラレルバスＳＭＢによ
ってコンピュータＣＯＭＰ例えばＢＵＬＬ　Ｓ、＾９社
のＤＰＸ２０００型コンピュータの種々の端末及び中実
装置に接続されている０周辺装置は第４図に示すバスＢ
ＭＩＣに接続されている。

前記のごとく、交換装置ＵＥＩはコンピュータＣＯＭＰ
の中実装置及び種々の端末からのデータ、または周辺装
置ＵＰＲＩ及びインタフェースｌＮＴｌ２を介した通信
リンクＬＳ２１〜ＬＳ２４からのデータを受信した後に
、ＩＳＯモデルの電気通信の上位層３〜７を処理する。

従って周辺装置ＵＰＲＩは、ＩＳＯモデルの電気通信の
下位層（実際はＮＪ２）を処理する。該周辺装置は種々
の時間フレームＴＲＬを受信しく第２図参照）、各時間
スロット毎のデータを抽出し、各時間スロットに伝送さ
れたデータを再結集させて情報フレームＭＴＲｉまたは
ＭＴＲｊ（第２図に関する記載参照）の全部または一部
を復元する。該周辺装置は、これらのフレームＭＴＲｉ
及びＨＴＲｊ等が正しいことを検証しこれらのデータを
インタフェースｌＮＴｌ２を介して交換装置ＵＥＩに送
出する。従って周辺装置ＵＰＲＩは情報フレームＭＴＲ
ｉ〜ＭＴＲｊ等の状態を交換装置ＵＥＩに報告し、これ
らのフレームがエラーを含むか否かを交換装置ＵＥＩに
指示する。交換装置はこの指示に基づき該フレームＭＴ
Ｒｉ（またはＭＴＲｊ）がエラーを含むか否かに従って
、必要があればそれまでに該フレームを送出した端末に
該フレームの再送を要求する。従って、周辺装置ＵＩ’
Ｒｒは、フレームの状態を分析し確認するがそのフレー
ムを使用するか否かは決定しない、この決定は交換装置
ＵＥＩのｇ轄下にある。逆に、フレームＭＴＲｉを送信
する際には、周辺装置Ｕｒ’ＲＩは交換装置ＵＥＩがら
送出されたフレームをインタフェースｌＮＴｌ２を介し
て受信し、該フレームをフレーム送信プロトコル（例え
ばＨＤＬＣ）に適合させるために新しい情報ピッＩ・を
付加する（例えばＩＩＤＬＣでは、周辺装置が、１に等
しい５ビット列の後に０を挿入し、循環エラーコードＣ
ＲＣを計算し、フラグを付加する。その結果、回線網の
受信端末は、フレームＭＴＲｉがＨＤＬＣタイプのプロ
！・コルに従ってＵＰＲＩによって送出されたことを理
解し適当な処理を実行し得る）。

周辺装置は、交換袋Ｗ１．ＵＥＩからパラレルに送出さ
れたデータを受信しバスＢＭＩＣにシリアルに送出する
。周辺装置は、交換装置ｔｌＩ４から受信した各フレー
ムＭＴＲｉを、バスＢＭＩＣＩ〜ＢＭＩＣ４のいずれか
１つによって搬送される時間スロットＶＴ　ｉ　（ＶＴ
Ｏ以外、前記参照）のいずれか１つにバイト列の形態で
シリアルに伝送する。

記載の実施例の交換装置ＵＥＩはＢＵＬＬ社のＤＰＸ２
０００コンピュータの交換装置と同様である。更に、こ
の交換装置は、ＭＯＴＯＲＯＬＡ　ＳＥＭＩ−ＣＯＮＤ
ＵＣＴＯＲＳ社、Ｃｏ１ｖｉｌｌｅｓ　　ｒｏａｄ、Ｋ
ｅｌｖｉｎ　　Ｅｓｔａｔｅ４ａｓｔ　　ｋｉｌｂｒｉ
ｄｅ／グラスゴー、スコツＩ・ランド、のプロセッサ６
８０２０の周囲に構成される。従ってこの交換装置は、
この製造会社のプロセッサ６８０２０に関する技術説明
書に記載されている。このプロセッサＰＣＩは、６４キ
ロバイトのＲＯＭメモリ（リードオンリーメモリ）Ｈ旧
１及び５１２キロバイトのＲＡＭメモリ（ランダムアク
セスメモリ）ＭＶＩＩに結合されている。記載の実施例
でこれらの種々の素子、即ち、ＰＣＩ、Ｈ旧１及びＭＶ
ＩＩは、３２ビツトパラレルの同一の内部バスＢｌｌを
介して接続されている。プロセッサＰＣＩは１６．６Ｍ
Ｈｚのクロックによってタイミング制御される。

ＲＡＭメモリＭＶＩＩはＩＳＯモデルの電気通信上位層
の処理プログラムを内蔵し、同時に、コンピュータＣＯ
ＭＰの中実装置及び種々の端末からバスＳＭＢ及びイン
タフェースｌＮＴｌ３を介して受信したデータをプロセ
ッサＰＣＩの命令下に周辺装置ｕＰＲＩに伝送するまで
記憶する。受信の際には逆方向でＲＡＭメモリＭＶＩＩ
が周辺装置ＵＰＲＩからインタフェースｌＮＴｌ２を介
して伝送されたデータを受信し、プロセッサＰＣＩの命
令下にＣＯＭＰの中実装置または種々の端末に搬送する
バスＳＭＢに伝送するまで記憶する。

周辺装置ＵＩ’ＲＩは、 一内部バスＢＩ２を介してＲＡＭメモリＭＶＩ２及びＲ
ＯＭメモリ８８１２に接続され且つインタフェースｌＮ
Ｔｌ２に接続された信号プロセッサＰＣＳＩと、ダブル
アクセスメモリＤ＾旧と、 −ダブルアクセスメモリの物理的スロットに時間スロッ
トを割当てる動的割当て装置１）ＡＤＩと、−割当て装
ｆｉＤＡＤＩとバスＢＭＩＣとの閤のインタフェースＩ
ＮＴＩＩとを含む。

従って、周辺装置Ｏｒ’ＲＩは、信号プロセッサＩ’Ｓ
ＣＩの周囲に編成されることが理解されよう。記載の実
施例テ信号７　ｏ　４：　ッサハＴＥＸＡＳ　ＩＮＳＴ
Ｒｔ１ＭＥＮＴ社の７ＭＳ３２０Ｃ２５ｆｉの信号プロ
セッサである。このプロセッサ及びソノ使用方法ハ、Ｔ
ＥＸＡＳ　ＩＮＳＴＲＵＭＥＮＴ社の冊子、ｒＤｉｇｉ
ｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｉｎｇ　ａｐｐ
ｌｉｃａＬｉｏｎｓ　ｗｉｔｈ　ｔｈｅ　ＴＭＳ　３２
０　Ｆａｍｉｌｙ４．及び、ＴＭＳ３２００Ｃ２５のユ
ーザーガイドに記載されている。信号プロセッサＴＭＳ
　３２０Ｃ２５は３３．３ＭＨｚのクロックによってタ
イミング制御される。これは１２０ナノ秒のメモリアク
セス時間に対応する。プログラマブルＲＯＭメモリは６
４キロバイトの容量を有しＲＡＭメモリは３２キロバイ
トの容量を有する。ＲＯＭメモリ８８１２及びＲＡＭメ
モリＨＶＩ２へのアクセスは待ち時間なしに実行される
（アクセス時間３５μ秒）、信号プロセッサＰＣＳ　Ｉ
が有するデータバスＢＩ２の幅は１６ビツトである。従
ってインタフェースｌＮＴｌ２は、信号プロセッサｒ’
ｃｓ　Ｉの１６ビツト幅のデータバスＢＩ２を３２ビツ
ト幅のプロセッサＰｅｔの内部データバスＢｌｌに適応
させるように設計されている０例えば、Ｈ旧２及びＨＶ
Ｉ２は＾ｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ
によって商品番号へＭ　２７Ｓ５１＾で製造されている
。

ＲＯＭメモリＭ８１２はリンクＬＳ２１〜ＬＳ２４の種
々のチャネルの通信プロトコル（ＨＤＬＣ，ＥＣＭ＾１
０２、等）の処理プログラムを含む、これらのプログラ
ムはマイクロソフトウェアの形態で書込まれる。

ダブルアクセスメモリＤＡＮＩは、各々が１６バイトの
ｆｉｆｏ（先入れ、先出し）タイプの異なる６４エレメ
ントから構成されている。　ｆｉｆｏタイプのエレメン
トの各々は、１つの物理的スロット及び１つの伝送方向
（送信または受信）に割当てられている。第１０図はダ
ブルアクセスメモリＤ＾旧の構成方法を詳細に示してお
り、第１０図か明らかなように、該メモリは３２の異な
る物理的スロットｖＯ〜Ｖ３１を有し、各スロットはく
１６バイトのｆｉｆｏエレメントに対応する）送信用の
第１のサブスロットＶＥと受信用の第２のサブスロッＩ
−ＶＲとを有する。従って、物理的スロット■０は２つ
のサブスロットＶＥＯ及びＶＲＯに分解され、サブスロ
ットＶＥＯは送信に対応し、ＶＲＯは受信に対応する。

その他のスロットｖ１〜Ｖ３１に関しても勿論同様であ
る。即ち、スロットＶ３１は、送信に対応するサブスロ
ツ）−ＶＥ３１と受信に対応するサブスロットＶＲ：ｌ
（１との２つのサブスロットを有する。

動的割当て装置ＤＡＤＩは、例えばＮＡＴＩＯＮＡＬ　
５ＥＮＩ−ＣＯＤＵＤＴＯＲＳ）商品番号ＤＰ３１２０
を有すルｖＬＳＩタイプの集積素子から構成され得る。

動的割当て装置り八ＤＩはリンクＬＩを介して交換装置
ＵＥＩのプロセッサＰＣＩによってインタフェースｌＮ
Ｔｌ２を介して制御される。

動的割当て装置ＤＡＤＩとバスＢＭＩＣ即ちＩＮＴＩＩ
との間のインタフェースは、送信の際には動的割当て装
置ＤＡＤＩ、受信の際にはバス１３ＭＩｃからの信号の
形態を整形することである。該インタフェースは従って
、ＤＡＤ　ＩとＢＭＩＣとの間で信号を電気的に適応さ
せる。このインタフェースは例えば、信号受信方向では
Ｒ，Ｔ、仁製の素子７４Ｆ２４４から成り信号送信方向
では素子７４０６から成る。

周辺装置ＵＰＲＩの動作を以下に概略的に説明する。

信号を受信する場合を想定する。以下に説明する動作は
送信の際にも逆の順序で全く同様に進行することが理解
されよう。

リンクＬＳ２とアダプタＣＡＳ２及びバスＢＭＩＣとを
介して回線１１４　ＲＬＨの種々の端末からきた情報は
、１２８の時間スロット（４つのバスＢＭＩＣＩ〜ＢＭ
ＩＣ４が存在するので４×３２の時間スロット、第４図
に関する記載参照）で伝送される。シリアルに伝送され
るこれらの信号はインタフェースＴＮＩＩによって整形
され、動的割当て装置ｆｆ１ＤＡＤＩに伝送される。動
的割当て装置は、インタフェースｌＮＴｌ２とリンクＬ
Ｉとを介してプロセッサＰＣＩによって制御され、１２
８の時間スロットの１つ、例えば７５番目の時間スロッ
トＶＴ７５を、ダブルアクセスメモリＤＡＭＩの物理的
スロツ１−ｖＯ〜ｖ３１ノ１ツ（例えばスロットｖｌ、
但し１は０と３１との間に存在する）に割当てる。これ
は、時間フレームＴＲＬ（第２図参照）の内部で時間ス
ロッ１−ＶＴｉによって搬送される情報バイトがダブル
アクセスメモリＤ＾旧の物理的スロットＶｔ（実際はサ
ブスロットＶＲ１）割当てられること、及び、装置ＤＡ
ＤＩからのバイトが該スロットに瞬間的に記憶されるこ
とを意味する。インタフェースＩＮＴＩＩがら装置ＤＡ
Ｄ　Ｉにシリアルに伝送された対応するバイトは、ダブ
ルアクセスメモリＤＡＭ　Ｉにパラレルに伝送されるバ
イトに変換される。従って後者のバイトはスロットＶｌ
に記憶され、次いでプロセッサＰＣＳＩによって読出さ
れ、該プロセッサはメモリ８８１２に内蔵されたプロト
コルの処理プログラムを用い前記バイトが所属するフレ
ームＭＴＲｉのプロトコルに従って前記バイトを処理す
る（ｒＩＡえばＨＤＬＣプロトコルでは、プロセッサＰ
ＣＳ　Ｉがフラグを除去し、零を抹消し、循環コードｅ
ＲＧを読取り、これに基づいてフレームがエラーを含む
か否かを判断する）、バイトに対する処理の実行後、プ
ロセッサＰＣＳＩは公知のＤＭＡ（直接メモリアクセス
）手続きを用いこのバイトをインタフェースｌＮＴｌ２
によって交換装置のＲＡＭメモリＭＶＩＩに直接伝送す
る。かかる手続き（及び対応するインタフェースＩＮＴ
ＤＭ＾、後記参照）は、例えばプロセッサ６８０２０に
関するＭＯＴＯＲＯＬＡ　ＳＥＭＩＣＯＮＤＵＣＴＯＲ
Ｓ社のマニュアルに記載されている。（例えばトラフィ
ックの負荷が高い場合には）プロセッサｐｃｓｔは、バ
イトをＲＡＭメモリＭＶｆｌに伝送する前にＲＡＭメモ
リＭＶＩ２に記憶し得るが、実際にはこのようなケース
は極めて少ない。ＭＶＩＩに記憶された後に同一フレー
ムに関するデータがバスＳＭＢを介してコンピュータＣ
，ＯＭＰの中実装置及び種々の端末に（１回または複数
回で）伝送される。

情報フレームＭＴＲｊの別のバイトが時間スロワ１−■
Ｔｊに伝送されると直ちに、動的割当て装ｒ！ＩＤＡＤ
Ｉは物理的スロットｋをこの時間スロットＶＴｊに割当
てる。前記と同様の手続きが進行し、そのプロトコルの
処理された後のフレームＭＴＲｊが交換装置ＵＥＩのメ
モリＭＶＩＩからコンピュータＣＯＭＰの中実装置及び
端末に伝送される。

プロセッサＰＣＩの制御下に装置ＤＡＤＩが任意の物Ｆ
ｉ的スｏ　ッ）Ｖｌ、Ｖｋ、、、を時間スロットＶＴｉ
、ＶＴｊニ割当てる動作は実際には、フレームＭＴＲｉ
の各パイ）　ＩＴｉが到着したときには実行されず、フ
レームＴＲｉの最終バイトが装置ＤＡＤＩに到着したと
きにも実行されないことを指摘する必要があろう、実際
には、Ｖｌ（またはＶｋ）以外の新しい物理的スロット
が時間スロットＶＴｉ（またはＶＴｊ）に再度割当てら
れるまでに数百から数千のフレームＭＴＲｉが同一時間
スロットＶＴｉで中継される。スロットの再度の割当て
及びその結果として装置の対応する再度のプログラム作
成は通信モードを変更する際に限って必要である。

言い換えると、動的割当て装置ＤＡＤＩは交換装置ＵＥ
Ｉの制御下に８２タイプの４つのリンクの１２８の時間
スロット（第４図参照）をダブルアクセスメモリＤＡＭ
ｌの３２のパラレルな物理的スロワＩ−’／１〜Ｖ３１
に集束させる。または、装置ＤＡＤＩは種々の通信時間
スロットをダブルアクセスメモリＤへ旧のパラレルな物
理的スロットに動的に割当てると言ってもよい、また、
メモリＤ　／、Ｍ　Ｉはｆｉｆｏタイプなので、８２タ
イプの４つのリンクの１２８の時間スロットがダブルア
クセスメモリＤΔ旧の３２のパラレルな時間スロットに
集束されると言うこともできる。シリアルな時間スロッ
トを３２のパラレルな時間スロットに割当てる動的割当
ては、構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）に従って、
即ちＲＬＥを含む回線網の種々の端末間の会話の要求及
び負荷に従って行なわれる。これらの要求及び負荷は交
換装置ＵＥＩ毎に既知である。

第８図及び第９図に基づいて周辺装置υＰＲＩを以下に
詳細に説明する。

まず第８図を説明する。インタフェースｌＮＴｌ２は、
インタフェースＤＭＡ即ちインタフェースＴＮＴＤＭ＾
と、プロセッサＰＣＩとプロセッサＰＣＳＩとの間の割
込み及び同期インタフェース即ちｌＮＴｌ５Ｉと、プロ
セッサＰＣＩと割当て装置ＤＡＤＴとの間のインタフェ
ース即ちインタフェースＩＮＴＩＤＡＤＩとを含む。

インタフェースＩＮＴＤＭ層よバスＢ１２を介して信号
プロセッサＴ’ＣＳＩと交信し、プロセッサＰＣＩのバ
スＢｌｌに接続されている。

インタフェースｌＮＴｌ５Ｉは、一方で交換装置ＵＥＩ
のバスＢ１１に接続され、他方で信号プロセッサｐｃｓ
ｒのバスｌ１１２に接続されている。このインタフェー
スの目的は、２つのプロセッサを常に交信させ、プロセ
ッサＰＣＩから信号プロセッサＰＣＳＩに接続または遮
断命令が常時到達するようにし、また、これらの２つの
プロセッサを同期させることである。

このインタフェースｌＮＴｌ５Ｉは本質的にリセットフ
ェーズで使用される。インタフェースＩＨＴＤＡＩ）Ｉ
はラインＬＢを介してバス８１１に接続されラインＬｌ
を介して装置ＤＡＤＩに接続される。

ラインＬＢは、メモリＤ＾旧のｎ個の物理的スロワＩ・
に対応する装置０ＡＤＩの内部テーブルＴＡＢＩ（ｆ＆
記参照）のレジスタのアドレス及び該レジスタに記憶す
べきデータ即ち該レジスタに書込むべき時間スロットＶ
Ｔｉ、ＶＴｊの指標（ｉｎｄｉｃａｔｉｏｎ）を同時に
伝送する。逆にラインＬｌは、先にレジスタのアドレス
次に書込むべきデータを時間的に１＠次提供する。

このインタフェースＩＮＴＩＤΔ［１１は１２８の時間
スロットの各々をダブルアクセスメモリＤＡＭＩのパラ
レルな３２の時間スロットの各々に割当てる割当て命令
を伝送する（前記参照）。

次に第８図から第１１図に基づいて周辺装置ＵＰＲＩの
構成及び動作をより詳細に説明する。

周辺装置は、前記の素子に加えて、ポインタｌ’ＴＩ及
びデータ転送調節装置ＤＲＩを含む。

ポインタＰＴＩは、一方でバスＢＭＩＣからの同期信号
５ＹＮＲを受信し、他方で制御装置ＣＣＩのタスク開始
の際に信号プロセッサｒ’ｃｓＩからバスＢＩ２を介し
て送出される初期リセット信号ＲＡＺＩを受信する。

第９図に示すように、ポインタＰＴｊは実際には、時間
フレームＴＲＬ（第２図参照）の到着に対応する同期パ
ルス（ＳＹＮＲ）を受信したときにその内容が１ずつイ
ンクリメントされるモジュロ１６のカウンタから成り、
４ビツトパラレルリンクＬＰｌを介してダブルアクセス
メモリＤへ旧に接続されている。各スロットＶｌ（サブ
スロットＶＥＩ及びサブスロッ）、ＶＲＩ）は連続する
１６の時間フレームに対応する１６バイトを含み得る。

実際には、（数百ときには数千の時間フレームが連続す
るので）、同一スロットｖ１に含まれた１６バイトは、
連続する１６の時間フレームに所属するバイトＩＴｉで
ある。従って各スロットＶｌ（サブスロットＶＥＩ及び
サブスロットＶＲＩ）は、連続する１６の時間フレーム
の１つに所属するバイｌ１Ｔｉを各々が有する１６のゾ
ーンをかむ。これらの１６のゾーンはＯから１５までの
桁を有し、ＶＥｌｑ及びＶＲＩｑと命名される（第１１
図）。

連続する１６のフレーム（０〜１５）中の時間フレーム
ＴＲＬＱの桁ｑを指示するポインタＰＴＩは従って、前
記フレームＴＲＬｑのバイトＩＴｉがスロットｖ１に瞬
間的に配列されたゾーンＶＥｌｑ（またはＶＲｌｑ）の
桁を指示する。

調節装置ＤＲＩは４ビツトのアップダウンカウンタから
成り、ダブルアクセスメモリの充填状態を認識し得る。

このカウンタはバス［１１ＭＩＣがらの同期信号５ＹＮ
Ｒを受信する。このカウンタは１つの同期パルスを受信
する度毎に（従って１つのＴＲＬタイプのフレームが装
置ＤＡＤＴに到着する度毎に）１ずつインクリメントさ
れ、連続する２つのフレームＴＲＬに関する処理を信号
プロセッサが終了する度毎に２ずつデクリメントされる
。実際、信号プロセッサは、１６ビツト処理、即ち連続
する２つのバイトの処理を実行する。信号プロセッサは
、下位の４つのデータピッ！・のカウンタＤＲＩの内容
を読取る。更に、演算の開始の際に信号プロセッサＰＣ
ＳＩはＤＲＩ（従ってＩ’ＴＩ、上記参照）を零にリセ
ットシ、次いでタスクのレディ状態を宣言すると直ちに
、（図を簡単にするために第８図には示していない）カ
ウンタの専用入力にリンクＬＩ２を介してｇ込み信号を
送出してカウンタの作動を許可する。

到着した時間型フレームＴＲＬを（内部ソフトウェアタ
イプのポインタによって）カウントするプロセッサＰＣ
ＳＩは、その内部カウンタの内容と調節装置ＤＲＩの内
容とを比較する。

更に、プロセッサＰＣＳ　Ｉは、調節装置ＤＲＩの内容
のいくつかの特定値（この実施例では１５　、１２また
は５もしくは４）に従って制御装置ＣＣＩの動作に３種
預の割込みを発生させ得る。

調節装置の内容が１５に等しいとき、プロセッサ１’Ｃ
Ｓ　ＩはインタフェースｌＮＴ１２（ＩＮＴＩＳＩ＞を
介してプロセッサＰＣＩへの割込みを発生ずる。ここで
全部がリセットされ、進行中であったがプロセッサＰＣ
Ｓ　Ｉによって処理されなかった演算全部が再開される
（送信でも受信でも同じ）。

プロセッサＩ’ＣＳ　ＩがメモリＤΔ旧に記憶されたバ
イトを十分に迅速に読取らないときは装置ＤＲＩの内容
が１２に等しくなる。（メモリＤＡＭＩは３／４まで充
填されている）、このメモリは第１割込み信号を（Ｌ１
２を介して）Ｐｅｓｔに送出する。（バイトが動的割当
て装置及びメモリＤＡＭＩに到着する速度と同じ速度で
プロセッサＰＣＳＩが読取り及び／または書込みを実行
できないとき）Ｐｅｓｔはその遅延を解消するために、
例えば受信信号だけを処理することを決定する。一般に
はその遅延が解消してＤＲＩの内容は４または５に低下
する（メモリは３ハまで空になる）。正常な送信動作及
び受信動作を再開したｐｓｃ　ｒにＬ１２を介して第２
の割込みが発生する。一般には、トラフィックのピーク
が通るときにもカウンタＩ）Ｒ１の内容が１２を超過す
ることはなく、１〜３の範囲に維持される（正常トラフ
ィック）。

第１の割込み（内容が１２に等しいとき）後にカウンタ
の内容が増加を続けて１５に達すると上記の動作が再現
される。即ちプロセッサＰＣＩに割込みが生じて完全に
リセットされる。メモリＤＡＭＩが３７４まで空のとき
（内容が４に等しいとき）に生じる割込みは、メモリの
３７４充填に対応する割込みが発生できるときに限って
可能であり、その逆もまた真であることに留意されたい
。

動的割当て装置ＤＡＤＩは、バスＢＭＩＣに接続された
インタフェースＩＮＴＩＩからデータ信号ＤＲ（または
信号ＤＥ）、同期信号５ｙＮＲ（ＳＹＮＥ）及びクロッ
クＣＬＫを受信（または送信）する。この装置は、バス
ＢＭＩＣによって伝送される１２８の時間スロットの時
間スロットＶＴｉとダブルアクセスメモリＤＡＭＩの物
理的スロワ）Ｖｌとの間の対応を設定するデープルＴＡ
ＢＩを内蔵している。この対応は、インタフェースｌＮ
Ｔｌ２を介して交換装置ｔｌＥＴのプロセッサＰＣＩの
制御によって設定される。

動的割当て装置［１八Ｄ１の出力は、パラレル８ビツト
データバスＢＤと、５ビツトアドレスバスＢ＾と、単線
リンクＬＲ−とを介してダブルアクセスメモリＤＡＭＥ
に接続されている。アドレスバス１３０は時間スロット
ＶＴｉにＩＴｉの対応するデータバイトを伝送し、アド
レスバスＢ＾はダブルアクセスメモリＤＡＭＩの物理的
スロットのｖｌのアドレスを５ビットに伝送する。リン
クＬＲＷは、処理データが送信データまたは受信データ
（ＤＲまたはＤＥ）のいずれであるかを指示する。装置
ＤＡＤ　Ｉは受信の際にはくサブスロットＶＲＩで）Ｄ
ＡＭＩにバイトを書込み、送信の際には（サブスロット
ＶＥＩで）バイトを読出す。

アセンブリの詳細な動作を以下に説明する。

ＰＣＳＴがポインタＰＴＩ及び調節装置ＤＲＩを零に初
期ｆヒ（信号ＲＡＺＩ）　Ｌ、次にそれらの動作を許可
したと想定する。ここで、１６の時間フレーム列（これ
らの最初の１６フレームに続くすべての時間フレームも
同じ理論で説明できる）、即ち時間フレームＴＲＬＯ。

ＴＲＬＩ　、ＴＲＬ２　、　、　、　、　、ＴＲＬｑ　
、　、　、　、　、ＴＲＬＩ６について考察する。

更に、情報フレームＭＴＲｉに所属する時間フレームＶ
Ｔｉに対応するデータＩＴｉの第１のバイトと、ＭＴＲ
ｊに所属するＶＴｊに対応する第２のバイトとを考察す
る。（別の時間スロットに対応する別のバイトを考察し
てもよいが理論はＩＴｉ及びＩＴｊの場合と全く同じで
ある）０時間スロットＴＲＬＯ〜ＴＲＬ１５に対応する
バイトＩＴｉ及びＩＴｊは、ｌＴｉ０−ｌＴｉ１５及び
■Ｔｊｏ〜ＩＴｊ１５である。

第１フレームをＴＲＬＯとし、対応するバイトをｌＴｉ
０及びＩＴｊＯとする。

同期信号５ＹＮＲはＰＴＩ、ＤＡＤＩ及びＤＲＩに到着
する。

ポインタｌ’ＴＩの内容はＯから１に移行する。調節装
置ＤＲＩの内容は０から１に移行する。バイトｌＴｉ０
は次に、（インタフェースＩＮＴＩＩによって整形され
た後に）装置０ＡＤＩにシリアルに伝送される。テーブ
ルＴＡＩ）Ｉは物理的スロットｖ１の番号！を含み、そ
のサブスロットＶＲＩはゾーンＶＲＩＯにいくバ、イト
ｒＴｉＯを含む、このテーブルはｉと１とを対応させる
。

ＤＡＤＩの出力のアドレスバスＢ＾は、バイｌ”ｌＴｉ
０ヲ受信すると値Ｉを含む（例えばこのバイトｌＴｉ０
はバスＢＭＩＣに搬送される１２８のうちの７５番目の
バイトであり従ってスロット１−１７にいくはずである
）、バイトｌＴｉ０はＤＡＤＩのシリアル−パラレルタ
イプのレジスタ（図を簡単にするために第８図及び第９
図では示していない）の内部に、シリアルバイトをパラ
レルバイトに変換するための所要時間を記憶する。ここ
でバイトｌＴｉ０はＤＡＤＩによってゾーンＶＲＩＯに
書き込まれる。ポインタＰＴＩのラインＬＰＩは、バイ
トｌＴｉ０を収容する（またはフレームＴＲＬＯの番号
０に対応する）ゾーン■Ｔ１０の番号である値Ｏを４ビ
ツトに伝送する。バイトＩＴｊＯに関しても全く同様の
理論で説明できる。このバイトはＤＡＤ　Ｉによってシ
リアルバイトからパラレルバイトに変換され、ＤＡＤＩ
によってスロ・ン１−Ｖｋのサブスロ・ントＶＲｋのゾ
ーンＶＲｋＯに書き込まれる。スロットＶｋはプロセッ
サＰＣＩ、従って装置り八ＤＩによって時間スロワ１−
ＶＴｊに割当てられた物理的スロットである。

ｌＴｉ０及びＩＴｊＯの書込みが一旦実行されると、フ
レームＴＲＬＩに対応する新しい同期パルスが到着する
前に、プロセッサｒ’ｃｓＩがベース交換装置ＵＥＩに
よって送出された送信フレームに所属するバイＩ・を書
込んだと推定されるスロットＶｌ及びＶｋのサブスロッ
トｖＥｌ及びＶＥｋノゾーンＶＥＩＯ及びＶＥｋＯノ内
容をＤＡＤＩが読出す。実際には、初期化再開の直後か
らＤＲＴの内容が３に等しくない限り、プロセッサはＤ
Ａｌに何も書き込まない。従って、ＤＡｌはその内容が
空であると考えられるゾーンＶＥＩＯ及びＶＥｋＯを読
出す。

ＴＲＬＩが到着すると、ＰＴＩ及びＤＲＩの内容が２に
移行する。ＤＡＤＩハゾーンＶＲ１１及びＶＲｋｌＧ：
：バイトｌＴｉ１及びＩＴｊｌを書込み、ゾーンＶＲＩ
Ｏ及びＶＲｋＯに書込まれたと推定される内容を読出す
。従って空の内容を読出す。

ＴＲＬ２が到着するとＰＴＩ及び［ｌＲＩの内容は３に
移行する。

同じ時間中、ＤＡＤＩＬｔＶＲ１２及びＶ　Ｒｋ　２　
Ｇ、：バイ）　ｌＴｉ２及びｌＴｉ２を書き込み、ゾー
ンＶＥ１２及びＶＥｋ２に書き込まれたと推定される内
容を読出し、従って空の内容を読出す。この時間中、Ｐ
ＣＳＩはＤＲＩを読出し、その内容が３に等しいことを
認識し、２つのパイ）　ｌＴｉ０．ｌＴｉ１．ＩＴｊＯ
，ＩＴｊｌ等が到着したことを認識してこれらを読出し
、ＭＴＲｉ及びＭＴＲｊに使用された伝送プロトコルに
従って処理し、インタフェースＩＮＴＤＭＡを介してＭ
ＶＩＩに伝送するまで記憶する。次にｒ’ｃｓＩはベー
ス交換装置ＵＥＩによって送出された２つの情報フレー
ムＴＭＲｉ及びＴＭＲｊに所属する２つの情報バイｌＴ
ｌ１Ｏ及びＴＩｊＯをＤＡＭＩのゾーンＶＥＩＯ及びＶ
ＥｋＯに書込み、同じフレームに所属する次の２ツノバ
イトＴ１１１及びＴｌｊｌをゾーンＶＥ１１及びＶＲｋ
ｌＧ：１ｍ書込む。

これらの動作が終了すると、ＰＣＳＩはＤＲＩの内容を
２だけデクリメントしくＤＲＩの内容は１に移行する）
、読出したＶＲＩＯ−ＶＲＩＩ、ＶＲｋＯ−ＶＲｋｌノ
内容を（ソノ内部ポインタによって）記憶する。

次にフレームＴＲＬ３が到着する。　ＰＴＩの内容は４
に移行する。　ＤＲＩの内容は２に移行する。ＤＡＤ　
ＩはｌＴｉ３及びｌＴｉ３をＶＲ１３及びＶＲｋ３ニ書
込み、ＶＥ１３及ヒＶＥｋ３の空の内容を読出ず。ｐｃ
ｓ　ｒは何らしない。ＴＲＬ４が到着するとＰＴＩは５
に移行しＤＲＩは３に移行する。ここでもＴＲＬ２の場
合と同じ理論で説明できる。ＤＡＤＩはｌＴｉ４及びｌ
Ｔｉ４をＶＲ１４及びＶＲｋ４ニ３込む。ＰＣＳＩはＶ
Ｒ１２−ＶＲ１３，ＶＲｋ２−ＶＲｋ３に含まれたバイ
トを読出す。

ＴＲＬＩ６の到着まで同じ現象が再現され、ＴＲＬＩ６
が到着するとＰＴＩが０に移行しＤＲＩは（ＰＣＳＩが
正常タイミングであるか遅延タイミングであるかに従っ
て）２または３に移行する。

ｌＴｉ１６−ＩＴｊｌ６がＶＲＩＯ−ＶＲｋＯに書き込
まれ以後も全く同様の手続きが再現される。

【図面の簡単な説明】

第１図は第１端末から第２端末への情報の伝送方法を示
す説明図、第２図はＳ２タイプの通信リンクの説明図、
第３図は自動電話交換機ＰＡＢＸを介して別の端末に少
なくとも１つの８２タイプのリンクによって接続された
複数の端末及びコンピュータを含む局域内回線網の概略
図、第４図は本発明の通信制御装置を８２タイプの複数
のリンク及び通信制御装置に結合したコンピュータのリ
ンクバスに接続する方法の説明図、第５図は本発明の通
信管制器が接続されたシリアルデータバスに対するＳ２
リンクのアダプタの動作の説明図、第６図は第５図のリ
ンクアダプタから第５図のデータバスに送られる種々の
信号の説明図、第７図は本発明の通信制御装置の特徴的
な主要素子の左明図、第８図は第７図のより詳細な説明
図、第９図は本発明の通信制御装置の周辺装置の主要構
成素子の詳細図、第１０図は本発明の通信制御装置の周
辺装置のダブルアクセスメモリの構成の説明図、第１１
図は周辺装置の動作の詳細な説明図である。 ＬＳ・・・・・・通信リンク、ＬＴ・・・・・・伝送ラ
イン、ＣＯＭＰ・・・・・コンピュータ、Ｔｌ、Ｔ２・
・・・・・端末、υＥｌ・・・・・・交換装置、ＵＰＲ
Ｉ・・・・・・周辺装置、ＣＡＳ２・・・・・・データ
端末回路、Ｉ）ＡＤＩ・・・・・・動的割当て装置、Ｄ
＾旧・・・・・・ダブルアクセスメモリ、ＰＣＳＩ・・
・・・・信号プロセッサ、ＰＴＩ・・・・・・ポインタ
、ＤＲＩ・・・・・・データ転送調節装置。 ＦＩＧ、１ ２５ＪＪｓ ＦＩＧ、２ ＦＩＧ、Ｓ 芒ｊ〕１几只−−−−−−−−−−− ヒｌＬ］、ｊ ＲＰＴ ＦＩＧ、７

Claims (7)

【特許請求の範囲】
1. （１）伝送ラインによって物理的に支持されており複数
   のプロトコルに従って管理される所定数のデータチャネ
   ルを含む少なくとも１つの通信リンクを、自動電話交換
   機を介して接続された少なくとも１つのコンピュータと
   一群の端末との間で管理するために、 コンピュータまたは端末からのデータをＳ２タイプのリ
   ンクを介して受信し、ＩＳＯモデルの上位通信層を管理
   する交換装置と、 交換装置とそれ自体が伝送ラインに接続されたデータ回
   路端末装置との間に配置され、コンピュータと別の端末
   との間の通信の管理を実行し且つリンクの種々のデータ
   チャネルの時間多重化及び多重化分離を実行する周辺装
   置とを含むＩＳＤＮマルチプロトコル通信制御装置であ
   って、前記周辺装置が、データ回路端末装置と交換装置
   との間に配置された以下の素子、即ち、 通信リンクの種々のデータチャネルに対応するデータ時
   間スロットを割り当てる動的割当て装置と、 送信及び受信に用いられるｎ個の異なる物理的スロット
   を含むｆｉｆｏタイプのダブルアクセスランダムメモリ
   と、 Ｓ２リンクに含まれる複数プロトコルの処理プログラム
   を含むプログラマブルメモリに接続された信号プロセッ
   サとを含み、 動的割当て装置は、ｎ以上の数のｍ個の時間スロットを
   搬送するシリアルデータバスに、端末装置または信号プ
   ロセッサから送出された同期信号とデータとを受信また
   は送信し、受信の際にはシリアルビット集合をダブルア
   クセスメモリに送られるパラレルビット集合に変換し（
   送信の際には逆の変換）、交換装置の制御下にｍ個の時
   間スロットをｎ個の物理的スロットに動的に割当てるこ
   とによつてｍ個の時間スロットをダブルアクセスメモリ
   のｎ個の物理的スロットに集束させ、 信号プロセッサは、同期信号の各ビットが到着したとき
   に、ダブルアクセスメモリの各スロットに割当て装置に
   よって書込まれた（または読出された）データを読出し
   （または書込み）、これらのデータをメモリに記憶し、
   該データの伝送に使用されたプロトコルのタイプに従っ
   てフレームの状態を分析し、これに基づいて次に交換装
   置に伝送するデータを抽出することを特徴とするＩＳＤ
   Ｎマルチプロトコル通信制御装置。
2. （２）動的割当て装置が、各時間スロットとダブルアク
   セスメモリの各物理的スロットとの対応を書込んだテー
   ブルを含み、前記動的割当て装置は、各パラレルビット
   集合と該集合が書込まれる（または読出される）べき物
   理的スロットの番号と該集合を該物理的スロットに書込
   む（または読出す）必要があることを指示するビットと
   を前記ダブルアクセスメモリに送出（または前記ダブル
   アクセスメモリから受信）することを特徴とする請求項
   １に記載の制御装置。
3. （３）ダブルアクセスメモリの各物理的スロットがｑ個
   のパラレルビット集合を含み得ることを特徴とする請求
   項１または２に記載の制御装置。
4. （４）プロセッサによって送出された信号によつて零に
   リセットされ、前記同期信号を受信し、受信（または送
   信）された時間フレーム数をカウントし、動的割当て装
   置によって物理的スロットに書込まれた（または読出さ
   れた）パラレルビット集合の桁ｑをダブルアクセスメモ
   リに送出するポインタを含むことを特徴とする請求項３
   に記載の制御装置。
5. （５）ポインタがモジュロ１６のカウンタから成ること
   を特徴とする請求項４に記載の制御装置。
6. （６）データ転送調節装置を含み、前記データ転送調節
   装置は、同期信号を受信し、信号プロセッサによって等
   価の数のビット集合がダブルアクセスメモリに読出され
   る（または書込まれる）度毎に所定の１の数だけ信号プ
   ロセッサによってデクリメントされた割当て装置によっ
   て受信（または送信）された時間フレーム数をカウント
   し、その内容が第１の所定値を超過するかまたは第１の
   所定値を超過後に第２の所定値を下回るときまたはその
   逆のときに信号プロセッサの動作の一部または全部の瞬
   間的割込みを生じさせることを特徴とする請求項１から
   ５のいずれか一項に記載の制御装置。
7. （７）調節装置がモジュロ１６のカウンタから成ること
   を特徴とする請求項６に記載の制御装置。