JPH0222570B2 - - Google Patents
Info
- Publication number
- JPH0222570B2 JPH0222570B2 JP56171146A JP17114681A JPH0222570B2 JP H0222570 B2 JPH0222570 B2 JP H0222570B2 JP 56171146 A JP56171146 A JP 56171146A JP 17114681 A JP17114681 A JP 17114681A JP H0222570 B2 JPH0222570 B2 JP H0222570B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- code
- conversion circuit
- code conversion
- comparators
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ−デジタル（以下Ａ／Ｄと記
す）変換器、特に電圧分圧器を用いた並列比較型
Ａ／Ｄ変換器に関するものである。
す）変換器、特に電圧分圧器を用いた並列比較型
Ａ／Ｄ変換器に関するものである。
並列比較型Ａ／Ｄ変換器は基準電圧VRを2N分
割する電圧分圧器のそれぞれ異なつた出力電圧を
比較基準とした2N個の比較器に同時にアナログ入
力電圧VSを印加し、各々の比較器で基準値との
大小を判定し、その結果を符号化してデジタル出
力とするものでAndorew G.F.Dingwall氏の論文
“Monolifhic Expandable 6b CMOS／SOS
Ａ／Ｄ Convevfev”ISSCC DIGEST OF
TECHNICAL PAPER p.126〜127，1979等が知
られている。
割する電圧分圧器のそれぞれ異なつた出力電圧を
比較基準とした2N個の比較器に同時にアナログ入
力電圧VSを印加し、各々の比較器で基準値との
大小を判定し、その結果を符号化してデジタル出
力とするものでAndorew G.F.Dingwall氏の論文
“Monolifhic Expandable 6b CMOS／SOS
Ａ／Ｄ Convevfev”ISSCC DIGEST OF
TECHNICAL PAPER p.126〜127，1979等が知
られている。
第１図は並列比較型Ａ／Ｄ変換器の概略構成の
一例でＮ＝３の場合である。ここでＮはＡ／Ｄ変
換器の有するビツト数である。同図中１０は電圧
分圧器で複数の抵抗１２〜１９で構成され、それ
らの抵抗間の接続点はそれぞれ出力20〜27を形成
する。また、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力20〜27は複数の比較器３０
〜３７の比較基準入力端子にそれぞれ接続されて
いる。５０は位置検出論理回路で複数のロジツク
ゲート４０〜４７で構成され、位置検出回路５０
の出力はデジタル出力152〜154を持つ符号変換回
路５１に接続されている。
一例でＮ＝３の場合である。ここでＮはＡ／Ｄ変
換器の有するビツト数である。同図中１０は電圧
分圧器で複数の抵抗１２〜１９で構成され、それ
らの抵抗間の接続点はそれぞれ出力20〜27を形成
する。また、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力20〜27は複数の比較器３０
〜３７の比較基準入力端子にそれぞれ接続されて
いる。５０は位置検出論理回路で複数のロジツク
ゲート４０〜４７で構成され、位置検出回路５０
の出力はデジタル出力152〜154を持つ符号変換回
路５１に接続されている。
以下第１図に従つて動作を説明する。まずアナ
ログ入力電圧VSが異なつた比較基準を持つ複数
の比較器３０〜３７に同時に印加される。すると
アナログ入力電圧VSが比較基準より大きい比較
器の出力は低レベル、すなわち“０”となり、逆
にアナログ入力電圧VSが比較基準より小さい比
較器の出力は高レベル、すなわち“１”となる。
従つて、複数の比較器３０〜３７はアナログ入力
電圧VSの値によつてその出力が“０”になる比
較器と“１”になる比較器に分けられる。そこ
で、位置検出論理回路５０は出力が“０”になつ
ている比較器と“１”となつている比較器の境界
を検出し、ロジツクゲート４０〜４７のうち境界
の位置に対応したゲートの出力を“１”とする。
この位置検出回路５０の出力を符号変換回路５１
によつて符号化し、３ビツトのデジタル出力を得
ている。この符号変換回路５１には多くの場合第
２図ａに示す読取り専用メモリ（ROM）型符号
器が使用されており、その符号は第２図ｂに示す
２進（Binary）コードである。第２図ａで１４
０〜１４７は選択入力端子、１５２〜１５４はデ
ジタル出力端子である。ところでこのBinaryコ
ードを用いた符号変換回路５１は２重に選択され
ると全く異なつたコードが出力される欠点があ
る。たとえば第１図において比較器３３が基準値
とアナログ入力電圧VSとを比較した結果、その
差が小さくて比較器の出力が完全に反転できず
に、出力が“０”と“１”の中間レベル“Ｘ”に
なると、位置検出回路５０のゲート４２，４３，
４４の入力が中間レベルとなる。このとき比較器
３２の出力は完全に“０”となつているためゲー
ト４２の出力は“０”である。
ログ入力電圧VSが異なつた比較基準を持つ複数
の比較器３０〜３７に同時に印加される。すると
アナログ入力電圧VSが比較基準より大きい比較
器の出力は低レベル、すなわち“０”となり、逆
にアナログ入力電圧VSが比較基準より小さい比
較器の出力は高レベル、すなわち“１”となる。
従つて、複数の比較器３０〜３７はアナログ入力
電圧VSの値によつてその出力が“０”になる比
較器と“１”になる比較器に分けられる。そこ
で、位置検出論理回路５０は出力が“０”になつ
ている比較器と“１”となつている比較器の境界
を検出し、ロジツクゲート４０〜４７のうち境界
の位置に対応したゲートの出力を“１”とする。
この位置検出回路５０の出力を符号変換回路５１
によつて符号化し、３ビツトのデジタル出力を得
ている。この符号変換回路５１には多くの場合第
２図ａに示す読取り専用メモリ（ROM）型符号
器が使用されており、その符号は第２図ｂに示す
２進（Binary）コードである。第２図ａで１４
０〜１４７は選択入力端子、１５２〜１５４はデ
ジタル出力端子である。ところでこのBinaryコ
ードを用いた符号変換回路５１は２重に選択され
ると全く異なつたコードが出力される欠点があ
る。たとえば第１図において比較器３３が基準値
とアナログ入力電圧VSとを比較した結果、その
差が小さくて比較器の出力が完全に反転できず
に、出力が“０”と“１”の中間レベル“Ｘ”に
なると、位置検出回路５０のゲート４２，４３，
４４の入力が中間レベルとなる。このとき比較器
３２の出力は完全に“０”となつているためゲー
ト４２の出力は“０”である。
また、比較器３４から比較器３７の出力はすべ
て“１”であるため、ゲート４２およびゲート４
３の出力は先の比較器３３の出力レベル“Ｘ”に
よつて決定されることになる。このときゲート４
３の正転入力端子の入力閾値VTが低目に、ゲー
ト４４の反転入力端子の入力閾値VTが高目にな
つていると同じ入力レベル“Ｘ”に対してゲート
４３の正転入力に対しては“１”のレベルとな
り、ゲート４４の反転入力に対しては“０”のレ
ベルとなるため、ゲート４３およびゲート４４の
出力は共に１となつて符号変換回路５１の選択入
力端子１４３および１４４とが同時に選択され、
選択入力端子１４３が変換するBinaryコード011
と選択入力端子１４４が変換するBinaryコード
100とが重なり合つて符号変換回路５１の出力端
子には000という全く異なつたBinaryコードが現
われる。この現象はＡ／Ｄ変換器にとつて致命的
な欠陥である。すなわち、正常ならば011→100→
と変化すべきコード変化が011→000→100と変化
することによりＡ／Ｄ変換器の単調性が損なわれ
るためである。従つて、このような事態を防止す
るためには、比較器の出力がいかなる場合にも中
間レベルにならないようにする必要があり、その
ためには比較器の精度および利得を上げる必要が
ある。
て“１”であるため、ゲート４２およびゲート４
３の出力は先の比較器３３の出力レベル“Ｘ”に
よつて決定されることになる。このときゲート４
３の正転入力端子の入力閾値VTが低目に、ゲー
ト４４の反転入力端子の入力閾値VTが高目にな
つていると同じ入力レベル“Ｘ”に対してゲート
４３の正転入力に対しては“１”のレベルとな
り、ゲート４４の反転入力に対しては“０”のレ
ベルとなるため、ゲート４３およびゲート４４の
出力は共に１となつて符号変換回路５１の選択入
力端子１４３および１４４とが同時に選択され、
選択入力端子１４３が変換するBinaryコード011
と選択入力端子１４４が変換するBinaryコード
100とが重なり合つて符号変換回路５１の出力端
子には000という全く異なつたBinaryコードが現
われる。この現象はＡ／Ｄ変換器にとつて致命的
な欠陥である。すなわち、正常ならば011→100→
と変化すべきコード変化が011→000→100と変化
することによりＡ／Ｄ変換器の単調性が損なわれ
るためである。従つて、このような事態を防止す
るためには、比較器の出力がいかなる場合にも中
間レベルにならないようにする必要があり、その
ためには比較器の精度および利得を上げる必要が
ある。
ところが、この並列比較型Ａ／Ｄ変換器は先に
述べたようにＡ／Ｄ変換器の有するビツト数をＮ
とすると2N個の比較器を必要とし、ビツト数Ｎを
増して変換精度を上げるに従つて数多くの比較器
を必要とする。これらの数多くの比較器が高い比
較精度および高い利得を必要とすることは、必然
的に回路が複雑しかも大規模となり、このような
並列比較型Ａ／Ｄ変換器をモノリシツク集積回路
化する場合に設計は容易ではなく、しかもチツプ
面積が増大するという欠点があつた。
述べたようにＡ／Ｄ変換器の有するビツト数をＮ
とすると2N個の比較器を必要とし、ビツト数Ｎを
増して変換精度を上げるに従つて数多くの比較器
を必要とする。これらの数多くの比較器が高い比
較精度および高い利得を必要とすることは、必然
的に回路が複雑しかも大規模となり、このような
並列比較型Ａ／Ｄ変換器をモノリシツク集積回路
化する場合に設計は容易ではなく、しかもチツプ
面積が増大するという欠点があつた。
本発明の目的は、符号変換回路の２重選択によ
る異常コードの出力が変換コードの構成方法に起
因することに着目し、数多く使用しなければなら
ない比較器に高い比較精度および高い利得を必要
とせず、構成も簡単で、しかもMOSトランジス
タ構造のみで構成されたモノリシツク集積回路化
に適した並列比較型Ａ／Ｄ変換器を提供すること
にある。
る異常コードの出力が変換コードの構成方法に起
因することに着目し、数多く使用しなければなら
ない比較器に高い比較精度および高い利得を必要
とせず、構成も簡単で、しかもMOSトランジス
タ構造のみで構成されたモノリシツク集積回路化
に適した並列比較型Ａ／Ｄ変換器を提供すること
にある。
本発明による並列比較型／Ｄ変換器は基準電圧
VRと接地電位GND間に2N個直列に接続された電
圧分圧器と該電圧分圧器のそれぞれの接続点から
の出力を基準値とする2N個の比較器とこれら比較
器の出力を受ける位置検出論理回路と該位置検出
論理回路の出力を受ける第１の符号変換回路と該
第１の符号変換回路の出力をさらに符号変換する
第２の符号変換回路とで構成され、前記第１の符
号変換回路がグレイ（Gray）コードで構成され
ることを特徴とする。前記Grayコードは、
Binaryのコード変化が第２図ｂのように001→
010あるいは011→100のように複数のビツトで値
が変化するのに対し、第４図ｂのように必ず１つ
のビツトでしか値が変化しないように構成された
ことを特徴とするコードである。
VRと接地電位GND間に2N個直列に接続された電
圧分圧器と該電圧分圧器のそれぞれの接続点から
の出力を基準値とする2N個の比較器とこれら比較
器の出力を受ける位置検出論理回路と該位置検出
論理回路の出力を受ける第１の符号変換回路と該
第１の符号変換回路の出力をさらに符号変換する
第２の符号変換回路とで構成され、前記第１の符
号変換回路がグレイ（Gray）コードで構成され
ることを特徴とする。前記Grayコードは、
Binaryのコード変化が第２図ｂのように001→
010あるいは011→100のように複数のビツトで値
が変化するのに対し、第４図ｂのように必ず１つ
のビツトでしか値が変化しないように構成された
ことを特徴とするコードである。
以下図面に従つて本発明の詳細について説明す
る。
る。
第３図は本発明によるＡ／Ｄ変換器の構成の一
例で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変
換器の有するビツト数である。同図中１０は電圧
分圧器で複数の抵抗１２〜１９で構成され、それ
らの抵抗間の接続点はそれぞれ出力20〜27を形成
する。また、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力20〜27は複数の比較器３０
〜３７の比較基準入力端子にそれぞれ接続されて
いる。５０は位置検出論理回路で複数のロジツク
ゲート４０〜４７で構成され、位置検出回路５０
の出力は第１の符号変換回路１５１に接続され第
１の符号変換回路の出力はデジタル出力252〜254
を持つ第２の符号変換回路２５１に接続されてい
る。以下第３図に従つて動作を説明する。まず、
アナログ入力電圧VSが異なつた比較基準を持つ
複数の比較器３０〜３７に同時に印加される。す
るとアナログ入力電圧VSが比較基準より大きい
比較器の出力は低レベル、すなわち“０”とな
り、逆にアナログ入力電圧VSが比較基準より小
さい比較器の出力は高レベル、すなわち“１”と
なる。従つて、複数の比較器３０〜３７はアナロ
グ入力電圧VSの値によつてその出力が“０”に
なる比較器と“１”になる比較器に分けられる。
そこで位置検出論理回路５０は、出力が“０”に
なつている比較器と“１”となつている比較器の
境界を検出し、ロジツクゲート４０〜４７のうち
境界の位置に対応したゲートの出力を“１”とす
る。この位置検出論理回路５０の出力を第１の符
号変換回路１５１で符号化し３ビツトのデジタル
信号を得ている。ところで、この第１の符号変換
回路１５１には第４図ａに示す読取り専用メモリ
（ROM）型符号器が使用でき、その符号が第４
図ｂに示すGrayコードで構成されている。従つ
て第１の符号変換器１５１の出力がGrayコード
であるため第２の符号変換回路２５１で通常の
Binaryコードに再変換することによりアナログ
入力電圧VSのアナログ−デジタル変換出力を得
ている。このように、本発明の特徴は位置検出回
路５０の出力をBinaryコードを用いた符号変換
回路で直接Binaryコードのデジタル変換出力に
変換するのではなく、位置検出回路５０の出力を
Grayコードを用いた第１の符号変換回路で一度
Grayコードのデジタル信号に変換し、このデジ
タル信号を第２の符号変換回路で再び変換し
Binaryコードのデジタル変換出力を得ているこ
とにあり、この特徴は符号変換回路１５１の選択
入力端子が２重に選択され２つのコードが同時に
選択されたときに大きな効果をもたらす。たとえ
ば第３図において比較器３３が基準値とアナログ
入力電圧VSとを比較した結果、その差が小さく
て比較器の出力が完全に反転できずに、出力が
“０”と“１”の中間レベル“Ｘ”になると、位
置検出回路５０のゲート４２，４３，４４の入力
の１つがそれぞれ中間レベルとなる。このとき比
較器３２の出力は完全に“０”となつているた
め、ゲート４１の出力は“０”である。また、比
較器３４から比較器３７の出力はすべて“１”で
あるため、ゲート４３およびゲート４４の出力は
先の比較器３２の出力レベル“Ｘ”によつて決定
されることになる。このときゲート４３の正転入
力端子の入力閾値VTPが低めに、ゲート４４の反
転入力端子の入力閾値VTNが高めになつている
と、同じ入力レベル“Ｘ”に対してゲート４３の
正転入力に対しては“１”のレベルとなり、ゲー
ト４４の反転入力に対しては逆に“０”のレベル
となるため、ゲート４３およびゲート４４の出力
は共に“１”となつて第１の符号変換回路１５１
の選択入力端子１４３および１４４が同時に選択
され、選択入力端子１４３が変換するGrayコー
ド010と選択入力端子１４４が変換するGrayコー
ド110とが重なり合つてしまうことになる。とこ
ろが、Grayコードはコード変化に際して常に１
つのビツトしか変化しない構成となつているため
に、隣り合つた２つのコードが重なると常に下位
のコードが出力され、他のコードにはならない。
従つて、前記の場合のようにGrayコード010と
Grayコード110とが重なつてもGrayコード010と
なりBinaryコードの時のように異常なコードが
出力されることはない。
例で、Ｎ＝３の場合である。ここでＮはＡ／Ｄ変
換器の有するビツト数である。同図中１０は電圧
分圧器で複数の抵抗１２〜１９で構成され、それ
らの抵抗間の接続点はそれぞれ出力20〜27を形成
する。また、電圧分圧器１０は基準電圧VRと接
地電位GND間に接続されている。さらに電圧分
圧器１０の複数の出力20〜27は複数の比較器３０
〜３７の比較基準入力端子にそれぞれ接続されて
いる。５０は位置検出論理回路で複数のロジツク
ゲート４０〜４７で構成され、位置検出回路５０
の出力は第１の符号変換回路１５１に接続され第
１の符号変換回路の出力はデジタル出力252〜254
を持つ第２の符号変換回路２５１に接続されてい
る。以下第３図に従つて動作を説明する。まず、
アナログ入力電圧VSが異なつた比較基準を持つ
複数の比較器３０〜３７に同時に印加される。す
るとアナログ入力電圧VSが比較基準より大きい
比較器の出力は低レベル、すなわち“０”とな
り、逆にアナログ入力電圧VSが比較基準より小
さい比較器の出力は高レベル、すなわち“１”と
なる。従つて、複数の比較器３０〜３７はアナロ
グ入力電圧VSの値によつてその出力が“０”に
なる比較器と“１”になる比較器に分けられる。
そこで位置検出論理回路５０は、出力が“０”に
なつている比較器と“１”となつている比較器の
境界を検出し、ロジツクゲート４０〜４７のうち
境界の位置に対応したゲートの出力を“１”とす
る。この位置検出論理回路５０の出力を第１の符
号変換回路１５１で符号化し３ビツトのデジタル
信号を得ている。ところで、この第１の符号変換
回路１５１には第４図ａに示す読取り専用メモリ
（ROM）型符号器が使用でき、その符号が第４
図ｂに示すGrayコードで構成されている。従つ
て第１の符号変換器１５１の出力がGrayコード
であるため第２の符号変換回路２５１で通常の
Binaryコードに再変換することによりアナログ
入力電圧VSのアナログ−デジタル変換出力を得
ている。このように、本発明の特徴は位置検出回
路５０の出力をBinaryコードを用いた符号変換
回路で直接Binaryコードのデジタル変換出力に
変換するのではなく、位置検出回路５０の出力を
Grayコードを用いた第１の符号変換回路で一度
Grayコードのデジタル信号に変換し、このデジ
タル信号を第２の符号変換回路で再び変換し
Binaryコードのデジタル変換出力を得ているこ
とにあり、この特徴は符号変換回路１５１の選択
入力端子が２重に選択され２つのコードが同時に
選択されたときに大きな効果をもたらす。たとえ
ば第３図において比較器３３が基準値とアナログ
入力電圧VSとを比較した結果、その差が小さく
て比較器の出力が完全に反転できずに、出力が
“０”と“１”の中間レベル“Ｘ”になると、位
置検出回路５０のゲート４２，４３，４４の入力
の１つがそれぞれ中間レベルとなる。このとき比
較器３２の出力は完全に“０”となつているた
め、ゲート４１の出力は“０”である。また、比
較器３４から比較器３７の出力はすべて“１”で
あるため、ゲート４３およびゲート４４の出力は
先の比較器３２の出力レベル“Ｘ”によつて決定
されることになる。このときゲート４３の正転入
力端子の入力閾値VTPが低めに、ゲート４４の反
転入力端子の入力閾値VTNが高めになつている
と、同じ入力レベル“Ｘ”に対してゲート４３の
正転入力に対しては“１”のレベルとなり、ゲー
ト４４の反転入力に対しては逆に“０”のレベル
となるため、ゲート４３およびゲート４４の出力
は共に“１”となつて第１の符号変換回路１５１
の選択入力端子１４３および１４４が同時に選択
され、選択入力端子１４３が変換するGrayコー
ド010と選択入力端子１４４が変換するGrayコー
ド110とが重なり合つてしまうことになる。とこ
ろが、Grayコードはコード変化に際して常に１
つのビツトしか変化しない構成となつているため
に、隣り合つた２つのコードが重なると常に下位
のコードが出力され、他のコードにはならない。
従つて、前記の場合のようにGrayコード010と
Grayコード110とが重なつてもGrayコード010と
なりBinaryコードの時のように異常なコードが
出力されることはない。
またGrayコードをBinayコードに変換する第
２の符号変換器には第５図に示すEXORゲート
だけで構成された符号変換回路を用いることがで
きる。
２の符号変換器には第５図に示すEXORゲート
だけで構成された符号変換回路を用いることがで
きる。
以上説明してきたように、本発明は従来の
Biaryコード出力型の並列比較型モノリシツクア
ナログ−デジタル変換器のようなBinaryコード
直接変換方式のように比較器の不確定出力による
異常コードを発生してＡ／Ｄ変換器の単調性を損
なうこともなく、また比較器の不確定出力を防止
するために比較器をより高精度にし、しかも高い
利得を持たせるために回路を複雑で大規模なもの
にする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシツ
ク集積回路として構成することが容易な並列比較
型Ａ／Ｄ変換器を提供でき、本発明のもたらす効
果は非常に大きい。
Biaryコード出力型の並列比較型モノリシツクア
ナログ−デジタル変換器のようなBinaryコード
直接変換方式のように比較器の不確定出力による
異常コードを発生してＡ／Ｄ変換器の単調性を損
なうこともなく、また比較器の不確定出力を防止
するために比較器をより高精度にし、しかも高い
利得を持たせるために回路を複雑で大規模なもの
にする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシツ
ク集積回路として構成することが容易な並列比較
型Ａ／Ｄ変換器を提供でき、本発明のもたらす効
果は非常に大きい。
第１図は従来の並列比較方式の構成を示すブロ
ツク線図、第２図はBinaryコードによる読取り
専用メモリ型符号変換回路の一例、第３図は本発
明により並列比較方式の構成を示すブロツク線
図、第４図はGrayコードによる読取り専用メモ
リ型符号変換回路の一例、第４図はGrayコード
をBinaryコードに変換する符号変換回路の一例
である。第５図は符号変換回路の例を示す図であ
る。 なお、同図中において、１０……電圧分圧器、
１２〜１９……抵抗、３０〜３７……比較器、５
０……位置検出論理回路、５１……符号変換回
路、１５１……第１の符号変換回路、２５２……
第２の符号変換回路。
ツク線図、第２図はBinaryコードによる読取り
専用メモリ型符号変換回路の一例、第３図は本発
明により並列比較方式の構成を示すブロツク線
図、第４図はGrayコードによる読取り専用メモ
リ型符号変換回路の一例、第４図はGrayコード
をBinaryコードに変換する符号変換回路の一例
である。第５図は符号変換回路の例を示す図であ
る。 なお、同図中において、１０……電圧分圧器、
１２〜１９……抵抗、３０〜３７……比較器、５
０……位置検出論理回路、５１……符号変換回
路、１５１……第１の符号変換回路、２５２……
第２の符号変換回路。
Claims (1)
- １ 電圧分圧器を用いて値の異なる複数の比較電
圧を発生する手段と、アナログ信号を入力する手
段と、入力されたアナログ信号を前記複数の比較
電圧の各々と比較する2N個の比較器と、前記2N個
の比較器の出力に基いて、比較結果の変化する位
置を検出し、該変化位置に対応するビツトがアク
テイブとなる2Nビツトの出力を作る位置検出回路
と、該位置検出回路からの2Nビツトの出力を入力
とし、これに基いてＮビツトのグレイコードを発
生する読出し専用メモリからなる第１の符号変換
回路と、該第１の符号変換回路から出力されるＮ
ビツトのグレイコードを２進コードに再変換する
第２の符号変換回路とを有し、前記位置検出回路
は対応する比較回路の出力およびその１つ上位の
比較回路の出力をそのまま入力とし、さらに１つ
下位の比較回路の出力を反転して入力し、これら
が同一レベルの時アクテイブ信号を発生する論理
ゲートを基本単位として含み、前記第２の符号変
換回路の出力をデジタル出力とすることを特徴と
するアナログ−デジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
| US06/435,965 US4644322A (en) | 1981-10-26 | 1982-10-22 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871726A JPS5871726A (ja) | 1983-04-28 |
| JPH0222570B2 true JPH0222570B2 (ja) | 1990-05-21 |
Family
ID=15917832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171146A Granted JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644322A (ja) |
| JP (1) | JPS5871726A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963874A (en) * | 1987-04-28 | 1990-10-16 | Matsushita Electric Industrial Co., Ltd. | Parallel type A/D converter |
| US4769628A (en) * | 1987-06-11 | 1988-09-06 | Hellerman David S | High speed analog-to-digital converter utilizing multiple, identical stages |
| JPH0773213B2 (ja) * | 1987-11-20 | 1995-08-02 | 三菱電機株式会社 | Ａ／ｄコンバータ |
| JPH07118656B2 (ja) * | 1988-02-15 | 1995-12-18 | 三菱電機株式会社 | エンコード回路 |
| DE3807329A1 (de) * | 1988-03-05 | 1989-09-14 | Detlef Dipl Ing Daniel | Integrierter analog/digitalumsetzer (n-bit parallelumsetzer mit nur 2(pfeil hoch)n(pfeil hoch)(pfeil hoch)-(pfeil hoch)(pfeil hoch)1(pfeil hoch) digitalen abtastschaltungen und beliebigem ausgangscode) |
| KR910001911B1 (ko) * | 1988-05-19 | 1991-03-30 | 삼성전자 주식회사 | 전병렬형 Bi-CMOS용 아날로그 디지탈 콘버터 |
| US4897657A (en) * | 1988-06-13 | 1990-01-30 | Integrated Device Technology, Inc. | Analog-to-digital converter having error detection and correction |
| US5072221A (en) * | 1988-08-04 | 1991-12-10 | Signal Processing Technologies, Inc. | Error limiting analog to digital converter |
| FR2638037B1 (fr) * | 1988-10-14 | 1994-04-08 | Thomson Hybrides Microondes | Convertisseur analogique-numerique parallele, a circuit de correction d'erreur |
| JPH0644471B2 (ja) * | 1989-06-16 | 1994-06-08 | 名古屋大学長 | 走査型電子顕微鏡における信号処理装置 |
| US4975698A (en) * | 1989-12-08 | 1990-12-04 | Trw Inc. | Modified quasi-gray digital encoding technique |
| DE69132776T2 (de) * | 1990-02-28 | 2002-08-08 | Sony Corp., Tokio/Tokyo | Vollflash-Analog-Digitalwandler |
| US5045854A (en) * | 1990-03-01 | 1991-09-03 | Hewlett-Packard Company | Integrated high speed synchronous counter with asynchronous read-out |
| US5240740A (en) * | 1990-11-26 | 1993-08-31 | Digital Equipment Corporation | Method of making a thin film head with minimized secondary pulses |
| US5644312A (en) * | 1994-11-30 | 1997-07-01 | Analog Devices, Inc. | Rom encoder circuit for flash ADC'S with transistor sizing to prevent sparkle errors |
| US5959564A (en) * | 1997-12-17 | 1999-09-28 | Lucent Technologies Inc. | Broken thermometer code and comparator error correction by pseudo majority gate decoding in analog-to-digital converters |
| JP2009278634A (ja) * | 2000-04-27 | 2009-11-26 | Sony Corp | 並列型アナログ−ディジタル変換器 |
| US6388602B1 (en) * | 2000-08-23 | 2002-05-14 | International Business Machines Corporation | Bubble and meta-stability error immune gray-code encoder for high-speed A/D converters |
| WO2005004373A2 (en) * | 2003-06-27 | 2005-01-13 | The Trustees Of Columbia University In The City Ofnew York | Continuous-time digital signal generation, transmission, storage and processing |
| US20090096650A1 (en) * | 2004-12-07 | 2009-04-16 | Yannis Tsividis | Methods and systems for continuous-time digital modulation |
| US7348547B2 (en) * | 2006-02-28 | 2008-03-25 | Kabushiki Kaisha Toshiba | Position detecting apparatus and image processing apparatus provided with the same |
| US9391631B1 (en) * | 2015-01-27 | 2016-07-12 | Raytheon Company | Processing system with encoding for processing multiple analog signals |
| JPWO2017183117A1 (ja) * | 2016-04-19 | 2019-02-21 | オリンパス株式会社 | Ａ／ｄ変換器、固体撮像装置、固体撮像装置の駆動方法及び電子機器 |
| JP2024062004A (ja) * | 2022-10-24 | 2024-05-09 | ローム株式会社 | 半導体集積回路装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3210756A (en) * | 1963-03-11 | 1965-10-05 | Interstate Electronics Corp | Electronic digitizing circuits |
| US3560959A (en) * | 1967-03-22 | 1971-02-02 | Us Navy | Readout device for altitude reporting encoder |
| US3678388A (en) * | 1970-12-14 | 1972-07-18 | Us Navy | Ground station system for retransmitting satellite facsimile signals over digital data links |
| GB1384576A (en) * | 1972-08-10 | 1975-02-19 | Micro Consultants Ltd | Analogue-to-digital convertors |
| US3824587A (en) * | 1972-10-25 | 1974-07-16 | Laitram Corp | Dual mode angle encoder |
| JPS5068046A (ja) * | 1973-10-17 | 1975-06-07 | ||
| JPS558051B2 (ja) * | 1974-11-06 | 1980-03-01 | ||
| JPS558052B2 (ja) * | 1975-01-23 | 1980-03-01 | ||
| JPS5355055A (en) * | 1976-10-27 | 1978-05-19 | Yamato Scale Co Ltd | Gray code reader |
| US4143366A (en) * | 1977-03-23 | 1979-03-06 | Rca Corporation | Analog-to-digital converter |
| FR2394928A1 (fr) * | 1977-06-14 | 1979-01-12 | Mcb | Procede de controle de validite des informations fournies par les capteurs numeriques de deplacement et capteurs utilisant ce procede |
| DE2847755A1 (de) * | 1978-11-03 | 1980-05-08 | Sauer Kuno | Postwaage |
| US4386339A (en) * | 1980-03-31 | 1983-05-31 | Hewlett-Packard Company | Direct flash analog-to-digital converter and method |
| US4342910A (en) * | 1980-09-05 | 1982-08-03 | General Electric Company | Optoelectronic absolute position encoder with an in-line gray code controlling vehicle acceleration |
-
1981
- 1981-10-26 JP JP56171146A patent/JPS5871726A/ja active Granted
-
1982
- 1982-10-22 US US06/435,965 patent/US4644322A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4644322A (en) | 1987-02-17 |
| JPS5871726A (ja) | 1983-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0222570B2 (ja) | ||
| JPH0125449B2 (ja) | ||
| KR101394640B1 (ko) | 인코드 회로 및 아날로그-디지털 변환기 | |
| US5184130A (en) | Multi-stage A/D converter | |
| US4533903A (en) | Analog-to-digital converter | |
| US5210537A (en) | Multi-stage A/D converter | |
| JP2800233B2 (ja) | Ａｄ変換器 | |
| US5327131A (en) | Parallel A/D converter having comparator threshold voltages defined by MOS transistor geometries | |
| JPH0319732B2 (ja) | ||
| US4843394A (en) | Digital-to-analog converter with no offset-induced errors | |
| US5315301A (en) | Binary data generating circuit and A/D converter having immunity to noise | |
| US6590518B1 (en) | Apparatus and method for an improved subranging ADC architecture using ladder-flip bussing | |
| JPH07106969A (ja) | アナログ／デジタル変換器 | |
| US6346906B1 (en) | Thermometric-binary code conversion method, conversion circuit therefor and encoder element circuits used therefor | |
| JPH0429258B2 (ja) | ||
| US4947173A (en) | Semiconductor integrated circuit | |
| JP2775774B2 (ja) | Ａｄ変換回路 | |
| JPH0681050B2 (ja) | 並列形ａｄ変換器 | |
| KR20020022159A (ko) | 폴딩 인터폴레이션 아날로그 디지탈 변환기 | |
| JP2877983B2 (ja) | Ａ／ｄコンバータ回路 | |
| KR20000004486A (ko) | 아날로그/디지탈 변환기 | |
| JP2778059B2 (ja) | Ａｄ変換回路 | |
| JP2778286B2 (ja) | Ｄ／ａコンバータ回路 | |
| JPH03258025A (ja) | 半導体集積回路 | |
| JPS61289730A (ja) | 並列型ａ／ｄ変換器 |