JPH02226197A - Ｃｒｔ表示制御装置 - Google Patents
Ｃｒｔ表示制御装置Info
- Publication number
- JPH02226197A JPH02226197A JP1047168A JP4716889A JPH02226197A JP H02226197 A JPH02226197 A JP H02226197A JP 1047168 A JP1047168 A JP 1047168A JP 4716889 A JP4716889 A JP 4716889A JP H02226197 A JPH02226197 A JP H02226197A
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- JP
- Japan
- Prior art keywords
- frame buffer
- display
- buffer memory
- crt
- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000012433 rusks Nutrition 0.000 description 2
- 101100141323 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR2 gene Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＲＴ表示制御装置、特にラスタスキャン方式
によるＣＲＴを有するＣＲＴ表示制御装置に関する。
によるＣＲＴを有するＣＲＴ表示制御装置に関する。
従来のこの種のＣＲＴ表示制御装置は、一画面分以上の
フレームバッファメモリを有し、ラスク毎にシリアルに
データを読み出しＣＲＴに表示する様になっていた。
フレームバッファメモリを有し、ラスク毎にシリアルに
データを読み出しＣＲＴに表示する様になっていた。
上述した従来のＣＲＴ表示制御装置は、一画面分以上の
フレームバッファメモリを有する構成となっているので
、高解像度化、多色化を実現する為には大量のフレーム
バッファメモリを必要とするという欠点があった。
フレームバッファメモリを有する構成となっているので
、高解像度化、多色化を実現する為には大量のフレーム
バッファメモリを必要とするという欠点があった。
本発明の装置は、それぞれが一画面表示に必要なラスタ
数より少ないラスタ数をもつ２組以上のフレームバッフ
ァメモリと、 表示情報を前記フレームバッファメモリに描画する描画
手段と、 前記フレームバッファメモリ内の前記表示情報を前記Ｃ
ＲＴに表示する為の制御を行なう表示制御回路とを有し
、 １組の前記フレームバッファメモリ内の前記表示情報を
前記ＣＲＴに表示中に、他のフレームバッファメモリに
描画を行ない、表示中のフレームバッファメモリの表示
終了後、次のラスタの前記表示情報をもつフレームバッ
ファメモリの表示を行なうようにしたことを特徴とする
。
数より少ないラスタ数をもつ２組以上のフレームバッフ
ァメモリと、 表示情報を前記フレームバッファメモリに描画する描画
手段と、 前記フレームバッファメモリ内の前記表示情報を前記Ｃ
ＲＴに表示する為の制御を行なう表示制御回路とを有し
、 １組の前記フレームバッファメモリ内の前記表示情報を
前記ＣＲＴに表示中に、他のフレームバッファメモリに
描画を行ない、表示中のフレームバッファメモリの表示
終了後、次のラスタの前記表示情報をもつフレームバッ
ファメモリの表示を行なうようにしたことを特徴とする
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、デイス
プレィメモリ１．描画回路２，２つのフレームバッファ
メモリ３および４１表示制御回路５ならびにＣＲＴ６で
構成されている。
プレィメモリ１．描画回路２，２つのフレームバッファ
メモリ３および４１表示制御回路５ならびにＣＲＴ６で
構成されている。
デイスプレィリストメモリ１は表示すべき図形等の情報
を記憶しておくメモリである。描画回路２はデイスプレ
ィメモリ１より記憶情報を読み出し、その内容に応じた
表示図形等をフレームバッファメモリ３又は４へ描画す
る回路で、フレームバッファメモリ３及び４はそれぞれ
１０２４ビクセル×２５６ラスクの容量をもつ。
を記憶しておくメモリである。描画回路２はデイスプレ
ィメモリ１より記憶情報を読み出し、その内容に応じた
表示図形等をフレームバッファメモリ３又は４へ描画す
る回路で、フレームバッファメモリ３及び４はそれぞれ
１０２４ビクセル×２５６ラスクの容量をもつ。
表示制御回路５はフレームバッファメモリ３又は４の表
示情報をＣＲＴ６へ表示する為の制御を行なうものであ
り、フレームバッファメモリ３の表示終了後すぐにフレ
ームバッファメモリ４の表示を行ない、またフレームバ
ッファメモリ４の表示終了後すぐにフレームバッファメ
モリ３の表示を行なう。ＣＲＴ６は１０２４ピクセル×
１０２４ラスクの解像度をもつラスクスキャン型ＣＲＴ
である。
示情報をＣＲＴ６へ表示する為の制御を行なうものであ
り、フレームバッファメモリ３の表示終了後すぐにフレ
ームバッファメモリ４の表示を行ない、またフレームバ
ッファメモリ４の表示終了後すぐにフレームバッファメ
モリ３の表示を行なう。ＣＲＴ６は１０２４ピクセル×
１０２４ラスクの解像度をもつラスクスキャン型ＣＲＴ
である。
今、デイスプレィリストメモリ１に三角形のデータが幾
何座標データの形で格納されているとする。この時の表
示動作を第２図に示す。
何座標データの形で格納されているとする。この時の表
示動作を第２図に示す。
第２図■で、まず上方から１〜２５６ラスクの位置に表
示される部分をフレームバッファメモリ３に描画する。
示される部分をフレームバッファメモリ３に描画する。
次に■で２５７〜５１２ラスタまでの部分をフレームバ
ッファメモリ４へ描画し、同時にフレームバッファメモ
リ３の内容をＣＲＴの１〜２５６ラスクの位置に表示す
る。同様に■では次の２５６ラスク分の描画をフレーム
バッファメモリ３へ行ない、フレームバッファメモリ４
からはＣＲＴＩの２５７〜５１２ラスタの位置への表示
を行なう。
ッファメモリ４へ描画し、同時にフレームバッファメモ
リ３の内容をＣＲＴの１〜２５６ラスクの位置に表示す
る。同様に■では次の２５６ラスク分の描画をフレーム
バッファメモリ３へ行ない、フレームバッファメモリ４
からはＣＲＴＩの２５７〜５１２ラスタの位置への表示
を行なう。
以下同様に２５６ラスクずつフレームバッファメモリ３
及びフレームバッファメモリ４の描画／表示をくり返し
ていく。■〜■をくり返すことにより、結果として■の
図形をＣＲＴＩ上に常に表示する。この時のフレームバ
ッファメモリ３及び４の総容量は一画面の１／２ですむ
ことになる。
及びフレームバッファメモリ４の描画／表示をくり返し
ていく。■〜■をくり返すことにより、結果として■の
図形をＣＲＴＩ上に常に表示する。この時のフレームバ
ッファメモリ３及び４の総容量は一画面の１／２ですむ
ことになる。
以上説明したように本発明は、一画面より少ない容量を
もつフレームバッファメモリを２組以上もち交互に描画
／表示をくり返すことにより、必要とされるメモリ容量
を削減できるという効果がある。
もつフレームバッファメモリを２組以上もち交互に描画
／表示をくり返すことにより、必要とされるメモリ容量
を削減できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は描画
と表示動作の説明図である。 １・・・デイスプレィリストメモリ、２・・・描画回路
、３，４・・・フレームバッファメモリ、５・・・表示
制御回路、６・・・ＣＲＴ。
と表示動作の説明図である。 １・・・デイスプレィリストメモリ、２・・・描画回路
、３，４・・・フレームバッファメモリ、５・・・表示
制御回路、６・・・ＣＲＴ。
Claims (1)
- 【特許請求の範囲】 それぞれが一画面表示に必要なラスタ数より少ないラス
タ数をもつ２組以上のフレームバッファメモリと、 表示情報を前記フレームバッファメモリに描画する描画
手段と、 前記フレームバッファメモリ内の前記表示情報を前記Ｃ
ＲＴに表示する為の制御を行なう表示制御回路とを有し
、 １組の前記フレームバッファメモリ内の前記表示情報を
前記ＣＲＴに表示中に、他のフレームバッファメモリに
描画を行ない、表示中のフレームバッファメモリの表示
終了後、次のラスタの前記表示情報をもつフレームバッ
ファメモリの表示を行なうようにしたことを特徴とする
ＣＲＴ表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047168A JPH02226197A (ja) | 1989-02-27 | 1989-02-27 | Ｃｒｔ表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047168A JPH02226197A (ja) | 1989-02-27 | 1989-02-27 | Ｃｒｔ表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226197A true JPH02226197A (ja) | 1990-09-07 |
Family
ID=12767537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047168A Pending JPH02226197A (ja) | 1989-02-27 | 1989-02-27 | Ｃｒｔ表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226197A (ja) |
-
1989
- 1989-02-27 JP JP1047168A patent/JPH02226197A/ja active Pending
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