JPH02226382A - ニューロコンピュータにおける重み補正による誤差吸収方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 重み補正による誤差吸収方式に関し、 少ない配線本数で階層ネットワークを構成する基本ユニ
ット間でのデータの授受を実現できる時分割方式のニュ
ーロコンピュータにおいて、ダミノード用重みデータを
調整してオフセットやゲイン誤差を吸収することを目的
とし、 アナログ信号を第１のアナログバスより時分割的に入力
し、積和演算を行ってアナログ信号を第２のアナログバ
スに出力するアナログニューロプロセッサの集合からな
るニューラルネットワークと、該ニューラルネットワー
クのアナログバスに接続されテストモード時において、
指定された前記アナログバスに固定電圧を発生するダミ
ーノード手段と、テストモード時の第１の状態において
前記第１のアナログバスにダミーノード手段を介して０
ボルトを強制的に入力し、前記第２のアナログバスから
アナログニューロプロセッサ内で発生されたオフセット
電圧を検出する誤差測定手段と、前記各ニューロプロセ
ッサのオフセット電圧からテストモード時の第２の状態
において、前記ダミーノード手段から生成される固定電
圧と乗算されるべき各ニューロプロセッサへの重みの中
間的な重みを決め、第２のアナログバスから出力される
検出出力電圧からゲイン利得を使って正しいダミーノー
ド用重みを計算するディジタル制御手段内の重み補正手
段と、該重み補正手段によって補正された重みを格納す
る重みメモリと、前記ニューラルネットワークの動作を
制御する制御パターンがシーケンサの制御によって順次
読み出される制御パターンメモリとからなるように構成
する。

〔産業上の利用分野〕 本発明は、アナログニューロンチップをアナログ時分割
伝送路により結合することで実現されるニューロコンピ
ュータに係り、さらに詳しくは、重み補正による誤差吸
収方式に関する。

〔従来の技術〕

従来の逐次処理コンピュータ（ノイマン型コンピュータ
）では、使用方法や環境の変化に応じてコンピュータの
データ処理機能を調節することが難しいので、適応性を
有するデータ処理方式として、新たに階層ネットワーク
による並列分散処理方式が提唱されてきている。特に、
バックプロパゲーション法と呼ばれる処理方式（Ｄ、　
Ｅ、　Ｒｕｍｅｌｈａｒｔ。

Ｇ、Ｅ、Ｈｉｎｔｏｎ、　ａｎｄ　Ｒ，Ｊ、ｌ＋Ｉｉｌ
ｌｉａｍｓ、　　”ＬｅａｒｎｉｎｇＩｎｔｅｒｎａｌ
　Ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ　ｂｙ　Ｅｒｒｏｒ
　Ｐｒｏｐａｇａｔｉｏｎ　＋ＰＡＲＡＬＬＥＬ　　Ｄ
ＩＳＴＲＩＢＵＴＥＤ　　ＰＲＯＣＥＳＳＩＮＧ、　　
Ｖｏｌ、１．　　ｐｐ。

３１８−３６４．　Ｔｈｅ　ＭＩＴ　Ｐｒｅｓｓ、　１
９８６）が、その実用性の高さから注目されている。

バック・プロパゲージコン法では、基本ユニ・７トと呼
ぶ一種のノードと重みを持つ内部結合とから階層ネット
ワークを構成している。第３Ｆ図に、基本ユニット１の
原理構成を示す。この基本ユニット１は、連続ニューロ
ンモデルに類似した処理を実行する。即ち、これは多大
カー出力系となっており、複数の入力（ｙｈ　）に対し
それぞれの内部結合の重み（Ｗｉ　ｈ　ｌを乗じる乗算
処理部２と、それらの全乗算結果を加算する累算処理部
３と、この加算値に非線形の閾値処理を施して１つの最
終出力Ｘ８を出力する閾値処理部４とを備える。

第３６図は階層型ニューラルネットワークの構成概念図
である。構成の多数の基本ユニット（１ｈ、１−ｉ、１
−ｊｌが、第３６図に示すように階層的に接続されるこ
とで、入力信号パターンに対応するところの出力信号パ
ターンが出力されることになる。

学習時には、出カバターンと目的とする教師パターンの
差が小さくなるように、各階層間の結合の重み（Ｗユ、
）が決定される。この様な学習は、複数の入カバターン
に対して行われ、多重化される。また、連想時には、人
カバターンが学習時に入力した完全情報と少し異なる不
完全な情報であっても、学習時の教師パターンに近い出
カバターンが得られることにより、連想処理が可能とな
る。

この様な構成のニューロコンピュータを現実のものとし
ていくためには、階層ネットワークを構成することにな
る基本ユニット１間のデータの授受を、できる限り少な
い配線本数で実現していく必要がある。このことは、複
雑なデータ処理を実現していくために、階層ネットワー
クの構成をより多層化したり、基本ユニットの数を増し
ていく必要があるという背景のもとで、どうしても解決
していかなくてはならない課題の１つなのである。

〔発明が解決しようとする課題〕

しかしなから、先に説明したデータ転送方式では、第３
６図に示す階層ネットワークの構成からも明らかなよう
に、２つの眉間の配線本数が極めて多くなることから、
階層ネットワークをチップ化するときに、小さくできな
くなると共に、信頼性を高めることができなくなるとい
う問題点がある。例えば、隣接する２つの層の基本ユニ
ット数を同じとし、すべての基本ユニット１が互いに接
続されるという完全結合を想定するならば、配線本数は
基本ユニット数の２乗に比例して増加することになる。

このように、配線本数が急激に増加してしまう。

本発明は、少ない配線本数で階層ネットワークを構成す
る基本ユニット間でのデータの授受を実現できる時分割
方式のニューロコンピュータにおいて、ダミノード用重
みデータを調整してオフセットやゲイン誤差を吸収する
ことを目的とする。

〔課題を解決するための手段〕

第１Ａ図は本発明のニューロコンピュータのシステムブ
ロック図である。

ニューラルネットワーク１８は、アナログ信号を第１の
アナログバスより時分割的に入力し、積和演箕を行って
アナログ信号を第２のアナログバスに出力するアナログ
ニューロプロセッサの集合からなり、ダミーノード手段
６は、ニューラルネットワーク１８のアナログバスに接
続されテストモード時において、指定された前記アナロ
グバスに固定電圧を発生し、誤差測定手段２０は、テス
トモード時の第１の状態において前記第１のアナログバ
スにダミーノード手段６を介して０ボルトを強制的に入
力し、前記第２のアナログバスからアナログニューロプ
ロセッサ内で発生されたオフセット電圧を検出し、ディ
ジタル制御手段内の重み補正手段１９は、各ニューロプ
ロセッサのオフセット電圧からテストモード時の第２の
状態において、前記ダミーノード手段６から生成される
固定電圧と乗算されるべき各ニューロプロセッサへの重
みの中間的な重みを決め、第２のアナログバスから出力
される検出出力電圧からゲイン利得を使って正しいダミ
ーノード用重みを計算し、重みメモリ１４は、重み補正
手段によって補正された重みを格納し、ニューラルネッ
トワーク１８は、ニューラルネットワークの動作を制御
する制御パターンがシーケンサ１３の制御によって順次
読み出される制御パターンメモリ１２とからなるアナロ
グ信号を第１のアナログバスより時分割的に入力し、積
和演算を行ってアナログ信号を第２のアナログバスに出
力するアナログニューロプロセッサの集合からなり、ダ
ミーノード手段６は、ニュラルネットワーク１８のアナ
ログバスに接続されテストモード時において、指定され
た前記アナログバスに固定電圧を発生し、誤差測定手段
２０は、テストモード時の第１の状態において前記第１
のアナログバスにダミーノード手段６を介して０ボルト
を強制的に入力し、前記第２のアナログバスからアナロ
グニューロプロセッサ内で発生されたオフセット電圧を
検出し、ディジタル制御手段内の重み補正手段１９は、
各ニューロプロセッサのオフセット電圧からテストモー
ド時の第２の状態において、前記ダミーノード手段６か
ら生成される固定電圧と乗算されるべき各ニューロプロ
セッサへの重みの中間的な重みを決め、第２のアナログ
バスから出力される検出出力電圧からゲイン利得を使っ
て正しいダミーノード用重みを計算し、重みメモリ１４
は、重み補正手段によって補正された重みを格納し、制
御パターンメモリ１２は、ニューラルネットワークの動
作を制御する制御パターンがシーケンサ１３の制御によ
って順次読み出される。

〔作　　　用〕

アナログ入力信号を時分割でアナログニューロチップに
入力し、この信号と重みデータとの積を取り、この積信
号をそれぞれ加算して得られる積和信号を非線形関数回
路を通して出力することによりアナログニューロチップ
を構成する。このアナログニューロチップを複数個用い
て階層型あるいは帰還型のニューラルネットワーク１８
を構成し、このニューラルネットワーク１８にシーケン
サ１３によってアクセスすべきアドレスが与えられた制
御パターンメモリ１２から出力される制御信号を加える
。またニューラルネットワーク１８には学習等によって
得られる重みデータが重みメモリ１４から供給される。

そしてニューラルネットワーク１８、制御パターンメモ
リ１２、シーケンサ１３、重みメモリ１４はディジタル
制御手段１５のディジタル信号によって制御され、且つ
管理される。また、ディジタル制御手段１５内のＭＰＵ
では、特に、学習アルゴリズムが実行され、かつ出力信
号のチエツクなどが行われる。このようにして、時分割
アナログ入力信号と時分割アナログ出力信号を用いるこ
とを特徴とするアナログニューロコンピュータシステム
が実現される。

〔実　　施　　例〕

第１Ｂ図は本発明のニューロチップから構成されるアナ
ログニューロプロセッサ（ＡＮＰ）１１のデュアルイン
ラインパッケージの概略図である。

これは、ＭＢ４４４２と呼ばれニューロンモデルの処理
を実行する。内部の闇値処理部はシグモイド関数で置換
したモデルとなっている。アナログニューロチップはＡ
ＮＰと呼ばれ、アナログデータを人出力するデバイスで
ある。第１Ｃ図は本発明のＡＮＰの内部構成図である。

第１Ｃ図に示すようにＡＮＰＩＩはアナログバスＢｌと
アナログバスＢ２の間に接続される。ＡＮＰＩＩは入力
するアナログ信号と重みを掛けるアナログ乗算部２２、
積の和を求めるアナログ加算部２３、和を保持するサン
プル／ホールド部２４、シグモイド関数の値を出力する
非線形関数部２５よりなる。第１Ｂ図のＡＮＰＩＩの各
端子を説明する。ＡＮＰｌｌの内部はアナログ回路部と
ディジタル回路部から構成されている。十−６ボルトの
端子は、アナログ回路部のオペアンプに供給される電源
端子である。Ｄ　ｉｎ及びり。ｕｔはアナログ入力信号
及び出力信号の端子である。ＡＧＮＤはアナログ回路部
の接地端子である。Ｒ１＋及びＲｔ一端子はアナログ回
路部にある積分回路の外付抵抗Ｒの端子であり、Ｃｔ十
、Ｃｔ一端子は同じく積分回路の外付キャパシタＣの端
子である。ＤＧＮＤはディジタル回路部のグランド端子
である。＋５ボルトはディジタル回路部の電源端子であ
る。Ｒ３Ｔは積分回路のキャパシタの電荷等のリセット
を行うリセット信号端子である。Ｃ３Ｉ及びＣ８Ｏはデ
イジ−チェーン用制御信号の入出力端子であり、ＯＣは
オフセットキャンセル制御信号用端子、Ｓ／Ｈ端子は、
サンプル／ボールド用制御信号端子、５ＹＮＣは各層の
処理に対する同期信号端子、ＤＣＬ　Ｋはアナログ入力
信号の処理を行うための基本クロック信号端子、ＷＣＬ
Ｋはディジタル重みデータを取り込むためのクロック端
子、ＷＤはビットシリアルで人力するディジタル重みデ
ータ用の端子である。

第２図は、本発明のアナログニューロプロセッサ（ＡＮ
Ｐ）の原理構成図である。

別々のＡＮＰ　（図示せず）から時分割的に送られてく
るアナログ人力信号をアナログバスＢ１からＡＮＰｌｌ
内のアナログ乗算部２２に入力し、このアナログ乗算部
２２ではシフトレジスタ２７を介してビットシリアルに
入力されその後直並列変換されたディジタル重みデータ
ＷＤと掛は算して、アナログ入力信号とディジタル重み
データとの積を示す積信号を得る。次の、アナログ加算
部２３は、外付けの抵抗ＲとキャパシタＣからなるミラ
ー積分回路であって、アナログバスＢ１に接続された前
段の複数のＡＮＰ　（ＡＮＰの存在する場所をノードと
呼ぶ）から時分割で送られるアナ０グ入力信号とダミー
ノードから送られる闇値用のアナログ入力信号とからそ
れぞれ得られる積信号の和を求めるものである。次に、
サンプル／ホールド部２４で積信号を所望時間待たせる
ためにホールドした後に、さらにそのサンプル／ボール
ドされた出力を非線形関数部２５を介して変換する。出
力制御部２６では、シーケンスジェネレータ２８の制御
を受けて所定時間遅延させた後に、アナログ出力信号り
。ｕｔをアナログバスＢ２へ出力する。なお、シーケン
スジェネレータ２８は内部に供給される制御信号も生成
する。そして、位相制御部２９では、おもにＡＮＰ内の
アナログ回路部とディジタル回路部を接続する各スイッ
チのオンかオフが確実に行われるように、制御信号の位
相を制御するもので、特に、第１のスイッチがオンのと
き第２のスイッチをオフにする場合それ等のスイッチが
同時にオンする場合がないように制御信号の位相を制御
する。

なお、シーケンスジェネレータ２８は、リセット信号Ｒ
３Ｔ、、ＤＣＬＫ、ＷＣＬＫ、５ＹＮＣ。

Ｓ／Ｈ，ＱＣ，、Ｃ３Ｉを後述するマスクコントロール
ブロックから入力するとともにＣ８Ｏを出力し、ＡＮＰ
の内部の制御信号を生成する。

ニューラルネットワークでは、同時処理により高速演算
を行う必要がある。本発明では時分割データを使ってい
るが、定常状態では、各ＡＮＰがパイプライン的に同時
処理を行う。理想的なニューラルネットワークでは、ニ
ューロンは他のそれぞれのニューロンに相互結合した結
線が必要であるが、このままシステムを実現しようとす
ると、配線数が多くなる。そこで、本発明では時分割デ
ータを扱うので、各ＡＮＰ内の積和の処理時間が伸びる
が、それを縦方向に、すなわち同層方向にチップを並列
に並べることで、層内のニューロチップを構成するＡＮ
Ｐの同時処理により、その処理時間を改善する。また、
各層ではパイプライン処理が可能で、このことでも処理
時間が小さくなる。アナログバスに接続した例えば３個
の各ニューロチップには、入力が入ってくると、それは
３個とも同時に入り３個とも並列に、そのアナログ電圧
に対して、各ＡＮＰが重みとの積を生成し、それを積分
器のキャパシタに電荷として保持する。

そして、次の時間区域で、同じアナログバスのアナログ
入力に対して、各ＡＮＰは重みとの積を形成し積分器の
キャパシタ内に前の時間区域で決まった積に加え込むこ
とになる。前段のすべてのＡＮＰからのアナログ入力信
号に対する重みとの積に対する和が生成された後、その
和はサンプル／ホールドされる。その後、シグモイド関
数を介して出力されるが、これは、Ｃ３Ｉ制御信号入力
時に出力される。そして、出力完了時にＣ３Ｉが立ち下
がり、その後一定時間遅延後にＣ３ｏを立ち上げて、出
力バスの使用権を同一層内の隣接ニューロチップからな
るＡＮＰに与える。

第３図はニューロチップである基本ユニットの第１の実
施例構成図である。同図の乗算部３２、加算部３３、閾
値処理部３４は連続ニューロンモデルの実行部であるが
、この実施例では出力保持部３５が存在する。具体的に
は、基本ユニット３１に接続される複数の人力をＹ　ｉ
−、この各接続に対応して設定される重みをＷｉとする
ならば、乗算部３２は、 Ｙ　ｉ　−Ｗ　ｉ を算出し、加算部３３は、 Ｘ−ΣＹｉ　−Ｗｉ−θ を算出する。但し、θは闇値である。闇値部３４は最終
出力をＹとするならば、 Ｙ＝　１／　（１＋　ｅｘｐ　（−Ｘ）　）　　・・・
・（１１を算出することになる。

ダミーノードから入力される“＋１″という値に“−θ
”という重みをかけて加算部３３で「Ｘθ」の結果が出
力される。従って閾値部３４ではＳ字曲線による変換だ
けが行われている。

乗算部３２は、乗算型Ｄ／Ａコンバータ３２ａで構成さ
れ、前段層の基本ユニット３１から、あるいは後述する
ダミーノードの回路からのアナログ信号（入カスイソチ
部３７を介して入力される）の入力と、その入力に対し
て乗算されるべきディジタル信号の重み情１（後述する
重み保持部３８を介して入力される）との乗算を行って
、得られた乗算結果をアナログ信号で出力するよう処理
するもの、加算部３３は、積分器で構成されるアナログ
加算器３３ａとアナログ加算器３３ａの加算結果を保持
する保持回路３３ｂとにより構成される。乗算型Ｄ／Ａ
コンバータ３２ａは、Ｄ／Ａコンバータの基準電圧端子
にアナログ入力信号を人力し、各ディジタル入力端子に
重みの各ビットをディジタル人力信号として入力するも
のであり、結果として、そのアナログ入力信号と重みと
の積を生成する。アナログ加算器３３ａは、乗算型Ｄ／
Ａコンバータ３２ａの出力と、前回に求められて保持回
路３３ｂに保持されている加算値とを加算して新たな加
算値を求めるもの、保持回路３３ｂは、アナログ加算器
３３ａが求めた加算値をホールドするとともに、そのホ
ールド値を前回の加算値としてアナログ加算器３３ａに
フィードバックさせるものである。これらの加算処理は
制御回路３９より出力される加算制御信号に同期して実
行される。闇値部３４は、アナログの関数発生回路であ
る非線形関数発生回路３４ａで構成され、入力に対して
シグモイド関数等の非線形信号を出力するものである。

乗算結果の累算が閾値（−θ）の加算を含めて終了した
ときに、保持回路３３ｂにホールドされている加算値Ｘ
に対し閾値（−θ）を加えて（１１式のシグモイド関数
の演算処理を施し、アナログ出力値Ｙを得るもの、出力
保持部３５は、サンプルホールド回路で構成され、後段
層の基本ユニット３１への出力となる非線形関数発生回
路３４ａのアナログ信号の出力値Ｙをホールドするもの
である。

また、３６は出力スイソチ部であり、制御回路３９より
の出力制御信号を受けて一定時間ＯＮすることで、出力
保持部３５が保持するところの最終出力をアナログバス
Ｂ２上に出力するよう処理するもの、３７は入カスイン
チ部であり、制御回路３９よりの入力制御信号を受けて
前段層の基本ユニット３１から最終出力からのアナログ
出力が送られてくるときにＯＮすることで入力の受付を
行う。３８は重み保持部であり、パラレルアウトシフト
レジスタ等により構成され、重みメモリから送られてく
るビットシリアルの重み信号がバッファ３８ａのゲート
がオープン（制御回路３９による重み入力制御信号がオ
ン）された時に、この重み信号を乗算部３２が必要とす
るビットパラレルの重みとして保持するものである。ヒ
ントパラレルの重みは乗算制御信号が与えられたときに
パラレルで乗算部に与えられる。３９はディジタル回路
部の制御回路で外部からの同期信号から内部の同期信号
を生成するもので、内部のアナログ処理の機能の制御を
実行する。

このように構成されることで、第３図の信号処理構成を
採る基本ユニット３１の入出力がアナログ信号でもって
実現されることになるのである。

なお、乗算型Ｄ／Ａコンバータ３２ａは、ディジタル信
号の重み情報をパラレルで受は取るようにするものでも
よいし、重み情報をシリアルで受は取ってからパラレル
変換するようにするものでもよい。あるいは、重み情報
をアナログ信号で構成するならば、乗算型Ｄ／Ａコンバ
ータ３２ａの代わりに、アナログ乗算器を用いることが
できる。

第４図はＩ　ＩＩＩの本発明のニューロチップ（ＡＮＰ
）の実施例の具体的回路図である。

このユニットでは入力部４２、乗算部４３、加算部４４
、サンプル／ボールド部４５、非線形関数部４６、及び
出力部４７から構成され、ここでは、出力保持回路はな
く、サンプル／ホール、ド部４５が出力保持の機能も有
するものとする。

入力部４２はオフセットキャンセル部５１と、１倍のバ
ッファ４９から構成されている。１倍のバッファ４９は
電圧フォロアで、オペアンプの出力を一端子にフィード
バックし、子端子に入力電圧を入力することによって構
成される。データ入力はアナログの時分割されたパルス
信号である。

ＯＣはオフセットコントロール信号であり、これが１の
ときアナログスイッチ６６がオンし、１倍のバッファ４
９には、０電圧が強制的に設定される。一方、オフセッ
トコントロール信号ＯＣが、０のときアナログスイッチ
６６はオフされ、他方のアナログスイッチの他方６５が
オンし、データ入力が１倍のバッファ４９に入力される
。すなわち、オフセットコントロール信号ＯＣが１であ
る場合には、ニューロンユニットにはＯボルトが強制的
に入力されて乗算器出力までの回路のオペアンプ出力に
生じるオフセット電圧に対するオフセットのキャンセル
の動作を行うようにしている。

アナログスイッチ６５と６６は同図ではＯＣ信号の反転
位相と正相位相でスイツチングの制御が行われているが
、位相制御回路によって、同時オンがないようになって
いる。以後このことをＯＣが「位相制御された」という
言い方をすることにする。

正負切換回路５２は２つの倍数器をカスケード結合して
構成されている。倍数器では入力抵抗（１０にΩ）とフ
ィードバンク抵抗（１０にΩ）によって１０／１０、す
なわち１倍の電圧の反転したものが形成され、それを１
段だけを通すか、２段を通すかによってアナログ電圧の
符号を決定している。

その制御信号はディジタル重みデータの符号ビン）（Ｓ
ＩＧＮ）であり、このＳ’ｌＧＮビットはＭＯＳスイッ
チ７０のゲートに接続されている。この５ＩＧＮの制御
信号も位相制御されている。符号ビ・７トが１である場
合に入力部４２からの入力電圧は第１段目の倍数器で反
転され、さらにスイッチ６７もオンしているので後段の
倍数器も通り、結果として正相となる。また符号ビット
がＯである場合には、反転回路６８を介して、スイッチ
６９がオンとなる。この時スイッチ６７と７０はオフし
ているため、入力部４２からの入力端子はスイッチ６９
を介して後段のオペアンプ７１の一端子に入力される。

従って、前段の抵抗７２と後段のオペアンプのフィード
バックの抵抗７３とによって倍数器が形成され、１倍さ
れた形で反転される。すなわち、符号ビットの正負によ
って人力部４２の入力が、正または負の電圧として形成
され、これが、興奮性と抑制性のシナプス結合に従った
電圧となる。正負切換回路５２からの出力は乗算部４３
の中にあるＤ／Ａコンバータ５３のＲ−２Ｒ抵抗回路網
の７４の点、すなわち基準電圧端子に入力される。

Ｒ−２Ｒ方式のＤ／Ａコンバータをまず説明する。ＭＳ
ＢからＩ−Ｓ　Ｂまでのディジタル重みによって内部の
スイッチはオンまたはオフをとる。ディジタル値が１で
ある場合に、電流は右側のスイッチ７５を通って、オペ
アンプ７６の仮想接地点７８に流れ込む。オペアンプ７
６の仮想接地点７８は十端子と同じ電圧になるように制
御され、これがグランドであるから仮想的な０ボルトで
ある。

Ｄ／Ａコンバータ５３においてＲはＩＯＫΩ、２Ｒは２
０にΩである。スイッチの状態に関わらず、２Ｒの抵抗
には電流が流れ、ディジタル値の値に従ってその２Ｒに
流れる重み電流が仮想接地点７８の方に流れるかどうか
が決定される。１香石の２Ｒに流れる電流をｉとする。

右から２番目すなわちＬＳＢに対応する２Ｒの電流は１
香石の２Ｒにかかる電圧を２Ｒで割った値であるから２
ＲＸｉ÷２Ｒでｉとな？６υっ−・′１番香石横方向の
Ｒには電流２１が流れる。右から３番目の２Ｒには２Ｒ
Ｘ　ｉ＋ＲＸ２　ｉの電圧がかかり、これを２Ｒで割る
から２１の電流が流れる。以下同様で左に行くに従って
４ｉ、８ｉとなって２のべき乗で増える電流になる。こ
の２のべき乗になった重み電流をオペアンプの方に流す
か流さないかを決めているのがＭＳＢからＬＳＢである
。従って、ディジタル重みに対応する電流が２のべき乗
の形で仮想接地７８に流れこみ、オペアンプ７６の入力
インピーダンスは無限大であるから、この電流がオペア
ンプ３６の帰還抵抗７８に流れる。従って、Ｄ／Ａコン
バータの出力電圧Ｖ。ｕｔは入力電圧をＥとすれば、 Ｖｏｕｔ” ×（Ｄｏ　＋２ＸＤＩ　＋２２ＸＤｚ ２” 十・・・・＋２”　ＭＤｌｌ−１） となる。ここで、ＤｏはＬＳＢで、Ｄｌｌ−１がＭＳＢ
であるとする。すなわち、掛算部４３の出力は等価的に
入力電圧Ｅに重みを掛けた値になっている。

その重み係数はＭＳＢからＬＳＢに人力されるディジタ
ル値で制御されることになる。一方、加算部４４は時分
割多重化アナログ信号の各電圧とディジタル重みデータ
との容積についてミラー積分器を時分割的に使用するこ
とにより累積加算動作を実行する。そして、サンプル／
ホールド回路４５は、加算結果をサンプル／ホールドす
る。

次に加算部４４を説明する。加算部４４は抵抗Ｒと帰還
キャパシタＣによる積分器である。加算部４４の入力部
には時分割加算制御部５５があり、位相制御されたサン
プル／ホールド信号Ｓ／Ｈ信号が１のとき乗算部４３の
出力電圧がオペアンプの仮想接地点７９に入力され、Ｓ
／Ｈ信号が０のとき反転回路８０によりスイッチ８１が
オンとなって乗算部４３の出力が抵抗Ｒを介してグラン
ドに接続されるので加算部４４帰還キャパシタＣには加
算されないことになる。今、Ｓ／Ｈ信号が１のとき、乗
算部４３の出力電圧は抵抗Ｒを介してオペアンプ１０２
の一端子に入力し、入力電圧を抵抗Ｒで割った電流が仮
想接地を介して帰還キャパシタＣの方に入力される。こ
の後、Ｓ／Ｈ信号がまたＯとなり、乗算部４３と加算部
４４は切り離されるので、乗算部４３は次の入力信号に
対して、重みデータを掛けることができる。キャパシタ
Ｃを含む積分回路の帰還回路８２には４つのスイッチを
用いてオフセットキャンセル機能が付加されている。今
オフセットコントロール信号ＯＣが１になったとすると
、スイッチ８３と８４がオンで、８５と８６がオフとな
る。オフセットコントロール信号ＯＣがＯの時には、デ
ータ入力部４２、データ入力端子ＤＡＴＡ　−ＩＮＰＵ
Ｔに入力電圧が与えられ、それに対応する乗算部４３の
出力が抵抗Ｒを介してキャパシタＣに入力される。この
時、スイッチ８５．８６がオンであり、キャパシタＣの
極性はオペアンプの一端子に接続されている側か−、オ
ペアンプ１０２の出力に接続されている側が十である。

次に、オフセットコントロール信号ＯＣが１である場合
にはデータ入力は強制的にはＯにされる。この場合、正
負切換回路４２及び乗算部４３のＤ／Ａコンバータ５３
を介してもしオフセットがなければ、Ｄ／Ａコンバータ
４４の出力は０ボルトとなる。しかし、オペアンプ４９
．１０３．７１．１０２があるためにオフセット電圧が
生じ、そのオフセット電圧が加算部４４のキャパシタＣ
に蓄えられる。この場合、前のオフセットコントロール
信号ＯＣがＯである場合と違ってスイッチ８３．８４が
オンとなり、キャパシタＣの十−の極性は逆転する。そ
のため、入力信号が人力された時に生じるオフセット電
圧はオフセットコントロール信号○Ｃを１にすることに
より、キャパシタＣの極性が変わり、結果として、オフ
セットがキャンセルされることになる。本発明では、こ
のように、キャパシタＣの極性の反転を用いて等測的に
オフセットキャンセル機能を有するように構成されてい
る。なお、スイッチ８７はリセット信号によって制御さ
れ、処理開始時にリセット信号が与えられた場合に、キ
ャパシタＣｈの電圧を零にし、加算部の出力を強制的に
０にリセットするものである。このＯＣ信号も位相制御
されているものとする。

加算部４４の出力はサンプル／ホールド回路４５の入力
となる。サンプル／ホールド部４５では、位相制御され
たサンプル／ホールド制御信号Ｓ／Ｈｏｕｔが１である
場合に、スイッチ８８を介して加算部４４の出力がキャ
パシタＣｈに蓄えられる。

Ｓ　／　Ｈｏｕｔ制御信号が１である場合には、反転回
路９４によってスイッチ９０の制御信号は０となり、キ
ャパシタＣｈの一方の端子はグランドに接地されず、ス
イッチ９１がオンになることによりユニットの最終出力
信号がそのスイッチ９１を介してキャパシタＣｈに入力
される。すなわち、その時の最終出力信号がオペアンプ
９６の出力端からフィードバックされてキャパシタＣ６
の下側に与えられる。従って、キャパシタＣには、加算
部４４の出力から最終出力信号の値を引いた電圧が保持
される。一方Ｓ　／　ＨｏｕＬ制御信号が０のときには
、スイッチ８９と９０がオンし、キャパシタＣｈの下側
はグランドとなり、結果としてキャパシタＣに蓄えられ
た電圧、すなわち加算部４４の出力から最終出力値を引
いた電圧値がスイッチ８９を介して１倍のオペアンプ９
３の＋側に入力され、そしてこのオペアンプ９３はバッ
ファとして働いて、オペアンプ９３の出力がシグモイド
関数の入力となる。また、Ｓ　／　Ｈｏｕｔ制御信号が
１のときスイッチ８８がオンし、キャパシタＣ６には加
算器の出力値と最終出力値との差の電圧が蓄えられてい
るときには、スイッチ９２がオンしている。そのためオ
ペアンプ９３にはＯボルトが強制的に入力される。この
時にシグモイド関数４６及びオペアンプ９６．アナログ
スイッチ１００を介してオフセット電圧ΔＶがスイッチ
９１を介してＣ，、の下側に入力される。したがってＳ
　／　Ｈｏｕｔ制御信号がＯの時点、すなわちスイッチ
８９がオンでスイッチ９２がオフである場合には、Ｃ６
に蓄えられた電圧、すなわち（加算部の出力−オフセッ
ト電圧Δ■）がオペアンプ９３とシグモイド関数４６を
介して最終出力になるが、Ｓ／Ｈｏｕｔ信号が１になる
と、この時に生成されるオフセット電圧もΔ■であるか
ら結果として、オフセット電圧かキャンセルされること
になる。

シグモイド関数を生成する非線形関数部は非線形回路選
択制御部があり、位相制御されたＳｅ１５１ｇ信号を１
にするとスイッチ９５がオンし、シグモイド関数の出力
が次段に入力される。しかし、Ｓｅ１５１ｇ信号が０の
時には反転回路９７を介してスイッチ９８の制御信号が
１となってそれがオンし、シグモイド関数の出力はカッ
トされる。すなわちＳｅ１５１ｇ信号が０の時には、サ
ンプル／ホールド部の出力電圧がシグモイド関数を介さ
ずに直接オペアンプ９６に入力される。オペアンプ９６
は本質的には出力を一端子に直接帰還する１倍のオペア
ンプでバッファの働きをする。すなわち出力インピーダ
ンスをＯにするバッファとなる。

出力部４７には時分割アナログ出力部６４と出力制御部
６３が接続されている。Ｃ３Ｉが１のときにはスイッチ
９９がオンで、スイッチ１０１もオンであるため、オペ
アンプ９６の最終出力値が。

ＤＡＴＡ　−０ｔｌＴＰＵＴに出力され、しかもその一
端子にフィードバックされて、オペアンプ９６は１倍の
オペアンプとして働く。それと同時に最終出力値がサン
プル／ホールド部４５にフィードバックされる。一方、
Ｃ３Ｉが０のときインバータ１０４を介してスイッチ１
００がオンになり、スイッチ１０１．９９がオフになる
。すなわちオペアンプ９６の出力はＤＡＴＡ　−０１１
ＴＰＵＴ線には出力されないことになる。しかし、スイ
ッチ１００がオンすることによって１倍のバッファを形
成するようにしているためオペアンプ９６の電圧フォロ
ア動作は破壊されることなく実行される。出力部４７は
出力制御入力信号Ｃ３Ｉによって出力パルス電圧を伝達
するかどうかを決める回路である。このＣ３Ｉをデイレ
イ回路１０５を介してＣ３Ｏとして出力し、層内の隣接
するニューロデツプに対する出力アナログ信号の時間タ
イミングを決定することになる。

このため、本発明では出力部４７からのアナログ信号は
時分割で伝達されるため、バス上で他のニューロチップ
からのアナログ信号と競合しない。

第５図は第４図において、オフセットキャンセルＯＣを
０ＣＯ１ＯＣ１、サイン５ＩＧＮをＰＮ。

ＰＮ、サンプル／ボールドＳＨを５ＨＩＩ、５ＨＩＯ、
サンプル／ホールドＳ／Ｈｏｕｔを５Ｈ２１，５Ｈ２０
、シグモイド選択信号Ｓｅ１５１ｇを−Ｓ　ＩＧＭ、Ｓ
　ＩＧＭ、デイジ−チェーン用信号Ｃ３Ｉをｃｓ、−ｃ
ｓでの２信号で位相制御を実現する。すなわち、１つの
制御信号を、それぞれ正相を逆相の２信号で構成しかつ
位相をずらすことにより、これらの制御信号の正相と逆
相で制御される別のスイッチが同時にオン状態にならな
いようにした信号にした場合の実施例である。なお、Ｄ
／Ａコンバータ５３の出力端に接続されたキャパシタＣ
１、抵抗Ｒｆはオペアンプ７６のフィードバック信号を
Ｄ／Ａコンバータの演算速度にあわせるためのものであ
り、ＤＴ端子には、Ｄ／Ａコンバータのディジタル入力
が加えられる。

第５図で第４図と同一箇所は同一番号を付して説明を省
略する。

第６図は、本発明の重み補正による誤差方式に基づく積
分器におけるタイミング図である。データクロックＤＣ
ＬＫと重みクロックＷＣＬＫは基本的な動作クロックで
、データクロックＤＣＬＫのハイ状態の半周期間に高速
な重みクロックＷＣＬＫが出力される。重みクロックＷ
ＣＬＫ信号は重みシリアルデータを取り込むための同期
クロックである。データクロックＤＣＬＫ信号はアナロ
グ入力信号に対する処理を行うための基本クロックであ
る。同期信号５ＹＮＣは各層において一層内の各アナロ
グニューロンプロセッサＡＮＰの同期をとる同期信号で
ある。積分器の出力電圧の変化は下の三角形で示された
部分の波形で示される。

積分波形は、サンプル／ホールド制御信号ＳＨのパルス
で制御され、このパルスがハイの間、積分の動作を実行
する。すなわち、積分器のキャパシタＣに対する充電を
開始し、このサンプル／ホールド制御信号ＳＨのパルス
がハイの間は、このキャパシタに徐々に電荷が蓄積され
て電圧は上がるが、サンプル／ホールド制御信号ＳＨの
パルスがロウとなって遮断されると、充電動作を停止す
る。

従って、この積分時間範囲でのチャージ分だけが意味を
持つ。サンプル／ホールド制御信号のパルスの幅によっ
て比例配分された電圧、即ち、入力電圧に積分ゲインを
掛けたものとなる。すなわち、入力サンプル／ホールド
制御信号Ｓ／Ｈのパルス幅がＰのとき、キャパシタＣに
充電される電圧は■３であり、サンプル／ホールド制御
信号Ｓ／Ｈのパルス幅Ｗのとき充電電圧はＶ、ｌ　とな
る。

サンプル／ホールド制御信号ＳＨが下がり、スイッチン
グ制御より積分器のキャパシタの極性が変わり、オフセ
ット分が加算されている積分出力は反転する。そして、
オフセットコントロール信号ＯＣがハイ状態でサンプル
／ホールド制御信号ＳＨが再び立ち上がると、オフセッ
ト電圧■５（ｖｂ　’　）がそのキャパシタに加算され
、ＳＨ倍信号立ち下がった時点では、結果としてオフセ
ット分がキャンセルされた積分出力値Ｖａ−Ｖ。

（Ｖ、　　′−Ｖ、　　′）を極性をもどしてサンプル
／ホールドされる。

次に、階層型ニューラルネットワークを説明する。第７
Ａ図は階層型ネットワークの概念図である。階層型では
左側の入力層の入力ノード１１０から入った入力データ
は順次右側の方向に向かって１方向にだけ処理されてい
く。中間層の各ニューロン１１２は、ダミーノード１１
１を含む前の層の出力をそれぞれ層内の完全結合で受け
るようになっている。入力層に例えば４個の入力ツード
ア １１０があると、それにダミーノード１１１の１個がた
され、中間層の各ニューロン１１２からみると入力層は
５つのニューロンに見えている。ここで、ダミーノード
１１１とは、スレッシュホールドをコントロールするも
ので、積和の結果Ｘのシグモイド関数 の値Ｘに一定値−θを加えることによりＸ軸の正方向に
シフトさせた値ｆ　（Ｘ−θ）にするものである。これ
はダミーノード１１１に対応する重みをニューロン内で
変えることと等価であるが、後述するマックスバリュー
ノード回路を用いて、定値θを生成している。このよう
に、ダミーノドに対する重みを用意しておけば、闇値を
重みで表現することができる。そして出力層のニューロ
ン１１２から中間層はニューロンが４個あるようにみえ
る。入力層に加えられた入力データは、中間層ニューロ
ン１１２、出力層ニューｏンｌ　１２で重みデータを用
いてそれぞれ積和演算を施され、結果として出力データ
を発生する。

第７Ａ図に示した階層型構造のものを本発明のＡＮＰを
用いて実現すると、第７Ｂ図のように、各層間、つまり
人力と中間層との間、中間層と出力層の間、出力層の出
力にそれぞれの独立のアナログバスＢ１．Ｂ２．Ｂ３を
設けることになφ。

縦方向のＡ　Ｎ　Ｐは全部並列に実行できるという構造
になる。出力層の出力にはサンプルホールド回路ＳＨを
付ける。

第８図は階層ニューラルネットワークを実現する本発明
のニューロコンピュータのブロック図である。ニューロ
チップからアナログニューロンプロセッサＡＮＰ　１〜
５を各層に並列に配置し、各層間に独立にアナログバス
（Ｂｌ、Ｂ２．Ｂ３）を設ける。同図において、ＡＮＰ
ｉ　　２．３で中間層を形成し、ＡＮＰ４．５で出力層
を形成する。

また、入力段のＡＮＰはなく、入力側にはアナログ入力
信号をタイミングよく入力するためのデイジー回路１７
１．１７２が存在する。Ｓ／Ｈで示す回路はサンプル／
ホールド回路１７３，１７４である。ＡＮＰ１〜５には
それぞれコントロール用のロジック信号が必要であるの
で、マスクコントロールブロック（ＭＣＢ）１８１から
各層に多くの制御信号線を送り込む。データクロックＤ
ＣＬＫはすべてのＡＮＰの入力側のデイジー回路１７１
と１７２に与えられ、アナログ処理の基本クロックとな
る。重みクロックＷＣＬＫもすべてのＡＮＰと入力側の
デイジー回路１７１．１７２に与えられ、重みデータ用
の高速クロックである。

重みメモリブロック１８５，１８６から各ＡＮＰ４．５
及びＡＮＰＩ、２．３にはその重みクロックＷＣＬＫに
同期して重みデータが入力される。

また、同期信号５ＹＮＣＩは中間層のＡＮＰに与えられ
る層の同期クロックで同期信号５ＹＮＣ２は出力層のＡ
ＮＰに与えられる層の同期クロックである。ＳＨＩとＯ
Ｃｌは中間層のＡＮＰに対するサンプル／ホールド制御
信号とオフセットコントロール信号、ＳＨ２とＯＣ２は
出力層のＡＮＰに対するサンプル／ボールド制御信号と
オフセットコントロール信号である。

左側のブロックであるデイジー回路１７１，１７２は、
人力層に相当する入力側回路である。入力ノード、つま
り入力層内のニューロンを実現するために、アナログ信
号を時分割でＡＮＰが出すのと同じタイミングで、アナ
ログ入力ポート０゜１より与えられるアナログ入力信号
を回路内に入力しなければならない。つまり、出力層か
らみれば、出力層のＡＮＰ４．５は前の中間層のＡＮＰ
ｌ、２．３からアナログ信号をアナログバスＢ２を介し
て時分割で受けることを基本動作としている。これと同
し関係が中間層と入力層にも存在しなければならない。

入力層と中間層の関係は、中間層のＡＮＰから見るとそ
の前に入力層のＡＮＰがあるように見えなければいけな
い。このことは、中間層のＡＮＰがアナログバスＢ２に
アナログ信号を出力するタイミングと同じ機能でアナロ
グ入力ボート０．１からのアナログ人力信号に対しても
決まった規則でアナログバスＢ１に出力しなくてはなら
ないという制約がある。即ちアナログ入力ボート０．１
からの入力信号はアナログバスＢ１に時分割に乗ってく
る。アナログ人力ボートＯからのアナログ信号は、適当
なタイミングでアナログバスＢ１に乗るが、そこに出力
した次のタイミングで、アナログ入力ボート１からの次
のアナログ入力信号が同じアナログバスＢ１に乗る。こ
の同期をとるために一定のタイミングで出される入力制
御信号Ｃ８Ｉをデイジー回路１７１が人力し、一定時間
後に、その回路から出力制御信号Ｃ８Ｏが出される。こ
のＣ３Ｉはマスクコントロール回路１８１のＣ３Ｏ１か
ら出力される。デイジー回路１７１，１７２は一種の遅
延回路である。

各デイジー回路１７１はマスクコントロール１８１から
入力制御信号Ｃ３Ｉを人力すると、自分は縦方向に隣接
する次のデイジー回路１７２に対して、アナログ入力ボ
ート１のアナログ出力信号を出すように、Ｃ８Ｏ信号を
次に渡すことになる。

この動作をデイジー制御と呼ぶ。

マスクコントロール回路１８１のＣ３Ｏ１が立ち上がる
と、スイッチ１７５がオンし、サンプル／ホールド回路
１７３に保持されているアナログ入力ボートＯのアナロ
グ入力信号はアナログバスＢ１に乗る。Ｃ３ＯＩはデイ
ジー回路１７１のＣ３Ｉであるから、これが立ち下がっ
てから一定時間後にＣ８Ｏが立ち上がる。これはデイジ
ー回路１７２のＣ３Ｉであると同時に、スイッチ１７６
を制御してオンにさせるので、サンプル／ホールド回路
１７４に保持されていたアナログ入力ボート１のアナロ
グ入力信号をバスＢ１に乗せる。階層構造になった本シ
ステムでは、このデイジー制御が必要となる。つまり、
アナログ入力信号に対してアナログ入力ボートＯからサ
ンプル／ホールド回路１７３を介してアナログバスＢ１
に出力すれば、次にアナログ入力信号に対してアナログ
入力ボート１からサンプル／ホールド回路１７４を介し
て同じアナログバスＢ１に出力させることになる。中間
層の各ニューロンでみているとアナログ人力ボート０の
アナログ入力信号とアナログ入力ボート１からの次のア
ナログ入力信号とは時分割で逐次に入ってくる。

各デイジー回路１７１．１７２は、アナログバスＢ１上
のバス競合を防ぐために、入力制御信号Ｃ３Ｉを特定の
時間だけ遅延させて出力制御信号Ｃ８Ｏを出す。

中間層においても、マスクコントロールブロック１８１
からの出力制御信号Ｃ３Ｏ２をＣ３Ｉとして受けるＡＮ
Ｐ　１がアナログ信号を出力したら、Ｃ８ＯをＣ８Ｉと
してＡＮＰ２に渡すと、次にＡＮＰ２が出力する。ＡＮ
Ｐ２のＣ８ＯをＣ３Ｉとして受けるＡＮＰ３が次にアナ
ログ信号を出力すことになる。要するに、ここではＡＮ
ＰＩ、２゜３の順に出力し、中間層のデイジー動作が終
わる。

これと並行して全ての動作を管理しているマスクコント
ロールブロック１８１は、出力層のＡＮＰ４にＣ３Ｏ３
を与えるとＡＮＰ　４が出力し、出力完了後、ＡＮＰ４
がＡＮＰ５にＣ８Ｏを与えるとＡＮＰ５が出力する。

出力層のＡＮＰ４．５からの出力は、それぞれマスクコ
ントロールブロック１８１からＣ８Ｏ３信号及びＡＮＰ
４からのデイジ−チェーン用出力制御信号Ｃ８Ｏによっ
てそれぞれサンプル／ホールド回路１７７．１７８でサ
ンプル／ホールドされる。この出力電圧は、アナログ出
力ボート０゜１からアナログ出力信号として出力される
他、アナログマルチプレクサ１７９で選択された後、Ａ
／Ｄコンバータ１８０でＡ／Ｄ変換され、ＭＰＵ１８２
、メモリ１８３、通信インタフェイス１８４から構成さ
れるディジタル制御手段に入力される。そして、ＭＰＵ
１８２で例えば学習時に与えたＭＰＵ内に蓄えられた教
師信号と比較し、所望の出力信号であるかのヂエソクを
行い、この結果に基づいて後述する重みメモリの重みデ
ータを変更する。マックスバリューノード回路１８７は
マスクコントロールブロック１８１からダミーノード制
御信号ＤＣ３Ｌ、ＤＣ３２が出力イネーブル１及び２に
加えられるとともに、出力端子はアナログバスＢｌ、Ｂ
２に接続される。

第９Ａ図は第８図に示した実施例にかかる階層型ニュー
ロコンピュータのタイミング図である。

各層別にその制御信号線が抜き出して書かれている。、
まず基本的な動作クロックであるデータクロツクＤＣＬ
Ｋと重みクロックＷＣＬＫは同一層のすべてのＡＮＰや
入力側のデイジー回路１７１１７２に同時に入る。

重みクロックＷＣＬＫは、重みのディジタルデータをシ
リアルで送り込むためのシリアル同期パルスで、重みメ
モリブロックから重みを読み出すための同期クロックで
ある。どのタイミングで、入力データを取り込むかはそ
れぞれの制御信号で規定する。まず第９Ａ図のタイミン
グチャートにおいて、Ｃ８０１はマスクコントロールブ
ロック１１３１から出力されるデイジ−チェーン用制御
信号Ｃ８０１、すなわちデイジー回路１７１へのデイジ
−チェーン用制御信号Ｃ３Ｉである。デイジー回路１７
１において、Ｃ３Ｉが１番目のアナログ入力信号をアナ
ログ入力ボート０からサンプル／ホールド回路５Ｈ１７
３を介してアナログバスＢ１に出力させる。すなわちタ
イミングチャートの■においてアナログ信号をアナログ
バスＢ１に出力させる。この瞬間に、アナログバスＢ１
上に電圧が乗り、ＡＮＰＩ、ＡＮＰ２．ＡＮＰ３はこの
アナログ信号に対して並列に積和演算を行う。

そのＣ８Ｏがデイジー回路１７１を通過し、Ｃ８Ｏが立
ち下がってから所定時間後に次のＣ３Ｉが■に示ずよう
に立ち上がり、デイジー回路１７２にそのＣ８Ｉが入る
。次のＣ８■は入力層の２番目のデイジー回路１７２に
入る制御信号である。

そしてＣ３Ｉがハイの間にアナログ入力ボート１からア
ナログ入力信号をサンプル／ホールド回路Ｓ　Ｈ１７４
を介してＡＮＰＩ、ＡＮＰ２．ＡＮＰ３に入力し、ここ
で積和演算を行う。マスクコントロールブロック１８１
かものＩＩ）Ｃ３１は、ダミーノードへの制御信号であ
る。各層とも入力の他にダミーノードからの信号がある
のでにニーロンノード数＋１）個のノードの形態であり
、入力層では２人力であるが、各中間層のＡＮＰからみ
ると３人力であるように見える。これを時間的に説明す
ると、２つのＣ３Ｉと１つのＤＣ３１で１つのブロック
となる制御信号である。入力のサイクルは、最初のＣ３
Ｉから始まり、ＤＣ３１のダミーへの入力で終わる。ダ
ミーノードはマンクスバリューノード回路１８７であり
、その回路はＤＣ３Ｉが入力されている間アナログバス
に固定されたある閾値電圧を出力する。すなわち■で示
すようにＤＣ３Ｉが立ち上がってからこの電圧が出力さ
れている間、中間層の各ＡＮＰは通常の入力と同様に積
和演算を行って、その固定電圧が前の２つのアナログ入
力信号の積和演算されたものの結果に加えられることに
なる。すなわち、掛は算後、足し算を実行する。５ＹＮ
ＣＩは、ｃｓｏｉが立ち上がる前のＤＣＬＫの立ち下が
りでハイとなり、［）Ｃ３１が立ち上がってから次のＤ
ＣＬＫの立ち下がりでロウとなる。これは入力層の同期
をとる信号である。ＷＣＬＫが人力されている間でアナ
ログ入力と重みデータの掛は算が行われる。

中間層のＡＮＰに入るサンプル／ホールド信号ＳＨ１に
は、２つの山Ｍｌ、Ｍ２が出力されているが、最初の山
Ｍ１の少し前で積をとり山の部分で和を生成し、ホール
ドする。そして、次の山Ｍ２でオフセット電圧Ｖｂ　　
（第６図参照）を差し引いてサンプル／ホールドする。

このような処理を入力されるすべてのアナログ信号につ
いて順次繰り返し行い、積和の計算が終わる。この場合
はダミーを含めて中間層の各ＡＮＰは積和演算を３回実
行する。これで中間層の各ＡＮＰの処理は終わり、３人
力に対する積の加算までが終了する。

また、タイミングチャートに於いてＤＣ３１が立ち下が
った直後のＤＣＬＫがハイのとき、アナログ２カボート
０．１．ダミーノードから３つの信号について積和演算
した結果が各ＡＮＰＩ、２゜３のキャパシタ（第４図、
サンプル／ホール１部４５内の０６）にホールドされる
。このような動作が基本的に繰り返されることになるが
、中間層と出力層との間にあるアナログバスＢ２にＡＮ
Ｐｌの出力信号をいつ出力するかということはマスクコ
ントロールブロック１８１から出されるＣ８０２の信号
の立ち上がりで決まる。

ＳＨＩの下に示したオフセットコントロール制御信号Ｏ
ＣＩはＡＮＰの内部においてオフセットキャンセルを行
う。すなわち各ＡＮＰは内部的にオペアンプを含むアナ
ログ回路であって、回路自体がオフセットを持っている
ため、このオフセットをキャンセルするための制御信号
がＯＣ信号である。ＯＣｌに示されるように積和の演算
が１つ実行される毎に１つのパルスが出され、内部にお
いてオフセットキャンセルが実行されている。タイミン
グチャートでは■で示すようにＣ３Ｏ２が立ち上がると
ともにＡＮＰＩからアナログバスＢ２にＡＮＰ　１にホ
ールドされていた信号が出力し、Ｃ３Ｏ２がハイの間に
出力層のＡＮＰ４が積和演算を行う。■で示されるＣ３
Ｏ２の立ち上がりはその前の入力結果の積和の結果を出
力するタイミングである。

次に、第９図を使って中間層と出力層との間のタイミン
グを説明する。

なお、同図において、中間層からのデイジ−チェーン制
御信号の出力■、■、■、■及び出力層からの出力■、
■に同期してアナログバス上にあられれるアナログ信号
は上述した入力層からのデイジ−チェーン制御信号の出
力■、■、■に同期してアナログバス上に入力されるア
ナログ信号に対して■処理サイクル前の結果が現れるこ
とになる。パイプライン処理の実行は後で説明するが、
タイミングチャートの■で示されるＣ８０２の立ち上が
り時において、ＡＮＰＩの出力が出される。

■に示されるＣ３Ｏ２の立ち上がり時にタイミングチャ
ー）　Ｓ　Ｈ２の信号を見るとパルスが２つ出されてい
る。ＳＨ２Ｈ２Ｏ２８図のブロック図において、出力層
の第１番目のＡＮＰ４に入力されている。すなわちＳＨ
２Ｈ２Ｏ２つの山のパルスにおいて、ＡＮＰ４内で和の
演算が１つ実−行される。中間層には図に示されるよう
にＡＮＰＩ、２゜３の３つの中間層のニューロンがある
が、マックスバリューノード回路１８７によるダミーノ
ードが１つ加えられ、合計４つのニューロンがあると仮
定されている。従ってＳＨ２Ｈ２Ｏ２２つのパルスが■
の部分から見て４回出力されており、このＳ　Ｈ２信号
の４組の山のパルスで中間層のアナログ信号がＡＮＰ４
に入力され積和が演算される。

この動作は当然、中間層のＡＮＰが入力信号に対して積
和演算をしているタイミングと同時に行っていることに
なり、これはパイプライン処理となっている。Ｃ３Ｏ２
の下の信号は中間層にあるＡＮＰＩのＣ８Ｏの信号で、
これは同じ中間層のＡＮＰ２に対するＣ８Ｉである。こ
れが■で示されている部分である。その下はＡＮＰ２の
Ｃ８Ｏでその下はＡＮＰ３のＣ３Ｉでこれが■である。

その下がＡＮＰ３のＣ８○であり、その下の■がダミー
ノードのＣ３ＩであってこれはＤＣ３２、ずなわちマス
タコントロールブロックから出される信号である。Ｃ３
Ｉで見ると■、■、■、■の順序でそれぞれ中間層のＡ
ＮＰＩ、ＡＮＰ２．ＡＮＰ３、そしてダミーノードのマ
ックスバリューノード回路１８７に人力される。この間
Ｓ　Ｈ２信号は２つの山を持つパルス信号を４つ出して
いる。

すなわち、ＡＮＰ４の出力層のニューロンは人力アナロ
グ信号と重みとの積を４つ分加えることになる。■の部
分でＡＮＰＩにＣ３Ｉが人力している時にはＡＮＰＩか
らアナログ信号が中間層と出力層の間のアナログバスに
信号が出され、これがＡＮＰ４に入力される。そしてこ
の時、対応する重みデータがＡＮＰ４に入力され、それ
と共に積が実行され、ＳＨ２Ｈ２Ｏ２１の山で加算され
、第２の山でサンプル／ホールドされる。そしてこの計
算が終わると、ＡＮＰＩからＣ８Ｏの信号が立ち上がり
、これがＡＮＰ２のＣ３Ｉとなる。これが■の状態であ
り、この時重みデータとアナログバス上のデータとが掛
は算され、和が計算される。■が立ち下がったあと所定
時間後にＡＮＰ３へのＣ８Ｉがハイとなり■で示ずよう
にＡＮＰ４で積和演算が行われる。このような積和の演
算がＡＮＰｄ内で計算され、■のところでマックスバリ
ューノード回路１８７から出力される固定電圧がＡＮＰ
４に人力され、これが内部のいままで蓄えられた積和に
加えられることになる。

以上の動作は出力層のＡＮＰ５に対しても並行して行わ
れる。ここに同時処理がある。ＡＮＰ　４で計算された
積和演算の結果が出力層に接続されたアナログバスＢ３
に出力されるタイミングはマスクコントロールブロック
１８１から出されるＣ３Ｏ３の立ち上がりである。マソ
クスバリニーノド回路１８７がアナログバスＢ２に出力
するための制御信号がＤＣ３２であって、これが■に対
応する。このＤＣ３２までは中間層における計算結果を
出力するまでの動作である。タイミングチャートのこれ
よりも下に書いである信号に対しては同じような動作で
あり、中間層とカスケードに接続された出力層側の動作
を規定する信号パルスである。Ｃ３Ｏ３が立ち上がると
、ＡＮＰ４で１算された積和演算の結果が出力されるこ
とになる。

出力層ではＡＮＰ４、ＡＮＰ５の２個が出力される。な
お、例えば■のＣ３Ｏ２の立ち上がりは、ＡＮＰ　１に
入る信号で、この立ち上がりはＤＣＬＫよりも遅れてい
る。これはアナログ入力信号とディジタル重みデータと
の積演算を行う場合、ＷＣＬＫてディジタルデータを読
み込む時にシリアルであって、これを内部でパラレルに
変換するディジタルデータの読み込み時間とアナログ入
力信号がＤ／Ａコンバータすなわち乗算処理部に到達す
るまでの時間を考慮してＣ３Ｏ２の立ち上がりを遅ら（
でいるからである。すなわち、最初の頭の部分でズして
いるのは、データの呼び出し、つまりシリアルデータの
読み込み時間が含まれている。データがセットし終わる
のはＤＣＬＫの立ち上がりから、しばらくたった時間す
なわちＷＣＬＫで１６サイクル後である。アナログ乗算
の開始時間はＣ３Ｏ２が立ち上がってからＷＣＬＫで８
サイクルたった後である。

第１０図は、ディジタル重みデータの読み込みタイミン
グを示すタイミングチャートである。同図において、マ
スタクロックＭＣＬＫ、同期信号５ＹＮＣ，重みクロッ
クＷＣＬ　Ｋ、データクロックＤＣＬＫ、実際の重みデ
ータＷＤＡＴＡが示されている。重みデータＷＤＡＴＡ
は重みメモリからビットシリアルで読み出され、１６ビ
ツトがシリアルに人力される。Ｓはサインビットで、Ｂ
１４〜ＢＯまでが数値ビットである。同図において重み
データＷＤＡＴＡのＢ８．Ｂ７．Ｂ６の部分が重みクロ
ックＷＣＬＫとの対応として図の下方に拡大された形で
表現されている。重みクロックＷＣＬＫは周期が２５０
　ｎ５ｅｃでデユーティ比５０％になっている。ＷＣＬ
Ｋの立ち下がりからシーケンサ内部にあるアドレス更新
用のカウンタの伝播遅延時間後に重みメモリにアドレス
が与えられる。即ち重みメモリ　（ＲＡＭ）のビットｎ
のアドレスは重みデータＷＤＡＴＡのビット７が格納さ
れている重みメモリのアドレスである。このアドレスが
確定した後、ｔＡＡ時刻後にビット７が読み出されてい
る。ビット７からビット６への変化は重みクロックの次
の周期への変化によって決まり、ビット６は次の周期で
読み出されている。重みデータの１６ビツトはＡＮＰに
入力され、ＡＮＰに入力されるアナログ電圧との積が内
部のＤ／Ａコンバータによって計算されるので、アナロ
グ電圧の入力開始は、データクロツタＤＣＬＫからの立
ち上がりからずっと後に入力される。即ち、アナログ入
力電圧は入力されてからＤ／Ａコンバータに到達される
までの時間があるのでその時間とディジタル重みデータ
が内部にセントされる時間とを制御し、重みデータの到
着時間とアナログの到着時間がちょうど一致するように
アナログ電圧を入力する必要がある。

例えば、アナログ入力端子の立ち上がりは、重みデータ
のＢ７あたりから立ちあげ、重みデータのＢＯが入力さ
れ、その後すべての重みデータが内部で確定した頃にそ
のアナログ値との乗算がスタートするように時間の制御
をとる必要がある。

そして加算はＤＣＬＫが次にロウになる期間で行われる
。

ＡＮＰの動作時間は、５ＹＮＣ信号とＷＣＬＫ。

及びデータＤＣＬＫで規定される。そしてアナログ入力
電圧はＡＮＰの入力端子からディジタル重みデータと積
を実行するＤ／Ａコンバータ迄の電圧到達時間等にかな
りの時間誤差があるので、マージンを見込んでＣ３Ｉの
立上りはＤＣＬＫの立上りより遅れたところから始まる
ことになる。

第１１Ａ図はマスクコントロールブロック１８１の構成
図である。マスクコントロールブロック１８１はすべて
の制御信号を総括する部分である。

主要な構成要素は外部バスインタフェイス回路２００、
制御パターンメモリ２０１及びマイクロブログラムシー
ケンサ２０２とマイクロコードメモリ２０３、アドレス
作成部２０４である。外部バスインタフェイス回路２０
０は、ＭＰＵ等に接続するためのインタフェイスでアド
レス線２０５、データ線２０６及び制御信号線２０７に
接続されている。外部バスインクフェイス回路２００の
上位アドレス比較回路２０８、レジスタであるＤＦＦ２
０９はそれぞれＭＰＵ等から与えられる上位アドレスを
デコードし、上位アドレスが予め定められた番地である
場合に、下位アドレスとデータをそれぞれＤ−ＦＦ２０
９，２１１にタイミング回路２１４からのラッチ信号を
トリガとしてセットする。そのアドレスとデータはそれ
ぞれバスドライバ２１０と２１２を介して、内部アドレ
スバスと内部データバスを介して内部に入力される。

そのアドレスはマイクロコードメモリ２０３を参照して
、マイクロコードをデータバスを介してＭＰＵ側から書
き込む場合等に利用される。また下位アドレスはバスド
ライバ２１０を介してマイクロコードアドレスをマイク
ロプログラムシーケンサ２０２にも渡され、ＭＰＵ側か
らの特定なアドレスで制御パターンメモリ２０１を参照
できるようにしている。

ＭＰＵあるいは主記憶からのデータはデータ線２０６を
介してＤ−ＦＦ２１１にランチされた後、バスドライバ
２１２を介してマイクロコードメモリ内のセパレートＩ
１０ＲＡＭ２１３あるいは、制御パターンメモリ２０１
内のセパレー１−Ｉ１１−ｌ１ＯＲＡ、２１６に加えら
れる。ＭＰＵ或いはメモリからのデータストローブ信号
が制御信号線２０７を介してタイミング回路２１４に加
えられるとアクノリッジ信号を返送する通信方式で、ア
ドレスやデータの送受信に関する制御が行われる。タイ
ミング回路２１４はＤ−ＦＦ２１１．ＤＦＦ２０９への
ランチタイミングやＷＲ倍信号介してマイクロコードメ
モリ２０３、制御パターンメモリ２０１への書き込みタ
イミング等を制御する。

第９図のタイミングチャートに示されるようなニューロ
チップに与える複雑な制御信号の”　１　”“０”パタ
ーンは、制御パターンメモリ２０１に１周期分格納され
、その１周期分のパターンをマイクロプログラムシーケ
ンサ２０２の制御に従って制御パターンメモリ２０１か
ら読み出すことによって生成する。例えばリセット信号
Ｒｅ５ｅｔ　％データクロックＤＣＬＫ、重みクロック
ＷＣＬ　Ｋ。

Ｃ３ＯＩ、ｔｓｏ２．Ｃ３Ｏ３や５ＹＮＣＩ、５ＹＮＣ
２、ＳＨＩ、ＳＨ２、ＯＣｌ、ＯＣ２等の制御信号はセ
パレー）　Ｉ１０ＲＡＭ２１５から読出され、パターン
に付随する制御情報つまりシーケンス制御フラグは第２
のセパレートＩ１０ＲＡＭ２１６から読み出される。例
えば制御パターンメモリ２０１は１０００１．１０００
１というパターンが格納されている場合には、１，０”
ビットのパターンであるから、この“”１０”ビットの
パターンを繰り返すように制御パターンメモリ２０１の
アドレスを制御すれば、このパターンの繰り返しが制御
パターンメモリ２０１から読み出されることになる。す
なわち制御信号のパターンは非常に複雑なパターンであ
るので、これらのパターンを予めこのセパレートＩ１０
ＲＡＭ２１５に格納しておき、そのセパレートＩ１０Ｒ
ＡＭ２１５のアドレスをマイクロプログラムシーケンサ
２０２の制御に従って指定することによって順次そのビ
ットパターンを出力する構造になっている。

よって、幾つかの同じパターンを繰り返すことになるの
で、その繰り返しをどのように実現するかはアドレス制
御に従う。この１周期分のパターンをオリジナルパター
ンと呼ぶことにする。オリジナルパターンを繰り返すた
めには、マイクロプログラムシーケンサ２０２に制御パ
ターンメモリ２０１からの特定な情報をフィードバック
する必要がある。すなわち第２のセパレートＩ１０ＲＡ
Ｍ２１６内のシーケンサコントロールフラグを条件入力
としてマイクロプログラムシーケンサ２０２に入力する
ことにより、マイクロプログラムシーケンサ２０２は第
１のセパレートＩ１０ＲＡＭ２１５内のオリジナルパタ
ーンの入っている先頭アドレスに戻るように制御する。

このことにより、オリジナルパターンの繰り返しが実行
される。すなわち、マイクロプログラムシーケンサ２０
２はその条件が満たされるまで汎用ボート出力線２０２
−１を介してセパレートＩ１０ＲＡＭ２１５へのアドレ
ス信号を逐次に生成する。通常はこのアドレスはインク
リメントされるがオリジナルパターンの最終になったと
いう条件が満たされると、そのオリジナルパターンが格
納されている先頭アドレスに戻るようにする。結果とし
て特定なパターンが繰り返しセパレートＩ／、ＯＲＡＭ
２１５から制御パターンが出力される。

第１１Ｂ図Ｌｔ、マスクコントロールブロック１８１を
制御するメモリ２０１及び２０３内の情報の相互関係で
ある。同図において、制御パターンメモリ１が第１のセ
パレートＩ１０ＲＡＭ２１５に相当し、制御パターンメ
モリ２が第２のセパレートＩ１０ＲＡＭ２１６に相当す
る。マイクロコードメモリ２０３内には、シーケンサ２
０２の制御コードが記憶され、主に、Ｊｕｍｐ命令とＲ
ｅｐｅａ　を命令が格納されている。アドレスの増加方
向にみて、特定なアドレスにＲｅｐｅａ　を命令があり
、この反復命令に従う制御パターンメモリ内のパターン
１の繰り返し数は制御パターンメモリ２の対応するアド
レスに格納され、例えば「１０」であるとすれば、１０
回の反復を実行することになる。このようにして、アド
レスが増加し、マイクロコードメモリのＪｕｍｐ命令に
来たときに、マイクロコードメモリ２０３内の第２のＪ
ｕｍｐで５００Ｈに飛び、Ｐａｔｔｅｒｎ２を出力する
。Ｐａｔｔｅｒｎ　２を５回繰り返すと、マイクロコー
ドメモリ２０３内の第３のＪｕｍｐで、再びｒ、１００
　ＨＪに飛び、Ｐａｔｔｅｒｎ　１を出力することにな
る。このようにして、オリジナルパターンが繰り返され
て、制御パターンメモリ１から読み出される。

この制御パターンメモリ２０１を参照するアドレスの読
み出しクロックに同期してＷＣＬＫが作られており、重
みメモリ１８５，１８６からＷＣＬＫに同期して情報が
読み出される。重みメモリ１８５．１８６へのアドレス
はアドレス作１部２０４のアドレス１及びアドレス２か
ら出力されるアドレス信号によってアクセスされる。ア
ドレス１とアドレス２はそれぞれ、中間層と出力層に対
応して分離している。中間層にあるＡＮＰに与えるべき
重みデータはアドレス１によって指定される重みメモリ
１８５から読み出され、出力層へのＡＮＰへの重みデー
タはアドレス２によって指定される重みメモリ１８６か
ら読み出された内容である。各アドレスは重みメモリ１
８５，１８６の内容が重みデータの各ビットをアドレス
が増す方向に１ビツトずつ格納されているので、アドレ
スカウンタ２１７，２１８へのカウント制御信号がマイ
クロプログラムシーケンサ２０２から与えられる必要が
ある。そのアドレスカウンタ２１７２１８によってこの
アドレスがバスドライバ２１９．２２０を介して次から
次へと重みメモリ１８５．１８６へのアドレス信号とし
て、インクリメントして与えられる。そして複数の重み
データがその重みメモリ１８５，１８６から読み出され
る。

第１のセパレートＩ１０ＲＡＭ２１５からＷＣＬＫとマ
イクロプログラムシーケンス２０２からのカウンタ制御
信号がアドレス作成部２０４内のアンド回路２２１．２
２２に加えられている。カウンタ制御信号がハイのとき
、ＷＣＬＫによってアドレスカウンタは更新され、ＷＣ
ＬＫの１〜１６ビツトまではアドレスカウンタ２１７，
２１８をインクリメントする。そして、残りのＷＣＬＫ
１７〜２６ビツトに対しては、カウンタ制御信号をロウ
とすることによりＷＣＬＫをインヒビットとしてアドレ
スカウンタ２１７，２１８のインクリメントを停止する
。そして、５ＹＮＣＩ、５ＹＮＣ２に同期して、それぞ
れカウンタリセット信号をマイクロプログラムシーケン
ス２０２からアンド回路２２１，２２２に送出して、ア
ドレスカウンタ２１７．２１８をリセットする。このこ
とにより、重みメモリ１８５，１８６のアドレスを先頭
アドレスに戻す。なお、マスクコントロールブロック１
８１から出力されるモード信号は、重みメモリの１通常
使用、すなわち重みメモリをＭＰＵデータバスから切り
離し重みデータをＡＮＰに与えるモードと、重みメモリ
をＭＰＵデータバスに接続し、ＭＰＵから重みメモリを
参照するモードを形成するためのものである。

モード信号は、ＭＰＵからのデータの下位ビットが、下
位アドレスの１ビツトとタイミング回路２１４からの書
込み信号からＷＲをアンド回路２２３にて生じるアンド
信号をトリガとしてフリップフロップ２２４にセットさ
れることにより形成される。このモード信号がＯのとき
重みメモリは通常使用となる。

書込み信号ＷＲと内部アドレスバスの１ピントがアンド
回路２２３を介してフリップフロップ２２４のクロック
端子に入力され、内部データバスのＬＳＢがフリップフ
ロップ２２４のデータ端子に入力される。上位アドレス
を比較回路２０８でマスタコントロー、ルブロソク１８
１が選択されているかを判定し、選択されている場合、
下位アドレスとデータをＤＦＦ２０９，２１１に取り込
む。

このような、インタフェイス動作はＭＰＵに接続される
他のデバイスに対しても同様に行われるが重みメモリは
通常ＡＮＰに対し重みデータを供給しているので、ＭＰ
Ｕのデータバスに直接接続するとバス競合が生じる。こ
れを防ぐために、内部データバスのＬＳＢがフリップフ
ロップ２２４に取り込まれた時はモードを１として、重
みメモリを後述するようにチップセレクトしないように
して、重みメモリからデータバス上にデータが生じない
ようにする。内部アドレスバスが所定タイミングにおい
て、内部アドレスバスによって、マイクロコードメモリ
２０３と制御パターンメモリ２０１のいずれかのアドレ
スを指定し、そのアクセスされたアドレスに内部データ
バスから所望のデータを書き込む。これにより、マイク
ロプログラムシーケンサ２０２やマイクロコードメモリ
２０３、セバレー１−１１１−１１０ＲＡに記憶された
プログラムを変更するか、セパレー）Ｉ１０ＲＡＭ２１
５に記憶された制御パターンを変更する。

第１２Ａ図はこの重みデータメモリ２３０のデータ格納
構成図である。同図において列方向の８ビツトは同じア
ドレスに入った８ビツトデータの情報であり、各ビット
は下からＡＮＰＩ、ＡＮＰ２・・・ＡＮＰ８に与えられ
る。行方向はアドレスが異なり、図に示すように左に行
（はどアドレスが増加する方向となっている。重みデー
タはサインビットを含めて１６ビツトであるからこれを
アドレスの小さい方向から大きい方に向かって格納する
。ＭＳＢは、サインビットで、それ以外の１５ビツトは
数値ビットである。マイクロプログラムシーケンサ２０
２からアドレスがＷＣＬＫに同期してインクリメントさ
れると、重みデータの１ワ一ド分、すなわち１６ビツト
がＭＳＢから順にＬＳＢまで読み出されることになる。

８個の複数のＡＮＰに同時にこれらの重みデータが渡さ
れる。このようにアドレスの増加する方向にデータが格
納される構造になっているため、この重みデータに対す
るアドレスのカウンタが必要となる。

すなわち、ＭＳＢからＬＳＨの重みデータデータの１ワ
一ド分がカウントされたら、１個分の重みデータになる
ようにカウントされる制御が必要となる。この制御はや
はりマイクロプログラムシーケンサ２０２で行っている
。

第１２Ｂ図は重みメモリブロック１８５．１８６具体的
回路である。メモリ２３０はＭＢ８４６４Ａ−７０とい
うＲＡＭである。出力はＡＮＰ　１〜ＡＮＰ８に対応す
る８ビツトである。基本的にＭＰＵのバスから見たバス
信号線とマスクコントロールブロック１８１から見える
アドレス１と２のどちらかを使う。アドレス１と２は前
述した第１１Ａ図のアドレス１と２である。このアドレ
ス１と２はＷＣＬＫに同期してインクリメントされる形
で入力される。８ビツトのデータは同時に読み出され、
各ビットはＡＮＰＩ〜ＡＮＰ８に対して同時に与えられ
る。

モード信号がＯのときアンドゲート２３３を介して、重
みメモリ２３０はチップセレクトされ、このとき、マイ
クロプログラムシーケンサ２０２からのアドレス１．２
がマルチプレクサ２３４で有効となる。そして、重みメ
モリ２３０から重みデータがＡＮＰ　１〜８に送られる
。一方、反転回路２３１の出力は、ハイであるからトラ
イステートパストランシーバ２３２はディスイネーブル
状態となって重みメモリ２３０の出力はＭＰＵへと出力
されない。

ＭＰＵに出力する場合には、モード信号を１にして、Ｍ
ＰＵからの適当なアドレス情報によって、アドレスデコ
ーダ２３５を介してメモリ２３０をチップセレクトし、
メモリ２３０にＭＰＵからアドレスを与える。モード信
号が１のとき、ＭＰＵバスへの読み出しまたはバスから
メモリ２３０への書き込みの制御すなわちリードライト
の方向は、ＭＰＵからアンドゲート２３６を介して来る
ブタ線の読み出し信号Ｒｅａｄ　Ｓｉｇｎａｌ　によっ
て決められる。

次に学習のアルゴリズムについて説明する。

第１２Ｃ図は本発明に利用されるバックプロパゲーショ
ンという学習アルゴリズムのフローチャートである。学
習は次のように進められる。本発明のニューラルネット
ワークすなわち、ＡＮＰの集合によって構成される階層
型ネットワークの入力に学習すべき完全情報がＭＰＵか
ら図示しない入力制御回路を介して入力される。そして
、その入力信号は入力端回路、中間層及び出力層を介し
てネットワーク出力にＡ／Ｄコンバータを介した後ＭＰ
Ｕに与えられる。ＭＰＵ側の主記憶内に学習アルゴリズ
ムが存在する。ＭＰＵ内は、教師信号を主記憶から取り
入れ、ネットワークの出力と教師信号との誤差を調べる
。もし、その誤差が大きければ、ＭＰＵは、ネットワー
クが正しい出力を出す方向に、ネットワークの接続の強
さである重みデータを変えることになる。この重みデー
タは重みメモリ２３０を介して各層のＡＮＰに加えられ
る。

重みデータが学習アルゴリズムによって更新される場合
、第１２Ｃ図のパックプロパゲーション学習アルゴリズ
ムに従うことになる。学習アルゴリズムがスタートする
と、ＭＰＵは出力層のＬ番目のニューロンＡＮＰＬは教
師信号ＹＬと、現在の出力ＹＬ　との誤差を求めてそれ
をＺＬに代入する。出力ＹＬは、ニューロンＡ　Ｎ　Ｐ
　Ｌの出力であるから、例えばシグモイド関数を非線形
素子として使うならば、この非線形関数の出力値として
出されたものである。従って、ニューロンＡ　Ｎ　Ｐ　
Ｌにおいて、誤差ＺＬを非線形関数の入力側に誤差伝播
する必要がある。誤差伝播を行う場合、エネルギー関数
、すなわち誤差信号の２乗に１／２を掛けたエネルギー
、すなわち ＥＬ　＝　１／２　（ｙｔ、　−ＹＬ　）　２の非線形
関数人力Ｘ、に対する偏分、すなわち２９Ｘ。

は次のように変形できる。

＝（Ｙｔ、　　　Ｙｔ、　　）　　・　ｒ（ｘＬ　）と
なる。ここで、非線形関数ｆ　（ｘＬ）がシグモイド関
数であるとするならば、 ■１−である。従って、δすなわちエネルギーの非線形
関数入力ＸＬに対する偏分はＶＬ×ＺＬとなり、すなわ
ちＳ２に示されるＵｌ−となる。このエネルギーの非線
形関数入力に対する誤差分δをさらに中間層へ逆伝播さ
せる必要がある。

中間層の第に番目のニューロンをＡ、とする。

Ａｌ１の出力はＹｋとする。出力層のニューロンＡＮＰ
Ｌの非線形関数入力ＸＬはすべての中間層にあるニュー
ロンの出力（Ｙ、　　・・Ｙｋ、４Ａ、ｌ）マテノそれ
ぞれに重みＷＬＫを掛けた積和で表現される。

従って、Ｘｔの重みＷＬＫに対する偏分はとなる。一方
、エネルギーＥＬに対する重みＷＬＫの変分は次式で与
えられる。

このシグモイド関数の微分子　′（ＸＬ　）を変形する
と、 ｆ　　’　　（ＸＬ　　）　　−Ｙｔ、　　（１−ＹＬ
　　）となる。これはフローチャートの８２に示される
となる。すなわちＳ３のＴｔｘは ＥＬ θＷＬｋ を表現しているもので、エネルギーの重みに対する偏分
である。従って、このＴＬＫを重みの変化分ΔＷとすれ
ばよいが、収束を早めるために８４に示される第１式の
第２項を加えて、次のような漸化式にして重みを修正す
る。

ΔＷＬｋ−αＴＬｋ十β・△Ｗ１う ＷＬｌｌ＝Ｗ、、＋ΔＷ、に ここで、α、βは定数である。今、出力層の特定なニュ
ーロンＡＮＰＬに注目しているが、このＡＮＰＬは中間
層のニューロンにすべて接続されているものとするなら
ば、各ＡＮＰＬに対してＫを１からＫ　ｍｎｘまで繰り
返す必要がある。これがフローチャートのＲ１に示す繰
り返しで、中間層のニューロン数に□つだけ繰り返すこ
とになる。この繰り返しが終わると出力層の特定なニュ
ーロンＡＮＰＬに対する逆伝播が終了することになる。

従ってこれをすべての出力層のニューロン（ＡＮＰＩ　
、　ＡＮＰ２　、　　・−−、ＡＮＰＬ　ｍａｉ＋　）
に対して行う必要があるため、フローチャートのＲ２に
示すように、Ｌを１からＬｌｌａＸまで繰り返すことに
なる。すなわち、最終出力層のニューロンの数Ｌ　ｍａ
ｘだけ繰り返すことになる。

次に今度は中間層から人力層に向かって学習することに
なる。アルゴリズムはほぼ同様であるが、誤差信号は教
師信号と出力電圧との差で表現できず、Ｓ５の式になる
。すなわち、Ｚ、が中間層のに番目のニューロン、Ａ、
の出力誤差信号に対応する項となる。これは次式によっ
て明らかである。

−ΣＷＬ　ｋ　−ＵＬ となる。従って、Ｓ５のＺｋのインデックスＬに対して
１からＬ　ｍａつまで、すなわち出力の数だけ繰り返す
（Ｒ３）ことによって中間層の誤差信号骨Ｚ、が計算さ
れる。その後は中間層と出力層との間のアルゴリズムと
同じである。すなわち、まず、シグモイド関数の微分値
Ｖ、を出し、それを用いてＵｋ、すなわちエネルギーの
非線形関数入カに対する変化分を８６で求める。Ｓ７で
そのＵ。

を用いて人力層の出力、ＹＪとの積Ｔｋ１を求める。こ
れを重み変化分の主要部として、Ｓ８に示すように収束
を早めるための第２項を加えて、ΔＷ５．を求め、前の
値ＷｋＪにそのΔＷｋ　Ｊを加えて新たなＷｋｊとする
。これが重みの更新である。この重みの更新を入力数Ｊ
イ□だけ繰り返す（Ｒ４）。すなわちｊ＝１からＪｆｆ
ｌａｘまで繰り返すことによって入力層と中間層の間の
重みが更新されることになる。なお、Ｓ５のＺ、は中間
層の出力の誤差信号に対応するものであって、これは出
力層のエネルギーの関数入力値に対する偏分しＬを後ろ
向きに逆伝播した形で表現され、ＷＬＫは中間層と出力
層との重みが定まって初めて定まるものである。すなわ
ち重みの更新に対する計算は出力層のニューロンＡＮＰ
Ｌから始めて中間層のニューロンＡＮＰＫに移り、中間
層のニューロンＡＮＰＫではその重み変化分ΔＷはその
前段のΔＷが決まらないと計算できないものとなってい
る。

従って最後の入力層まで遡って始めて８１算が可能とな
るところからこの学習はバックプロパゲーションと呼ば
れている。

バックプロパゲーションによる学習は学習用のデータを
完全情報として入力し、結果を出力する前向き動作とそ
の結果のエラーを小さくするようにすべての結合の強さ
を後ろ向きに変えることになる。その為、この前向き動
作も必要となる。この前向き動作において本発明のアナ
ロダニニーラルネット部が有効に利用される。また、出
力値を逆伝播するアルゴリズムはＭＰＵで実行される。

なお、シグモイド関数でない非線形である場合には、そ
の非線形の微分値が異なる。例えばｔａｎｈ（Ｘ）であ
るならば学習アルゴリズムは第１２Ｄ図のように、非線
形の微分結果は、出力層ではＶＬ−１−ＩＹＬＩとなり
（Ｓ２’）、中間層では■。

−１−ＩＹｋ　ｌ　　（３６′）となる。

その他は、第１２Ｃ図と同じ参照符号をつけて説明を省
略する。

第１３図は入力側のデイジー回路１７３，１７４の構成
図である。図中２４０，２４１，２４２はＤタイプのフ
リップフロップである。ＤＣＬＫ信号の立ち上がりでＤ
端子に入力されるデータをセットし、出力Ｑを１の状態
にする。第１のフリップフロップ２４０は、ＤＣＬＫの
立ち下がりで、Ｃ３Ｉ信号をセットする。そして、次の
立ち上がりで第２番目のフリップフロップ２４１にその
出力信号をセットする。

その出力は第３番目のフリップフロップ２４２のＤ端子
に入力されている。その入力をセットするクロック信号
は４ビツトカウンタ２４３の出力である。カウンタ２４
３はＷＣＬＫの立ち下がりでトリガされる。クリアされ
るのはＤＣＬＫの立ち下がりである。従って、ＤＣＬＫ
の立ち下がりにカウンタ２４３はオールＯとなり、ＷＣ
ＬＫの立ち下がりが８回入力された後、上位ビットのＱ
Ｄ倍信号ハイとなるので、これがトリガとなってフリッ
プフロップ２４２はＣ３Ｏにハイ信号を出力する。フリ
ップフロップ２４１の出力が０になればＣ３Ｏはクリア
される。このような動作により、Ｃ３Ｉが立ち下がって
、ＷＣＬＫの８パルス分に相当する所定な時間通過した
のちＣ８Ｏが出力されるというデイジー動作が行われる
。

第１４図はダミーノードのニューロンを形成するマック
スバリューノード回路１８７の具体的回路図である。同
図において抵抗２５０、ツェナーダイオード２５１．２
５２、抵抗２５３、電圧フォロア２５４．２５５は一定
電圧を形成する回路である。抵抗２５０．２５３とツェ
ナーダイオード２５１．２５２を介して＋１２ボルトか
ら一１２ボルトに電流が流れると電圧フォロア２５４．
２５５の人力には、それぞれ＋７ボルトと一７ボルトが
形成される。これらの電圧は電圧フォロア２５４．２５
５の出力抵抗２５６を介して出力される。この２つの一
定電圧を時分割で引き出すようにアナログスイッチ２５
７〜２６４を用いて制御する。Ｔモードの信号が０の時
、その一定電圧はアナログスイッチ２５７を介して次の
電圧フォロア２６５に与えられる。Ｔモードが１すなわ
ち、テストモードの時にはアナログスイッチ２５８によ
ってその出力はアナロググランドに抑えられるため、０
ポルトが電圧フォロア２６５に入力される。テストモー
ドでは、バス上のオフセットがＭＰＵに通知されること
になる。電圧フォロア２６５は、出力部のスイッチ制御
によってイネーブルされる。出力イネーブルが１のとき
、アナログスイッチ２６０がオンで電圧フォロアとして
働き、その出力が与えられるが、この時、ダミーノード
出力には出力されない。逆に出力イネーブルがＯの時に
ダミーノード出力に出力される。アナログスイッチ２６
０とその出力のスイッチ制御は出力イネーブルｌまたは
２によって制御され、０イネーブルである。すなわち出
力イネーブル１または２がＯの時にダミーノード出力に
一定電圧が出力される。なお、ダミーノード出力は上側
が入力層のダミーノード用であり、２番目が中間層のダ
ミーノード用の出力である。このダミーノードの出力電
圧は適当な値に固定されるため、スレッシュホールド電
圧として使用可能となる。なお、ツェナーダイオード２
５１，２５２は逆バイアス状態で一定の電圧を出すもの
であり、固定電圧は、＋７ボルトから一７ボルトまでの
範囲で可変できるようにしている。出力イネーブル１．
２はアナログバスにつながっている他のＡＮＰからの出
力電圧とそのアナログバス上で衝突を避けるためにマス
クコントロールブロック１８１からのダミーノード制御
信号ＤＣ３でイネーブル状態が決められている。

第１５図は非線形間数発生回路であり、第１６図、第１
７図、第１８図はＡＮＰ内部のディジタルロジック側の
ハードウェアである。

第１５図はシグモイド関数を実現するトランジスタ回路
網である。ここでいうシグモイド関数とは連続で単調非
減少な関数を指し、かつ線形関数を特に除外するもので
はない。同図において３４３．３５６，３７８，３９０
，２９８，３１４のトランジスタとそれに対になったト
ランジスタで差動増幅器を形成し、コレクタ側に接続さ
れたトランジスタ群がそれぞれカレントミラー回路であ
る。差動ＡＮＰの左側のトランジスタのコレクタを流れ
るコレクタ電流が出力電流である。カレントミラーで電
流の方向を変えて出力している。電流は出力ｖＯに接続
されている抵抗３３６にはいる。抵抗３３６によって電
圧か電流に変えられる。

ドライブ能力がないため、出力にはハイインピーダンス
のオペアンプバッファで受ける。トランジスタ３３７，
３３９より入力端の回路はバイアス回路である。シグモ
イド関数を実現するために区分線形法を使っている。シ
グモイド関数の各区分の傾きはエミッタに接続されたエ
ミッタ抵抗３４４と出力抵抗３３６の比によって決めら
れる。この時トランジスタ３４３等のエミッタ抵抗も含
まれる。各差動ＡＮＰのゲイン：す異なる。各区分線形
の移り変わりに対するブレイクポイントは飽和特性を利
用している。その飽和特性はすべて異なる。■０の出力
点において、各オペアンプから出力される電流の総和の
値がシグモイド関数になるように各ＡＮＰの飽和特性を
変えている。トランジスタ３４５と抵抗Ｒ１は電流源で
ある。トランジスタ３４６と抵抗Ｒ２、トランジスタ３
５３と抵抗Ｒ３等はすべて同じ電流を供給する電流源で
ある。すなわち、電流値は同じになるように抵抗が決め
られている。すべて同一電流源である。トランジスタ３
４５，３４６のコレクタは接続されているので、和の電
流が抵抗３４４．３４７の交点に流れる。トランジスタ
３４３，３４８のコレクタ電流は、バランスした時点で
は同じになる。

トランジスタ３５１はカレントミラーの特性をよくする
ためのものである。トランジスタ３５０はダイオード接
続である。電流の向きを変えるということは出力に対し
て、電流を引っ張りこむ場合と電流を外に出す場合があ
る。同図に示すように、カレントミラーのトランジスタ
３５１のコレクタからは出力に向かって電流が流れる。

下側のトランジスタ配列は沢山あるが、エミッタとコレ
クタが同じ点に接続されているトランジスタは同しトラ
ンジスタである。例えばトランジスタ３５８と３６０は
同じトランジスタでこれはトランジスタ３４５と同じも
のである。また３５９と３６１も同じトランジスタでこ
れは３４６に対応する。３６８　３６９のトランジスタ
は同じであり、これは３５３に対応する。以下、同様で
ある。したがって、同じ電流で駆動される定電流電源を
有するオペアンプが出力電圧の正負に従って電流の向き
が異なるような動作を行うものが全部で６個ある回路で
ある。また、トランジスタ３３７，３３８はレベルシフ
トであり、３３０と３２７もレベルシフトである。レベ
ルシフト回路はシグモイド関数の正と負で動作範囲がほ
ぼ同じになるようにするためのものである。トランジス
タ３５２はトランジスタ３５１のコレクタ電流とトラン
ジスタ３５３のコレクタ電流が等しくなるための補正用
のものである。トランジスタ３６７．３８５，２８７．
３０７も同様である。

第１６図は、ニューロチップ内に供給するパルス信号の
形成するためのシーケンスジェネレータ２８（第２図）
の具体回路である。４０１と４０２及び４０４と４０５
はインバータで、各インバータはクロック用のインバー
タである。フリップフロップＦ、Ｆのランチ信号の立ち
上がり用と立ち下がり用とに分けてクロックを作ってい
る。同図のフリップフロップは立ち上がりクロックでラ
ッチするもので、インバータとＦ、Ｆで立ち上がりラッ
チのＦ、Ｆを形成する。例えばＤＣＬＫでは、インバー
タ４０１を１個通ったものが立ち下がりランチ用のクロ
ック信号となる。そしてインバータ４０２を通ったもの
が立ち上がりラッチ用のクロックＤＣＬＫとなる。同様
にインバータ４０４の出力が立ち下がり用のＷＣＬＫで
インバータ４０５の出力が立ち上がり用クロックＷＣＬ
Ｋである。Ｆ、Ｆ４１０において、５ＹＮＣ信号をＤＣ
ＬＫの立ち下がりがラッチしている。Ｆ、　　Ｆ４１０
と４１５で５ＹＮＣ信号をＤＣＬＫの１サイクル分遅ら
せ、５ＮＣ２信号を作って、５ＹＮＣとその１クロツク
遅れた信号とで１τのパルスを作っている。５ＹＮＣが
立ち上がった後の１τ（Ｄ　ＣＬ　Ｋの１周期）のパル
スでＡＮＰ内の積分用コンデンサの放電を行う。すなわ
ちＣＲ３Ｔという信号がそのコンデンサのリセット信号
である。

もう１つのＤＳＨ２は５ＹＮＣの立ち下がりからＤＣＬ
Ｋの１τ分の長さをとったパルスであって、これがＡＮ
Ｐ内のサンプル／ホールドのコンデンサに対するサンプ
ル／ホールド信号となる。４１１のＦ、Ｆではクロック
がＷＣＬＫで、データがＤＣＬＫであるから、ＷＣＬＫ
でＤＣＬＫ信号をラッチしている。その後ナントゲート
４１４で５ＹＮＣ信号がハイになっていて、かつＤＣＬ
Ｋがハイという状態で最初にきたＷＣＬＫをトリガして
Ｆ、Ｆ４４３のクロックにしている。ナントゲート４１
４とインパーク４４０でアンドとなる。

Ｆ、Ｆ４４３において、５ＹＮＣ信号がハイになってい
る状態で最初にきたＷＣＬＫという信号がディジタル重
みデータすなわちＷＤの符号ビットを取り込んでいる。

この信号はシリアルに入ってくる重みディジタルデータ
のＭＳＢ、ずなわち符号ビットである。すなわちＦ、Ｆ
４１１とアントゲ−１−（４１４，４４０）のタイミン
グで符号ビットをＦ、Ｆ４４３がランチする。４ビツト
の２進カウンタ４１６はＷＣＬＫのパルス数をかぞえる
。１６ビツトのディジタル重みデータが入ってくるので
１６回数える。数え終わったところで、出力がハイとな
り、インバータ４２３に入る。この信号は１６個カウン
トし終わったことを指示する信号である。この信号はシ
リアルにＡＮＰに入ってきた重みデータをシフトレジス
タ２７　（第２図）に入れる制御等に使われる。またカ
ウンタ４１６の最下位ビットはインバータ４２２に人力
される。このインバータ４２２の出力はＣ８Ｏ信号を生
成する。Ｃ８Ｏはデイジ−チェーンの制御信号であって
、アナログバスＢ１において、前段の２つのＡＮＰから
出される信号の競合を防ぐため、前の時刻のＣ８が落ち
た後、次のＣ８を出すようにデイジー動作を実行するた
めのデイレイ回路を形成する必要がある。このデイレイ
の遅延時間はＷＣＬＫをカウントし、そのカウンタ値で
形成している。カウンタ４１６のカウントが終わり、フ
リ・７プフロソプ４３３にその終わったという指示の信
号がインバータ４２３を介してラッチされるが、これは
ＷＣＬＫでたたいている。すなわち１７（回目のＷＣＬ
Ｋでたたいている。インバータ４３７と４３８を通して
、ラッチされた信号がカウンタ４１６に戻り、カウンタ
４１６のインクリメント動作をこれ以上させないように
ディスイネーブルの制御を行っている。インバータ４３
８の出力がロウになると、カウンタ４１６はカウントが
停止する。Ｆ、Ｆ４３３の頁の出力はフリップフロップ
４４２に入っている。これがシフトレジスタ４０８の出
力のゲート信号になる。ずなわち、１６１１１のディジ
タル重みデータが入ってくるのをシフトレジスタ４０８
で順々にシフトし、符号ビットを除いた数値ビットの１
５ビツトのデータをパラレルに並べたところでこれらを
出力する。シフトしている間は出力は出ないようにし、
全部入ったところで出力するためのゲート信号がＷＲで
ある。シフトレジスタ４０８の内容はＡＮＰの掛算器に
与えられる。Ｆ、Ｆ４３３から出力される信号は、分岐
されてシフトレジスタのイネーブル信号に使われる。Ｆ
、Ｆ４４２はＦ、Ｆ４３３の出力を立ち上がりでラッチ
するものである。ＷＣＬＫの１６個の立ち下がりラッチ
でシフトが完了し、その後ゲートを開くのに立ち上がり
ラッチでもよいが、立ち下がりで行っている。Ｆ、Ｆ４
１２はシグモイド関数の選択用のパルス信号を作るもの
である。Ｆ、Ｆ４１２を使ってリセット信号がはいった
時点で、ＷＤ、すなわち重みディジタル入力信号がＯか
１によってシグモイドを使うか使わないかを選択する。

この方法は本システムで使用されない場合もある。実際
はシグモイド選択信号は、外部から直接形成する。下の
回路はデイジ−チェーン回路である。カウンタ４１６の
出力をＦ、Ｆ４３４でデイレイを作り、そのデイレイで
最後のＦ、Ｆ４４５をトリガを掛けている。このことに
より、ＤＣＬＫの１τ分ズラした上に、そのままズラす
のではなく、頭をおとすようにしている。すなわちＣ３
Ｉ信号それ自身はＤＣＬＫの１周期分はないこともあり
、そのＣ８ＩをＣ８ＯにするためにはＣ３Ｉに対して、
最初の、例えば、２マイクロ分を削って波形の前を遅ら
せ、後ろはそのまま信号を作っている。ゲート４２５と
４２７はＣ３Ｉのバッファゲートである。正のバッファ
とインバータバッファである。

第１７図はサンプル／ホールドＳ／Ｈ信号と、ＯＣ信号
を形成する位相制御回路２９（第２図）である。Ｓ／Ｈ
信号はインバータ５１５に入るものと、ゲート５２４に
入るものと別れている。ＯＣ信号も同様である。Ｓ／Ｈ
信号がゲート５２４とインバータ５１５に別れ、インバ
ータ５１５経出でゲート５２５に入るとその後はインバ
ータが８段ある。Ｓ／Ｈ信号に対してそのままの位相と
逆位相の２通りの信号を作っている。これはインバータ
を数段骨カスケードに結合し、たすきがけすることによ
り２つの出力が同時に１になることを避けている。すな
わち、サンプル／ホールドＳ／Ｈ信号の２つ、Ｓ／ＨＯ
とＳ／Ｈ１を形成し、それが両方ともＪにならないよう
にするようにしている。すなわち、インバータチェーン
はＳ／Ｈ信号の両方が同時オンを避けるためのデイレイ
回路である。デイレイの遅延時間はインバータチェーン
の長さによって決まり、片方がオンになってから数段骨
遅らせ、もう片方をオンにしている。

Ｓ／ＨＤＯとＳ／ＨＤＩに関しても同様である。

００信号に関する回路も基本的には同じであるが、それ
はＣＲ３Ｔ信号がゲート５２８と５２９に入っているの
で、ＣＲ３Ｔが１の場合には強制的に両方出力を１にす
る。ＯＣＯとＯＣｌの両方共、同時に１になることを避
けているが、○Ｃの場合はＣＲ３Ｔが１の場合だけ同時
に１になるようにしている。このことにより、アナログ
スイッチのｔｔｉ制御を介して積分器のコンデンサの電
荷を放電するというリセット機能を実現している。

第１８図は１５ビツトのシフトレジスタ２７（第２図）
である。ゲート６０２と６０３及び６０１４、そしてＦ
、Ｆ６２７で１ビツトに相当し、これを使って説明する
。ゲート６０３には、前の時刻の出力が入力されている
もので、これはＦ。

Ｆ６２８の出力である。前のビットからの入力というこ
とで、シフト用のデータ信号となる。ゲート６０３に入
っている他の信号は５ＨＦＴ、ずなわちシフト信号のイ
ンバータである。これはシフト制御信号で、これが有効
のとき、シフトの指示を行うことになる。またゲート６
０２にはＦ、　Ｆ６２７そのものの出力が入っている。

これは自分自身の出力をフィードバックしていることに
なる。

ゲート６０２の他の入力には５ＨＦＴ信号のインバート
が同じように入っているが、この位相はゲ−）６０３に
入っているものと異なる。これによりシフトが無効の時
に、今の出力をそのまま保持することになる。クロック
信号はシフトと無関係に常時入ってくるので、クロック
が入ってもシフトが有効でなければシフトは行わない。

シフト信号５）ＩＦＴが有効の時だけ前のビットをシフ
トし、ゲート６０３を通って入力することでシフト動作
となる。ＷＲ倍信号ゲート６３２．６３３等のアンドに
入っている。これは各ビットの出力を出すか出さないか
の選択信号となり、乗算器の方にシフトレジスタに格納
されたデータをわたすかどうかの制御信号となる。また
、ファンアウトをとるために、例えばインバータ６２０
によって１５個のうち５個のＦ、Ｆのリセット信号そし
て、ゲート６２６で１０個のＦ、Ｆのリセット信号を受
は持つようにしている。ファンアウトのシフトレジスタ
６０８はシフトイネーブル５ＨＦＴと出力のイネーブル
ＷＲの機能がついている。

次に、本発明に係るニューロコンピュータを帰還型ネッ
トワークで構成した場合について説明する。

第１９Ａ図は帰還型ネットワークの概念図である。

帰還型ネットワークの場合にも、基本的には入力が存在
するが、自分が出力した信号も帰ってくるという帰還路
をもった構造となる。この帰還方式は、階層型ニューラ
ルネットワークにおける１層を時分割多重使用するタイ
プとして利用される場合と、またいわゆるホップフィー
ルド型のニューラルネットワークとして利用される場合
がある。

前者の場合、ＡＮＰの入出力信号は、時分割であるので
、各ＡＮＰの出力点ではある一定のシーケンスサイクル
毎にその間じＡＮＰの出力データが逐次に出力されて、
１つシーケンスサイクルごとに階層型ニューラルネット
ワークの入力層、中間層、出力層として順次動作する。

後者の場合、ＡＮＰの出力が特定の値になるまで、つま
り安定するまで、出力電圧が帰還される。帰還している
結果を出した時に、その結果が前のデータ、つまり自分
が前に出したデータと一致するまで、状態が繰り返され
、安定解に達すれば収束となる。

本発明の実施例によれば、第１９Ｂ図に示されるように
、帰還路を共通アナログバスＣＢで実現することになり
コの字型の帰還部が存在する。そして１個目分が計算し
て出したものが出力され帰還路を通じて各ＡＮＰからの
出力がフィードバックされることになる。この帰還動作
を繰り返していく。

第２０図は本発明のニューロコンピュータを階層型ネッ
トワークとして動作する帰還型ネットワークによって実
現した実施例である。アナログ入力ボート１．２からの
時分割アナログ人力信号に対してＡＮＰｌ、２．３にお
いて積和演算を行い、ＡＮＰＩ、２．３を中間層として
動作させＡＮＰｌ、２．３からアナログバスＢ２に時分
割出力し、この出力信号を帰還路であるアナログコモン
バスＣＢを介してアナログバスＢ１に帰還し再びこの帰
還信号に対してＡＮＰｌ、２．３で積和演算を行うこと
により、ＡＮＰＩ、２．３を出力層として動作させるこ
とにより、−層のＡＮＰＩ、２３により階層型ネットワ
ークを実現したものである。マックスバリューノード回
路１８７はマスクコントロールブロックのＤＯ３出力を
受けてアナログバスＢ２にダミー信号を生ずる。そして
マスクコントロールブロックからＤ　ＣＬ　Ｋ及びＷＣ
ＬＫがそれぞれデイジー回路１７１に入力され、Ｃ８Ｉ
信号の立ち上がり及び立ち下がりのタイミングを規定す
る。

第２１Ａ図は第２０図に示した帰還型階層ネットワーク
のタイミングチャートである。

ＤＣＬＫが立ち上がっている間だけ、ＷＣＬＫは発生し
、ＤＣＬＫが立ち上がってからアナログ信号が定常化し
、かつ重みデータがシリアルに入ってきた後で、パラレ
ルに揃う前のタイミングでマスクコントロールブロック
１８１からのＣ３Ｏ１がデイジー回路１７１に入力され
■に示すように立ち上がる。この時アナログ入力ボート
１よりサンプル／ホールドＳ　／　Ｈに保持されている
アナログ信号はアナログスイッチ１７５を介してアナロ
グバスＢ１に現れ、ＡＮＰＩ、２．３で積和演算が行わ
れる。次のＤＣＬＫの入力で、デイジー回路１７２への
Ｃ３Ｉが■に示すように立ち上がると、アナログ入力ポ
ートからの入力信号を保持しているサンプル／ホールド
回路Ｓ／Ｈの信号がアナログスイッチを介してアナログ
バスＢ１上に現れ、ＡＮＰＩ、２．３で２回目の積和演
算が行われる。さらに次のタイミングでＤＣＬＫが入力
した後、■に示すようにマスクコントロールブロックよ
りダミー信号ＤＯ３が発生し、ＡＮＰｌ２．３において
は、固定電圧に対する３回目の和が実行される。次の５
ＹＮＣ信号が立ち上がっている間に、ＡＮＰｌ、２．３
の出力層の積和演算が行われる。重みメモリへのアドレ
ス１の信号のアドレスカウント禁止信号が立ち上がって
いる間だけ、アドレスカウンタをカウントするＷＣＬＫ
がイネーブルされ、それ以外の時には、そのカウントは
抑止される。次に、Ｃ３Ｏ２がマスクコントロールブロ
ックよりＡＮＰＩに与えられると、ＡＮＰＩは、前回の
積和の結果をアナログバスＢ２に出力し、アナログ共通
バスＣＢを通してアナログバスＢ１に帰還し、■で示す
ように再びＡＮＰｉ、２．３において積和演算を行う。

Ｃ３Ｏ２がＡＮＰＩの内部のデイジ−チェーン回路にお
いて、所定遅延を加えられた後、ＡＮＰ２に■に示すよ
うに入力信号Ｃ３Ｉを加え、この時、ＡＮＰの出力信号
がアナログバスＢ２に共通バスＣ’Ｂ及びアナログバス
Ａ１、Ｂ１を介して再びＡＮＰＩに加えられ、ここで積
和演算が行われる。同様にＡＮＰ２からのＣ８ｏは所定
時間遅らせた後、ＡＮＰ３のＣ３Ｉ信号となり、このＣ
８Ｉ信号が■に示すように立ち上がった時にＡＮＰ３の
出力信号がアナログバスＢ２．共通バスＣＢ、アナログ
バスＢ１を介して再びＡＮＰＩ、２．３に帰還されてこ
こで積和演算が行われる。同様に■に示すようにダミー
ノードからの信号ＤＣ３の立ち上がりの際に再び、固定
電圧に対してＡＮＰｌ、２３により和の演算が行われる
。そして、次のＣ８０２の信号の立上りでＡＮＰＩ、２
からＳ／Ｈを介して出力が■、■に示すように生じる。

なお、アナログ入力ボート２からは出力されない。

ここで■、■、■はＡＮＰＩ、２．３が中間層として動
作し、■、■、■はＡＮＰｌ、、２．３が出力層とし、
て動作する。従ってこの実施例によれば、ＡＮＰｌ、２
．３の１層のみの構成で階層型ネットワークを構成でき
る。

第２２図は本発明にかかるアナログニューロコンピュー
タをホップフィールド型の帰還型ネットワークで構成し
た実施例であり、第２３図はそのタイミングチャートで
ある。マスクコントロールブロック１８１の、メモリ・
アドレス端子及びモード端子の出力が重みメモリブロッ
ク１８５に加えられ、この重みメモリブロック１８５の
データ出力であるＢＩＯはＡＮＰ　１、ＢｌｌはＡＮＰ
２、Ｂ１２はＡＮＰ３に接続される。マスクコントロー
ルブロック１８１のＣ３Ｏ１の端子からの出力信号は、
デイジー回路１７１、スイッチ１７５に加えられ、この
信号の立ち上がりで、アナログ入力ボート１からのサン
プル／ホールド回路１７３の出力をアナログバスＢ１に
乗せる。そしてデイジー回路１７１で所定時間遅延され
た後、Ｃ８○の出力が生じ、これがデイジー回路１７２
にＣ８Ｉとして加えられてアナログ入力ボート２に接続
されたサンプル／ホールド回路１７４の信号をスイッチ
１７６を介してアナログバスＢ１に乗せる。

同様にデイジー回路１７２′の出力信号Ｃ８Ｏがアナロ
グ人力ボート３に接続れたサンプル／ホールド回路１７
４′の出力スイッチ１７６′を開いてその信号をアナロ
グバスＢ１に乗せる。ＡＮＰｌでは第２３図に示すよう
に、ＤＣＬＫ信号の１周期で１つの積和の演算を行い、
ＤＣＬＫ信号がハイの時に重みクロックを駆動し、その
重みクロックに同期して入るディジタル重みデータと、
アナログ入力信号との掛は算を行い、ＤＣＬＫの後半の
ロウ信号の時に、サンプル／ホールド信号ＳＨがハイと
なり、積分器のキャパシタにおいて、和の動作を行う。

すなわちＣ３Ｏ１すなわちデイジー回路１のＣ３Ｉがハ
イになっている期間■で、バスＢＩ上のアナログ信号に
対してＡＮＰｌ、２３は積和演算を行う。また、マスク
コントロールブロック１８１からのＯＣ信号がハイとな
ると、ＡＮＰｌ２．３はオフセットキャンセルを行い、
サンプル／ホールドして１つの積和演算周期を終える。

次に第２のデイジー回！？＆１７２の人力信号Ｃ３Ｉが
ハイ■になるので、次のアナログ入力ボートからの入力
信号に対しＡＮＰＩ、２．３は積和演算を行う。そして
、その積和演算周期が終了した後に、デイジー回路１７
２′にＣ８Ｉ信号が入り、サンプル／ホールド回［１１
７４′から出力信号が生じて、■で示すように第３番目
の積和演算サイクルに入る。

次にマスクコントロールブロック１８１からＣ８０２信
号■が生じて、ＡＮＰＩから前回の積和サイクルの時に
形成されていた信号がアナログバスＣＢを介して帰還さ
れ、その帰還された信号に対して、ＡＮＰＩ、ＡＮＰ２
．ＡＮＰ３で積和演算を同時に行う。次に所定時間遅延
した後、ＡＮＰｌのＣ８Ｏ出力信号が■でＡＮＰ２に加
えられ、ここでデイジ−チェーン的に前回の積和サイク
ルの時に蓄えられた信号をＡＮＰ２が出力する。この信
号はアナログバスＣＢを介して帰還されてＡＮＰＩ、Ａ
ＮＰ２．ＡＰＮ３で積和演算を■で駆動する。そして同
様に所定時間遅延した後、ＡＮＰ２のＣ８○が■でＡＮ
Ｐ３に加わえられ、ここでＡＮＰ３からの出力をアナロ
グバスＣＢを介して帰還して、ＡＮＰＩ、ＡＮＰ２．Ａ
ＰＮ３において■で積和演算を行う。帰還型ネットワー
クにおいては、第２３Ａ図及び第２３Ｂ図に示すように
、３つのＡＮＰにおいて、６つの積和演算サイクルを経
て出力が、それぞれサンプル／ホールド回路１７７．１
７８．１７８′を介してアナログ出力ボート０、■、２
へと出力される。また、サンプル／ホールド回路１７７
．１７８．１７８′の出力信号がアナログマルチプレク
サ１７９で選択出力されたものをＡ／Ｄコンバータ１８
０を介してＭＰＵ１８２、メモリ１８２、通信インター
フェイス１８４を含むデジイタル制御回路に与えられる
。ＭＰＵ１８２で現時刻のニューロン出力状態と前時刻
のニューロン出力状態が同じになったかどうかをチエツ
クする。同じになれば収束したものと判定する。このよ
うに、１本の共通アナログバスＣＢを介して実行される
。帰還動作を繰り返していくことによって安定解に到達
すればこれを最終的な出力とする。

第２４図は、帰還型ネットワークと階層型ネ。

トワークを組み合わせたものの最適実施例である。

入力層としてデイジー回路が設けられ、中間層にはＡＮ
ＰＩ、２．３が設けられる。出力層にはＡＮＰ４．５が
設けられる。そして中間層のＡＮＰｌ、２．３の出力は
アナログバスＢ２と共通アナログバスＣＤを介してアナ
ログバスＢ１に帰還される。また、アナログバスＢ１、
Ｂ２にはダミーノードとして働くマックスバリューノー
ド回路１８７が接続されている。そして、出力層を構成
するＡＮＰ４．５の出力はサンプル／ホールド回路１７
７．１．７８をそれぞれ介してアナログ出力ボート０及
び１に出力される。Ｂ３は出力層アナログバスである。

第２５図を用いて第２４図に示したニューラルネットワ
ークの動作を説明する。

まず、ＤＣＬＫ及びＷＣＬ、Ｋがマスタコントロルブロ
ソクからデイジー回路１７１及びＡＮＰｌ、２，３，４
．５にそれぞれ入力される。マスクコントロールブロッ
ク１８１から■に示すようにＣ３ＯｌがＣ３Ｉとして第
１のデイジー回路１７１に入力されるとアナログ入力ボ
ートＯからの信号がサンプル／ホールド回路１７３及び
スイッチ１７５を介してアナログバスＢ１に生じ、ＡＮ
Ｐｉ、　　２．　３において積和演算がＳＨＩ及びＣＳ
１の制御で行われる。

次に、Ｃ３Ｏ１が立下がった後、所定時間経過後に第２
のデイジー回路１７２に入力されるＣ８Ｉ信号が■に示
すように立ち上がると、アナログ入力ボート１からの信
号かサンプル／ホールド回路１７４及びスイッチ１７６
を介してアナログバスＢ２により中間層のＡＮＰＩ、２
．３において、ＳＨＩに示すように積和演算が行われる
。同様にＣ８Ｏが信号が立ち下がった後、所定時間経過
後に■に示すように第３のデイジー回路へのＣ３Ｉ信号
が立ち上がると、中間層ＡＮＰＩ、２．３で積和演算が
行われる。そして、中間層ＡＮＰ　１゜２．３の出力は
Ｃ３Ｏ２が■で示すように立ち上がってＡＮＰＩに加え
られると、アナログバスＢ２に出力されその出力は共通
アナログバスＣＢを介してアナログバスＢ１に帰還され
るので、中間層のＡＮＰＩ、ＡＮＰ２．ＡＮＰ３におい
ては再び積和演算が行われＳＨＩとＯＣＩの制御で積和
演算が行われると共に、ＡＮＰＩの出力はアナログバス
Ｂ２上に生じているので、ＡＮＰ４．ＡＮＰ５において
も、ＳＨ２とＯＣ２の制御で積和演算が行われる。すな
わち、この実施例においては、中間層ＡＮＰＩ、ＡＮＰ
２、ＡＮＰ３と出力ＦＪＡＮＰ４　　ＡＮＰ５において
同時に積和演算が行われる。

次に、Ｃ３Ｏ２が立ち下がった後所定時間経過後に中間
層のＡＮＰ２に■に示すようにＣ３Ｉ信号を入力される
とＡＮＰ２の出力信号はＡＮＰ２、共通バスＣＢを介し
てアナログバスＢ１に帰還されるので、ＡＮＰＩ、２．
３においては再び積和演算が行われると共にＡＮＰ４．
５においても同時タイミングで積和演算が行われる。

さらに、■で示すようにＣ３Ｉ信号がＡＮＰ３に入力さ
れるとＡＮＰ３は出力信号をアドレスバスＢ１に生じる
のでＡＮＰｌ、２．３及び出力層のＡＮＰ４．５で同時
に積和演算が実行される。

その次に、マックスバリューノード回路１８７ヘダミー
信号ＤＳＣＩが■で与えられると、アナログバスＢに■
に一定電圧が出力され、この電圧は共通バスＣＢ及びア
ナログバスＢ１を介して帰還され、これに対して、ＡＮ
ＰＩ、２．３で積和演算が行われる。それと共に出力層
ＡＮＰ４．５でも積和演算が行われる。

５ＹＮＣＩは、中間層で積和演算される期間と中間層及
び出力層で積和演算される期間にわたってハイであり、
５ＹＮＣ２は中間層と出力層で積和演算がされる間がハ
イである。そして、Ｃ８０３が出力されるとＡＮＰ４は
■のところで出力を生じ、そのＣ３Ｏ３信号が立ち下が
った後、所定時間後にＡＮＰ５もまた出力を■のところ
で生ずる。

なお、アドレス１及びイネーブル信号がロウである間は
ＷＣＬＫが抑止される。

本発明によれば、ｎ個のニューロチップからなる前段層
とｍ個の複数のニューロチップからなる後段の層を考え
るとき、従来は配線数がｎｍ個になるのに、本発明の実
施例によれば、アナログバス１本にすることができるの
で配線数を大幅に減少させることができ、また、ｎ個の
ニューロチップからなる層に入力アナログ信号を入力す
る際に、放送方式と同様にアナログバスを介して同時に
入力できるので、１層内のｎ個のニューロチップが並列
演算ができる。さらに、各層についてもパイプライン処
理が行われるので、演算速度を高速にできる。

また、ニューロチップをアナログ回路で構成しているの
で、回路の規模が小さくてすみ、このため電力も小さく
てすむので、多数のニューロチップによりニューロコン
ピュータを構成するこができる。さらに、ニューロチッ
プの数を増やすことはマスクコントロールブロック内の
制御ハターンメモリに格納されて制御パターンをかえる
ことにより容易に行える。

第２６Ａ図、第２６Ｂ図は実際のＡＮ、Ｐが持っている
誤差を発生するメカニズムの概念図である。

第２６Ａ図は入力電圧が既知である特定の値である場合
で、ニューラルネットワークの出力電圧が点線に示され
る理論値であってもＧ１から０５までのニューロンに相
当するＡＮＰにおいて、積分ゲインのバラつきがあるた
め点線のような理論値からズした出力値が生成される場
合がある。第２６Ｂ図は入力電圧が０ボルトの場合であ
ってこの場合も出力電圧はオフセット電圧として出力さ
れる。このような出力における誤差電圧をどのように測
定すればよいかということが重要な問題である。

第２７図、第２８図はそれぞれこのパルス的な誤差電圧
を計る階層型及び帰還型のニューラルネソトワークにお
ける誤差計測用回路である。マックスバリューノード回
路１８７の出力はアナログバスに接続されている。また
、ＭＰＵから与えられるデータをポートレジスタにセッ
トし、その制御信号Ｅｎ、Ｔｎｍド、レイヤーモードの
各ビットはマックスバリューノード回路１８７に与えら
れるが、そのマックスバリューノードに与えられるイネ
ーブル信号は同時にオペアンプの出力のスイッチの制御
にも利用される。例えばイネーブル信号１の時には中間
層の電圧はＡ／Ｄコンバータ７０７を介してＭＰＵに入
る。このことによって誤差の計測が可能となる。Ｔモー
ドとはテストモードのことであり、このＴモードを使う
ことによって前述したＯ入力に対する中間層と出力層の
アナログバスにおける電圧がＡ／Ｄコンバータを介して
ＭＰＵで測定可能となる。例えば、Ｔモード−１では階
層形のニューラルネットワークでは０人力に対するオフ
セット電圧が応答となるはずである。０人力時にＡ／Ｄ
コンバータを介してどのような電圧がセンスされるかを
モニタする。各層毎にモニタするために中間層及び出力
層に接続されたアナログバス電圧が順番にＭＰＵに転送
される。Ｔモードを逆にローにすると、今度はハイレベ
ルの電圧が常に出される。ＤＣ３１とＤＣ３２は、オア
回路に入力されており、ポートレジスタから出力される
Ｅｎがハイの間はロウにされている。ポートレジスタに
よってＴモードを１にし、レイヤを１にセットし、Ｅｎ
をハイにすれば、入力層だけをロウにして出力をモニタ
することが可能となる。その結果を記憶する。次にレイ
ヤをロウにすれば中間層のアナログバス上のオフセット
をセンスできる。この選択を行うのがポートレジスタで
ある。第２８図の帰還型の場合では基本的にはバスは１
本であるから１回の計測で可能となる。どちらも積和演
算を実行しないと、オフセット電圧の測定やゲイン誤差
は測定できない。後述するように、ダミーノードに対す
る重みを変えてその時の出力電圧を測定する。この場合
、それぞれのＣ３ＩとＣ８Ｏの制御を行い、Ｔモードで
各層の出力状態をセンスする。このセンスしたデー夕を
Ａ／Ｄコンバータを介してＭＰＵにとる。

第２７図の誤差計測用回路を第２９Ａ図及び第３０Ａ図
の動作タイミングチャートを用いて、より具体的に説明
する。第２９図において、ＤＬＣＫの１周期において、
積和の１サイクルが行われる。そのＤＣＬＫの１周期の
前半のＤＣＬＫがハイの時に重みクロックＷＣＬＫが少
なくとも１６個入力される。この重みクロックＷＣＬＫ
は、シリアルデータをシフトレジスタに１６（固蓄える
ためのクロックである。５ＹＮＣ信号は１つのＡＮＰの
動作タイミングを規定するもので、ＤＣＬＫより半サイ
クル前に立ち上がり、ＤＣＬＫの半分のサイクルの点で
立ち下がる。ＳＨはサンプル／ホールド信号でそのＷＣ
ＬＫが入力した後、すなわち入力アナログデータとディ
ジタル重みデータとの積が行われた後にその積信号をコ
ンデンサにまずチャージするものである。そして、サン
プル／ホールド信号の最初のハイ信号が立ち下がった時
点で、オフセットキャンセル信号○Ｃが立ち上がり、コ
ンデンサの極性を逆に反転する。その時、コンデンサへ
の入力信号は、０にカットしておいて、再びサンプル／
ホールド信号の次のハイ信号において、コンデンサにチ
ャージを行うと、コンデンサには、入力信号Ｏの時のオ
フセット電圧に等しい電圧がチャージされる。これによ
ってコンデンサはオフセット分だけ少なくなった信号、
すなわちオフセットがキャンセルされた信号が蓄積され
ることになる。しかし、これでもオフセットが残る場合
には更に本発明の誤差吸収方式を利用する。

第２７図において、ポートレジスタ１にＭＰｔＪよりテ
ストモードに入る指令信号が入力されると、Ｅｎ出力が
ハイに立ち上がり、テストモードの１または０がイネー
ブル状態となる。レイヤがロウからハイに立ち上がると
、中間層のテストを行う。

そして、Ｔモードが１の時には、オフセットの誤差信号
を検出する場合である。レイヤがハイであり、Ｅｎ信号
がハイであるので、ゲート７０２及び７０３を介して出
力イネーブルがハイとなる。

そして、マックスバリューノード回路の中間屑入力への
固定電圧をＯボルトまたはハイ状態にするため、その回
路をイネーブル状態にする。出力イネーブルがハイに立
ち上がると、中間層のテスト終了までハイの状態となる
。すなわち、中間層について、オフセットの誤差を検出
する。ここで、上述したようにＤＣＬＫがハイ信号とな
り、積和の１周期が行われる。その後で、Ｃ３Ｉ　　（
Ｃ３Ｏ２）がハイとなり、ＡＮＰＩから出力がアナログ
バス（中間層）上に出力される。

次に一定時間たったＡＮＰ２へもＣ３Ｉ信号がデイジ−
チェーン的に加えられるので、ＡＮＰ２からも同様にア
ナログ出力信号が出力され、中間層の出力バス上にのる
。さらに所定時間経過後に、ＡＮＰ３のＣ３Ｉ信号がハ
イに立ち上がるので、ＡＮＰ　３からアナログ出力信号
が中間層の出力のアナログバス上に出力される。中間層
に出力された各アナログ信号はオペアンプ７０４及びア
ナログスイッチ７０５，７０６を介してＡ／Ｄコンバー
タ７０７に加えられる。そしてＡ／Ｄコンバータ７０７
の出力ＱｆはＭＰＵに送られ、それぞれ主記憶に一時保
持される。次に、第２９Ｂ図のタイミングチャートに示
されるように、Ｔモードを１にしてダミーノードの出力
電圧をハイにして、各ＡＮＰの出力電圧ＱｇをＭＰＵが
センスする。

ＭＰＵはこのＱｆとＱｇから求まる加算器利得Ａｇ＝（
Ｑｇを求める。

また、ポートレジスタ１のレイヤの出力がＯの時にはイ
ンバータ７０８とゲート７０９．７１０を介して出力イ
ネーブル２にハイ信号が加えられるので、中間層のダミ
ーノード出力端子すなわち、マックスバリューノード回
路の第２の出力端子から出力信号が生じて出力層のＡＮ
Ｐ４．５のオフセットを検出する。そして、その出力は
前述と同様にオペアンプ７１１．アナログスイッチ７１
２７１３を介してＡ／Ｄコンバータ７０７に加えられる
。なお、アナログスイッチ７１４，７１５はＡ／Ｄコン
バータ７０７へと出力しない場合に電圧を電圧フォロア
で保護するものである。なお、ＡＮＰ４及び５の出力は
サンプル／ホールド７１５．７１６で一時保持されて、
アナログ出力信号として出力される。上述したものはＴ
モードが１の場合であるので、ＡＮＰＩ、２．３．４．
５にはそれぞれ０の入力信号が加えられるから、ＡＮＰ
ｌ乃至５のオペアンプのオフセット電圧がＡ／Ｄコンバ
ータ７０７からＡＮＰに出力される。

なお、第２９Ｂ図に示すように、Ｔモードを立ち上げた
時には、ダミーノードアウトプット・フォ・インプット
・レイヤ及びダミーノードアウトプット・フォ・インタ
ミオーデソト・レイやからはハイレベルのアナログ信号
か出力されるので、Ａ／Ｄコンバータ７０７からはＡＮ
ＰＩ乃至５を構成するオペアンプの出力電圧Ｑｆ（後述
する）が出力される。

第２８図は帰還型ニューラルネットワークにおける誤差
計測用回路を示し、第３ＯＡ、第３０Ｂ図はその動作タ
イミングを示す。マックスバリューノード回路１８７か
らは入力層へのダミーノード出力を示す出力信号のみが
出力され、ＡＮＰｌ２．３にそれぞれ入力される。ＡＮ
ＰＩ、２．３の出力アナログバスは共通バスＣＢを介し
て入力側のアナログバスへと帰還される。ポートレジス
タ１、ゲート７０２，７０３、オペアンプ７０４、アナ
ログスイッチ７０５．７０６、Ａ／Ｄコンバータ７０７
、ゲート７０８，７０９，７１０及びアナログスイッチ
７１４の動作は第２７図の動作と同様である。１層で出
力層を兼ねるので、階層型のような出力層はないので出
力層へのダミーノード出力は生じない。出力層へダミー
ノード出力を与える第２の出力イネーブル端子は接地さ
れる。

そして、ＡＮＰＩ、２．３からの出力信号はサンプル／
ホールド回路７１８，７１９，７２０を介して出力され
る。

第２８図の誤差計測用回路を第３０Ａ図及び第３０Ｂ図
の動作タイミングチャートを用いて、より具体的に説明
する。第３０図において、ＤＬＣＫの１周期において、
積和の１サイクルが行われる。そのＤＣＬＫの１周期の
前半のＤＣＬＫがハイの時に重みクロックＷＣＬＫが少
なくとも１６個入力される。この重みクロックＷ　ＣＬ
　Ｋは、シリアルデータをシフトレジスタに１６個蓄え
るためのクロックである。５ＹＮＣ信号は１つのＡＮＰ
の動作タイミングを規定するもので、ＤＣＬＫより半サ
イクル前に立ち上がり、ＤＣＬＫの半分のサイクルの点
で立ち下がる。ＳＨはサンプル／ホールド信号でそのＷ
ＣＬＫが入力した後、すなわち入力アナログデータとデ
ィジタル重みデータとの積が行われた後にその積信号を
コンデンサにまずチャージするものである。そして、サ
ンプル／ホールド信号の最初のハイ信号が立ち下がった
時点で、オフセットキャンセル信号ＯＣが立ち上がり、
コンデンサの極性を逆に反転する。その時、コンデンサ
への入力信号は、０にカットしておいて、再びサンプル
／ホールド信号の次のハイ信号において、コンデンサに
チャージを行うと、コンデンサには、入力信号Ｏの時の
オフセフ）電圧に等しい電圧がチャージされる。これに
よってコンデンサはオフセット分だけ少なくなった信号
、すなわちオフセットがキャンセルされた信号が蓄積さ
れることになる。しかし、これでもオフセットが残る場
合には、さらに本発明の誤差吸収方式を利用する。

第２８図において、ポートレジスタ１にＭＰＵよりテス
トモードに入る指令信号が人力されると、Ｅｎ出力がハ
イに立ち上がり、テストモードの１または０がイネーブ
ル状態となる。レイヤが口２つからハイに立ち上がると
、１層のテストを行う。

そして、Ｔモードが１の時には、オフセットの誤差信号
を検出する場合である。レイヤがハイであり、Ｅｎ信号
がハイであるので、ゲート７０２を介して出力イネーブ
ルの１番目がハイとなる。そして、マックスバリューノ
ード回路の屑入力への固定電圧を０ボルトまたはハイ状
態にするため、その回路をイネーブル状態にする。すな
わち、１層について、オフセットの誤差を検出する。こ
こで、上述したようにＤＣＬＫがハイ信号となり、積和
の１周期が行われる。帰還形では、出力イネプル信号は
、すぐ立ち下がるので、入力側のバスはディスイネーブ
ルとなる。しかし、出力イネーブルがハイの間で、すで
にすべてのＡＮＰのオフセット電圧は内部でサンプルホ
ールドされていることになる。その後で、ｃｓＩ　（Ｃ
３ｏ２）がハイとなり、ＡＮＰＩから出力が出力のアナ
ログバス上に出力される。

次に一定時間たったＡＮＰ２へもＣ３Ｉ信号がデイジ−
チェーン的に加えられるので、ＡＮＰ　２からも同様に
ホールドしてあったオフセット分のアナログ出力信号が
出力され、この層の出力バス上にのる。さらに所定時間
経過後に、ＡＮＰ３のＣ３Ｉ信号がハイに立ち上がるの
で、ＡＮＰ３からアナログ出力信号が層の出力のアナロ
グバス上に出力される。層に出力されたオフセット分の
各アナログ信号Ｑｒはオペアンプ７０４及びアナログス
イッチ７０５．７０６を介してＡ／Ｄコンバータ７０７
に加えられる。そしてＡ／Ｄコンバータ７０７の出力Ｑ
ｆはＭＰＵに送られ、それぞれ主記憶に一時保持される
。次に、第３０Ｂ図のタイミングチャートに示されるよ
うに、Ｔモードを１にしてダミーノードの出力電圧をハ
イにして、各ＡＮＰの出力電圧ＱｇをＭＰＵがセンスす
る。

ＭＰＵはこのＱｆとＱｇから求まる加算器利得Ａｇ＝（
Ｑｇを計算する。上述したものはＴモードが１の場合で
あるので、ＡＮＰＩ、２．３にはそれぞれ０の入力信号
が加えられるから、ＡＮＰＩ乃至５のオペアンプのオフ
セット電圧がＡ／Ｄコンバータ７０７からＭＰＵ側に出
力される。

なお、第３０Ｂ図に示すように、Ｔモードを立ち上げた
時には、ダミーノードアウトプット・フオ・インプット
・レイヤからはハイレベルのアナログ信号が出力される
ので、Ａ／Ｄコンバータ７０７からはＡＮＰＩ乃至３を
構成するオペアンプの出力電圧Ｑｇ　（後述する）が出
力される。

次にアナログニューロンプロセッサにおける演算誤差発
生モデルと、ダミーノードを利用した重み補正型方式に
ついて、説明する。

第３１図は本発明の第１次補正と第２次補正処理のアル
ゴリズムの概略図である。第１次補正処理は加算器利得
推定のための計測条件設定とオフセット電圧の計測処理
である。すなわち、フローチャートが開始すれば、ダミ
ーノードの固定電圧をＯにして、誤差計測用重みデータ
の１−Ｑｆをダミーノードに対する重みとして再設定す
ることになる。第２次補正処理はダミーノード０ボルト
に対するオフセット電圧Ｑｆと、１−Ｑｆを１ボルトの
ダミーノードに対する中間的な重みとして乗算した結果
に、さらにオフセット電圧が加えられて出力される混合
誤差出力Ｑｇの２つの情報を使って正しい加算器利得Ａ
ｇ＝（Ｑｇ　＝　（Ｑ−Ｑｒ　）／（ｌ−Ｑｌを計算す
ることである。

重み補正方式は、ダミーノードから生成される固定電圧
に対する各ニューロチップへの重み（この重みを以下、
ダミーノード用重みという）を調整することによって誤
差電圧を吸収する手法である。

誤差には、オフセット誤差とゲイン誤差がある。

本発明ではダミーノードが論理的に存在している。

すなわち、マックスバリューノード回路からアナログバ
スに例えば１ボルトの固定電圧を発生させる方式を採用
しているので、ダミーノード用重みを調整することによ
って誤差を吸収することになる。ＡＮＰに０ボルト入力
を入れた場合にどの程度の誤差を出し、その誤差がどの
ような経路で発生するかは、実施例として以下に説明さ
れる。

第３２図は、アナログニューロンプロセッサにおける演
算誤差モデルとダミーノードを利用した重み補正型方式
の概念図である。例えば重みが０゜３で入力が０の場合
には理論的には出力はＯとなる。加算器利得が０．９８
のとき、入力の０にこの０．９８をかけても０となり、
意味はない。一方、入力が１ボルトの場合には、Ｉ　Ｘ
　０．３が本来の積の値である。そして、加算器利得が
０．９８である場合には実際にかけられる値は０．９８
　Ｘ　Ｏ，３となる。同様に他のノードからの１ボルト
に対して１×０．４と（−１，０）　Ｘ　（−０，６）
を計算し、これらの容積が０．９８倍された値のすべて
の和をとると、図に示すように、１．２７４ボルトとな
る。これにさらに、オペアンプのオフセットが生じ、０
．０１ボルトが加えられると、結果として、１．２６４
ボルトとなる。実際の値は１　ｘ　０．３　＋　Ｉ　Ｘ
　０゜４＋（−１，０）　Ｘ　（−０，６）であるから
１．３ボルトである。ところが１．３ボルトとなるべき
ところが、ゲイン誤差とオフセット誤差によって１．２
６４ボルトになる。これが演算誤差発生モデルである。

下の図が重み補正型方式の概念図であって、演算誤差発
生モデルにおいて生成されているオフセット電圧−０，
０１ボルトの誤差を補正するために、この図で、まずダ
ミーノードの電圧をＯ９Ｏボルトとしている。このとき
、加算器利得が０．９８であっても１導出力は０．０ボ
ルトとなるが、オフセット電圧が加えられ、オフセット
電圧Ｑｆは−０，０１ボルトとなる。そしてこれをダミ
ーノードに対する重みをＱｆを相殺するために補正とし
てダミーノード用重みを１から１．０１に変える。これ
が第１次補正であって、一般には、１、Ｏ−Ｑｆの値と
なる。しかし、加算器利得は１．０であるべきところが
０．９８となっているので、１．０ＩＸ０．９８−〇、
９８９８ボルトが＃隼結果となる。さらにオペアンプの
オフセットが同様に−０，０１ボルトとすると、これが
加算されて出力は０．９７９８ボルトとなり、これを混
合誤差出力値Ｑｇとする。オフセット電圧−０，０１ボ
ルトと、第１次補正のみによって与えられた混合誤差出
力電圧の０．９７９８であるＱｇとの２つの情報から第
２次補正をかけて加算利得Ａｇ＝（Ｑｇを計算する。第
２次補正は図に示されるように次式に従う。

％式％（１ すなわち、今の例題では、Ａｇ＝（Ｑｇが０．９８であ
るから、Ａｇ＝（Ｑｇを求めることが第２次補正の第１
次段階となる。なぜならば、第１次補正量（ｉＱｆ）に
固定電圧の１ボルトを掛け、さらに加算器利得Ａｇ＝（
Ｑｇを掛けたものにオフセット電圧Ｑｆを加えたものが
Ｑｇとなるので、Ｑｇ−（１−Ｑｙ　）　Ｘ　Ｉ　ＸＡ
ｇ＝（Ｑｇ　＋Ｑｆとなるからで、さらに、重みＷｌｌ
が、０−Ｗ８×Ａｇ＝（Ｑｇ＋Ｑ。

を満足するようにしなくてはならいないので、を求める
ことが第２次補正の第２段階となる。この理由は、前層
のすべてのＡＮＰからの出力信号〜１２３ がすべて０のとき本来は、後層の各ＡＮＰの出力信号も
ＡＮＰにオフセットがあってもＯとなるべきである。す
なわち、ダミーノードの出力は常に１であるから、ダミ
ーノードの出力に対して、後層の出力信号が０になるよ
うなダミーノードからの後層の各ＡＮＰへの入力信号に
対する重みが決定されればよいことになるからである。

このＷ３＝０．０１０２０４を第２次補正した重みとし
て１ボルトのダミーノードにかけ、さらに加算器利得Ａ
ｇ＝（Ｑｇ＝０．９８をかけると、０．００９９９９９
となり、はぼ０．０１ボルトとなる。これにオフセット
電圧−０６０１が加算されるため、結果としてＯボルト
となる。

このようにオフセットに関してもゲイン利得が関係して
いることになる。オフセットゲインの両方を同時に独立
に補正すれば良いがそれが出来ないため、それ等の両方
が混合した形で修正する方式になっている。このように
して、ダミーノードから固定電圧の１ボルトを発生した
とき、ＡＮＰの入力が０ボルトのときに出力されるオフ
セット電圧がキャンセルされ、結果として出力が０ボル
トとなるように補正することが可能となる。このような
補正処理は補正イネーブルフラグ”Ｆ、ｎ”を１にする
ことによって行われる。

第２７図の階層型ニューラルネットワークにおける誤差
計測回路においてＴモードを１にするとマックスバリュ
ーノード回路の中で発生される固定電圧が強制的に０ボ
ルトになる。アナログバス■または■にはこれによって
Ｏボルトが強制的に入力される。例えば入力層のアナロ
グバス■を０ボルトにすると、中間層の各ＡＮＰＩ、２
．３の出力がオフセット電圧として出力される。これを
Ａ／Ｄコンバータ７０７を介してＭＰＵ側に入力する。

ＭＰＵ側はこのオフセット電圧をＱｆとして貯える。Ｍ
ＰＵはこのＱｔを用いて、第１次補正を行う。Ｑｆが与
えられると、これを用いてダミーノード用重みを計算し
、重み補正する必要がある。第１次補正の後半において
は、ダミーノードの固定電圧を１ボルトとする。例えば
、中間層の第１のＡＮＰ　１を対象とすれば、このダミ
ーノ−ド電圧に対する重みデータを１．０１とするよう
に制御する。中間層のそのＡＮＰＩの加算器利得が０．
９８とすれば、加算器の出力は、０．９８９８となり、
さらにオフセット電圧−０，０１ボルトが加わってＱｇ
である０、　９７９８ボルトが出力される。これを中間
層の出力アナログバスに接続された誤差計測用回路の内
部のＡ／Ｄコンバータを介して再びＭＰＵにＱｇ情報と
して与える。そしてＭＰＵは、Ａｇ＝（Ｑｇの計算及び
１／Ａｇ＝（ＱｇからＷ、を計算する。その結果Ｗａは
第２次補正量として１ボルトを発生するダミーノードに
対する重みデータ、すなわち、０．０１０２０４となる
。このとき、ＡＮＰ内の加算器利得が０．９８であるか
ら、加算器出力は０．０１ボルトとなり、オフセットが
加わってＯ，ボルトになる。このことをＭＰＵが確認す
れば、ダミーノード用重みが０．０１０２０４という正
しい値であることがわかるので、ＭＰＵはＷ８を重みメ
モリに格納する。

以上の動作をすべてのＡＮＰに対して行うことになる。

第３３Ａ図乃至第３３Ｄ図は階層型ネットワークの場合
の重みデータ修正アルゴリズムである。

マス、マスクコントロールブロックを誤差計測モードに
する。テストモードすなわち、Ｔモードを１にし、レイ
ヤは中間層の１、Ｅｎは１とする。すると、入力層のダ
ミーノードの固定電圧は０ボルト電圧となるので、中間
層の各ＡＮＰのオフセット電圧を計測することになる。

第１次補正を行うために、ＭＰＵは、割り込み処理を開
始することによって第１次補正と第２次補正を行う。ま
ず中間層の処理中のＡＮＰ数を計数する割り込み回数カ
ウンタ変数をＯにし、割り込み処理を開始する。

すると、ＡＮＰは０ボルト入力電圧に対する出力電圧を
Ｑｆとして出力すると、計測用回路のＡ／Ｄ変換を介し
てデータＱｆをＭＰＵが内部のレジスタへ読み込み、さ
らにそのレジスタから主記憶メモリへそれを移す。そし
て、割り込みカウンタ変数をインクリメントし、この割
り込みカウンタ数が計測対象数すなわち、ＡＮＰ数に一
致しているかどうかを調べる。それらがもし一致してい
なければ、カウント数をセンスしなから待ち状態になる
。もしカウント変数が計測対象数に等しければ割り込み
処理ルーチンを終わって中間層のＡＮＰに対する第１次
補正処理に入る。すなわち、各ＡＮＰに対してダミーノ
ードの電圧を１ボルトにし、第１次補正した値１．０　
　Ｑｒをまず重みとして、主記憶メモリにすべてのＡＮ
Ｐに対する重みとして格納する。すなわち、Ｔモードを
Ｏにする。

すると、Ｔモード−０のときには、ダミーノードからは
固定電圧の１ボルトが生成されるので、これに対し、オ
フセット電圧及びゲイン誤差の影響を同時計測し、第２
次補正の前処理を行う。再び割り込み回数カウンタ変数
を０にし、割り込み処理開始を行う。すなわち計測用回
路のＡ／Ｄ変換を介してＱｇを測定することになる。ダ
ミーノードの電圧は１．０で、第１次補正によって例え
ばＡＮＰへの重みカ月、０１になっているので、加算器
利得０．９８に対して出力が０．９８９８になり、オフ
セット電圧−０，０１ボルトが加わってＱｇである０、
９７９８ボルトが計算される。このＱｇをＡ／Ｄコンバ
ータを介してＭＰＵが読み、レジスタからメモリに移し
、これを中間層内のすべてのＡＮＰに対して行うように
カウント変数をインクリメントする。このインクリメン
ト数が計測対象数になったかどうかのチエツクを行なっ
て一致していなければさらに計測を実行する。もし、カ
ウンタ数が計測対象数になっていれば割り込み処理ルー
チンを終わって第２次補正処理に入る。すなわち、Ａｇ
＝（Ｑｇの逆数に−ＱｆをかけたＷａを各ＡＮＰに対し
て求める。このＷｌｌを１ボルトを生成するダミーノー
ドに対する重みデータとしてあたえる。

すなわちダミーノード用重みを修正するルーチンに入り
、例えば、ＡＮＰに対する重みデータ０．０１０２０４
と決定する。これらの重みは重みメモリに格納される。

以上の動作は出力層のＡＮＰのすべてに対しても行うこ
とになる。従って、■に移って、Ｔモードを１、レイヤ
をＯにして出力層モードにし、Ｅｎ＝１として、同様な
処理に入る。すなわち、割り込み回数カウンタを０にし
、割り込み処理ル−チンに入って、測定用回路によって
０ボルトのダミーノードに対するオフセット電圧、Ｑｆ
を出力層内のＡＮＰに対して求め、これらのデータをメ
モリに貯える。この処理を計測対象数（出力層のＡＮＰ
数）だけ行った後、割り込み処理ルーチンをぬけて第１
次補正処理を行うことになる。すなわちダミーノードの
固定電圧１ボルトに対する中間的な重みデータを設定す
ることになる。

■に移る。ＴモードをＯにし、レイヤを０にし、Ｅｎを
１にする。そして第２次補正のための前処理に入り、Ｑ
ｆを計算する。すなわち、ダミーノードから固定電圧１
ボルトが発生されるので、オフセット電圧及びゲイン誤
差の影響を同時計測することになる。割り込み回数カウ
ント変数を０にし、割り込み処理開始を行ってＱｇをＡ
／Ｄ変換器を介して読んでメモリに移す。そして割り込
みカウント変数をインクリメントし、出力層内のＡＮＰ
の数だけ行った後、割込み処理ルーチンから抜けて、第
２次補正用のＷａを計算し、それをダミーノード用重み
として重みメモリに格納する。

階層型の場合、第２次補正で得られたＷａは本来ダミー
ノードに与えられた重みに加算する必要がある。しかも
、すべての重みは１／Ａｇ＝（Ｑｇがかけられる必要が
ある。

帰還型ネットワークの場合の重みデータ修正アルゴリズ
ムは第３４Ａ図及び第３４Ｂ図に示される。この場合も
同様である。帰還型ネットワークでは層は１層である。

マスクコントロールブロックを誤差計測モードにし、Ｔ
モードを１にし、レイヤを１、Ｅｎを１にして、まずダ
ミーノードの０ボルト電圧出力によってオフセット電圧
を計測する。割り込みカウンタ変数を０にし、割り込み
処理ルーチンに入って計測用回路の出力側にあるＡ／Ｄ
変換を介してＱｆを読み、それをメモリに移す。この処
理をＡＮＰ数だけ繰り返し、割り込み処理ルーチンを終
了し、第１次補正処理に入る。

帰還型ネットワークでは１層しかないために、第１次補
正と第２次補正は１度だけ行えばよい。次に、第２次補
正を行うためにＴモードを０に、レイヤをＯのままで、
Ｅｎを１にする。そしてダミ一ノードの固定電圧１ボル
トを入力し、オフセット電圧及びゲイン誤差の影響を同
時計測することになる。割り込み回数カウンタ変数を０
にし、割り込み処理開始を行う。計測用回路のＡ／Ｄ変
換を介して、Ｑｇを各ＡＮＰごとに読む。すなわち、ダ
ミーノードからの１ボルトに対して第１次補正で決まっ
た重みデータを与えると、ＡＮＰは、内部の加算器利得
０．９８をかけ、さらにオフセット電圧が加わった電圧
としてＱｇを出力する。この処理は、１層分のすべての
ＡＮＰに対して行われ、各ＡＮＰに対応するＱｆとＱｇ
の情報がメモリに書き込まれると、割り込み処理ルーチ
ンが終わる。

そして、ＭＰＵは第２次補正処理を行う。すなわち、Ｍ
ＰＵはＡｇ＝（Ｑｇの逆数からＷ、を各ＡＮＰに対して
計算し、これを重み修正量として重みメモリに格納する
ことになる。

〔発明の効果〕

本発明によれば、ダミーノード用重みをＡＮＰへの入力
信号がＯのときに出力信号が０となるように設定するこ
とにより、ニューロコンピュータのオフセット電圧の誤
差、加算器のゲインの誤差を抑制することができる。

【図面の簡単な説明】

第１Ａ図は、本発明のニューロコンピュータの原理ブロ
ック図、 第１Ｂ図は、本発明のアナログニューロプロセッサ（Ａ
ＮＰ）のチップから構成されたパッケージの概略図、 第１Ｃ図は、本発明のＡＮＰの内部構成図、第２図は、
本発明のアナログニューロプロセッサの原理構成図、 第３図は、本発明の基本ユニットの一実施例のブロック
図、 第４図は、本発明の基本ユニットの実施例の具体的回路
図、 第５図は、本発明の基本ユニットの他の実施例の具体的
回路図、 第６図は、本発明の基本ユニットに用いられる積分器の
動作タイミングを説明する図、第７Ａ図は、階層型ニュ
ーラルネットワークの概念図、 第７Ｂ図は、本発明による階層型ニューラルネットワー
クの概念図、 第８図は、本発明のニューロコンピュータを階層型ネッ
トワークで実現した一実施例の具体的回路図、 第９Ａ図及び第９Ｂ図は、第８図に示した信号処理のタ
イミング図、 第１０図は、ディジタル重みデータの読み込みタイミン
グを示す図、 １１１Ａ図は、マスクコントロールブロックの具体的回
路図、 第１１Ｂ図は、制御パターンメモリ及びマイクロコード
メモリの構造を示ず図、 第１２Ａ図は、重みデータメモリへのデータ充填方法を
示す図、 第１２Ｂ図は、重みデータメモリの具体的構成図、 第１２Ｃ図及び第１２Ｄ図は学習アルゴリズムのフロー
チャート、 第１３図は、デイジー回路の具体的回路図、第１４図は
、マックスバリューノード回路の具体的回路図、 第１５図は、シグモイド関数発生回路の具体的回路図、 第１６図は、シーケンスジェネレータの具体的回路図、 第１７図は、位相制御回路の具体的回路図、第１８図は
、シフトレジスタの具体的回路図、第１９Ａ図は、帰還
型ネットワークを説明する概念図、 第１９Ｂ図は、本発明のニューロコンピュータにより帰
還型ネットワークを構成した場合の説明図、 第２０図は、本発明によるニューロコンピュータにより
、第１の帰還型ネ・ノドワークを構成した実施例の具体
的回路図、 第２１Ａ図及び第２１Ｂ図は、第２０図に示した実施例
の信号処理を示すタイミング図、第２２図は、本発明の
ニューロコンピュータにより、第２の帰還型ネットワー
クを構成した実施例の具体的ブロック図、 第２３Ａ図及び第２３Ｂ図は、第２２図に示した実施例
の信号処理を示すタイミング図、第２４図は、本発明の
ニューロコンピュータにより階層型と帰還型とを組み合
わせた他の実施例のブロック図、 第２５Ａ図及び第２５Ｂ図は、第２４図に示した実施例
の信号処理を示すタイミング図、第２６Ａ図及び第２６
Ｂ図は実際のＡＮＰが持っている誤差を発生するメカニ
ズムの概念図、第２７図、第２８図は、それぞれこのパ
ルス的な誤差電圧を計る階層型及び帰還型のニューラル
ネットワークにおける誤差計測用回路を示す図、第２９
Ａ図は、階層型ネットワークの中間層におけるオフセッ
ト電圧計測用制御シーケンス、第２９Ｂ図は、階層型ネ
ットワークの中間層におけるゲイン誤差計測用制御シー
ケンス、第３０Ａ図は、帰還型ネットワークにおけるオ
フセット電圧計測用制御シーケンス、 第３０Ｂ図は、帰還型ネットワークにおけるゲイン誤差
計測用制御シーケンス、 第３１図は、本発明の誤差計測に用いられる第１次、第
２次補正処理の説明図、 第３２図は、アナログニューロンプロセッサにおける演
算誤差発生モデルとダミーノードを利用した重み補正型
方式を示す図、 第３３Ａ図〜第３３Ｄ図は、階層型ネットワークの場合
の重みデータ修正方法を示すフローチャート、 第３４Ａ図及び第３４Ｂ図は、帰還型ネ・２トワークの
場合の重みデータ修正方法を示すフローチャート、 第３５図は、ニューロンモデルの基本ユニットの原理構
成図、 第３６図は、階層型ニューラルネットワークの構成概念
図である。 ６・　・　・ダミーノード手段、 １２　・ １３　・ １４　・ １５　・ １６　・ １７　・ １８　・ ワーク、 １９・ ２０・ ・制御パターンメモリ、 ・シーケンサ、 ・重みメモリ、 ・ディジタル制御手段、 ・Ｄ／Ａコンバータ、 ・Ａ／Ｄコンバータ、 ・ＡＮＰで構成したニューラルネット ・・重み補正手段、 ・・誤差測定手段。 第１Ｂ 図 第１Ｃ 図 、スへ 重みデータ修正アルゴリズム（階層型ネットワークの場
合）０ｖ電圧入力によって、オフセ ット電圧を計測する。 重みデータ修正アルゴリズム（帰還型ネットワークの場
合）０ｖ電圧入力によって、オフセ ット電圧を計測する。

Claims (1)

1. 【特許請求の範囲】 １）アナログ信号を第１のアナログバスより時分割的に
   入力し、積和演算を行ってアナログ信号を第２のアナロ
   グバスに出力するアナログニューロプロセッサの集合か
   らなるニューラルネットワーク（１８）と、 該ニューラルネットワーク（１８）のアナログバスに接
   続されテストモード時において、指定された前記アナロ
   グバスに固定電圧を発生するダミーノード手段（６）と
   、 テストモード時の第１の状態において前記第１のアナロ
   グバスにダミーノード手段（６）を介して０ボルトを強
   制的に入力し、前記第２のアナログバスからアナログニ
   ューロプロセッサ内で発生されたオフセット電圧を検出
   する誤差測定手段（２０）と、 前記各ニューロプロセッサのオフセット電圧からテスト
   モード時の第２の状態において、前記ダミーノード手段
   （６）から生成される固定電圧と乗算されるべき各ニュ
   ーロプロセッサへの重みの中間的な重みを決め、第２の
   アナログバスから出力される検出出力電圧からゲイン利
   得を使って正しい重みを計算するディジタル制御手段内
   の重み補正手段（１９）と、 該重み補正手段によって補正された重みを格納する重み
   メモリ（１４）と、 前記ニューラルネットワークの動作を制御する制御パタ
   ーンがシーケンサ（１３）の制御によって順次読み出さ
   れる制御パターンメモリ（１２）とからなることを特徴
   とするニューロコンピュータにおける重み補正による誤
   差吸収方式 ２）前記重み補正手段は、ダミーノードの固定電圧を０
   にしてオフセット電圧Ｑ＿ｆを求め、これにより誤差計
   測用重みデータ（１−Ｑ＿ｆ）を求める第１次補正手段
   と、 （１−Ｑ＿ｆ）をダミーノードの１ボルトの電圧に対す
   る中間的重みとし、さらにオフセット電圧Ｑ＿ｆとから
   形成される混合誤差出力をＱ＿ｇとして加算器利得Ａ＿
   ｇ＝（Ｑ＿ｇ−Ｑ＿ｆ）／（１−Ｑ＿ｆ）を求める第２
   次補正手段とよりなることを特徴とする請求項１記載の
   ニューロコンピュータにおける重み補正による誤差吸収
   方式 ３）前記ダミーノードはマックスバリューノード回路か
   ら構成され、このマックスバリューノード回路は固定電
   圧を発生する手段と、前記固定電圧をダミーノード出力
   から所定タイミングに出力する手段よりなることを特徴
   とする請求項１記載のニューロコンピュータにおける重
   み補正による誤差吸収方式 ４）前記誤差検出手段はＭＰＵからの指定に従ってテス
   トモードを有効にするイネーブル信号と、マックスバリ
   ューノード回路の指定された出力電圧を０ボルト電圧か
   ０ボルトでない電圧かを選択するテストモード信号と、
   各層の指定を行うレイヤ信号を生成するポートレジスタ
   手段（７０１）と、 前記イネーブル信号がイネーブル状態のときレイヤ信号
   の状態に対応する層の入力側の入力アナログバスに前記
   マックスバリューノード回路からテストモードの状態に
   対応する固定電圧を生成することを有効にするためのイ
   ネーブル信号を生成する制御手段（７０２、７０８、７
   ０９、７０３、７１０）とからなるディジタル回路手段
   を具備することを特徴とする請求項１記載のニューロコ
   ンピュータにおける重み補正による誤差吸収方式５）前
   記誤差検出手段は、各層の出力アナログバスの検出出力
   電圧を受けるバッファ手段（７１１）と、 前記ディジタル回路手段から出力されるイネーブル信号
   がイネーブル状態であるとき前記検出出力電圧を有効に
   出力するスイッチング手段と、前記スイッチング手段に
   接続され前記検出出力電圧をＭＰＵを含むディジタル制
   御手段側にディジタル量として出力するＡ／Ｄ変換手段
   （７０７）を有することを特徴とする請求項１記載ニュ
   ーロコンピュータにおける重み補正による誤差吸収方式
   。