JPH02226580A - 半導体記憶素子のデータ読み出し方式 - Google Patents
半導体記憶素子のデータ読み出し方式Info
- Publication number
- JPH02226580A JPH02226580A JP1045932A JP4593289A JPH02226580A JP H02226580 A JPH02226580 A JP H02226580A JP 1045932 A JP1045932 A JP 1045932A JP 4593289 A JP4593289 A JP 4593289A JP H02226580 A JPH02226580 A JP H02226580A
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- Japan
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- data
- selector
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機等においてデータを記憶するた
めに用いられる半導体記憶素子に関し、特にその記憶素
子のデータ読み出し方式に関するものである。
めに用いられる半導体記憶素子に関し、特にその記憶素
子のデータ読み出し方式に関するものである。
第３図は従来のデータ読み出し方式を用いた半導体記憶
素子の一つであるダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭという）の読み出し系のブロッ
ク図を示す。この例では２５６Ｋｘｌビツト構成のニブ
ル・モード機能付ＤＲＡＭを示している。図において、
１ａ〜１ｄはそれぞれ６４にビットのメモリ素子、２は
９ピントのアドレス入力信号、３はロー・アドレス信号
及びカラム・アドレス信号によりメモリ素子１ａ〜１ｄ
のアドレスを指示するアドレス・デコーダ、４はロー・
アドレス信号を取り込むためのタイミングを与えるＲＡ
Ｓ （ロー・アドレス・ストローブ信号）、５はカラム
・アドレス信号を取り込むためのタイミングを与えるＣ
ＡＳ （カラム・アドレス・ストローブ信号）、６はＲ
ＡＳ４及びＣＡＳ５によりメモリ素子１ａ〜１ｄを制御
するためのタイミング信号を生成するクロック生成回路
、７はメモリ素子１ａ〜１ｄから読み出された４ピント
のデータをＣＡＳ５の回数によって切換え出力するセレ
クタ、８はＣＡＳ５及びアドレス・デコーダ３の出力信
号によりセレクタ７に送る切換え信号を生成しセレクタ
７を制御するセレクタ制御回路、９はセレクタ７から出
力されるデータ出力信号である。
素子の一つであるダイナミック・ランダム・アクセス・
メモリ（以下、ＤＲＡＭという）の読み出し系のブロッ
ク図を示す。この例では２５６Ｋｘｌビツト構成のニブ
ル・モード機能付ＤＲＡＭを示している。図において、
１ａ〜１ｄはそれぞれ６４にビットのメモリ素子、２は
９ピントのアドレス入力信号、３はロー・アドレス信号
及びカラム・アドレス信号によりメモリ素子１ａ〜１ｄ
のアドレスを指示するアドレス・デコーダ、４はロー・
アドレス信号を取り込むためのタイミングを与えるＲＡ
Ｓ （ロー・アドレス・ストローブ信号）、５はカラム
・アドレス信号を取り込むためのタイミングを与えるＣ
ＡＳ （カラム・アドレス・ストローブ信号）、６はＲ
ＡＳ４及びＣＡＳ５によりメモリ素子１ａ〜１ｄを制御
するためのタイミング信号を生成するクロック生成回路
、７はメモリ素子１ａ〜１ｄから読み出された４ピント
のデータをＣＡＳ５の回数によって切換え出力するセレ
クタ、８はＣＡＳ５及びアドレス・デコーダ３の出力信
号によりセレクタ７に送る切換え信号を生成しセレクタ
７を制御するセレクタ制御回路、９はセレクタ７から出
力されるデータ出力信号である。
また、第４図は第３図に示したＤＲＡＭにおける読み出
し動作時のタイミングチャートであり、図において（ア
ドレス）は９ビツトのアドレス入力信号、（ＲＡＳ）は
ＲＡＳ入力信号、（ＣＡＳ）’はＣＡＳ入力信号、（デ
ータ）はデータ出力信号である。なお、ＲＡＳ、ＣＡＳ
については負論理にて表されている。
し動作時のタイミングチャートであり、図において（ア
ドレス）は９ビツトのアドレス入力信号、（ＲＡＳ）は
ＲＡＳ入力信号、（ＣＡＳ）’はＣＡＳ入力信号、（デ
ータ）はデータ出力信号である。なお、ＲＡＳ、ＣＡＳ
については負論理にて表されている。
次に動作について説明する。ＤＲＡＭからデータを読み
出す時、まずアドレスを指定するが、ＤＲＡＭの場合は
一般的にロー・アドレス信号とカラム・アドレス信号と
を時分割で送る。ロー・アドレス信号の取り込みタイミ
ングはＲＡＳ ４の変化点であり、カラム・アドレス信
号の取り込みタイミングはＣＡＳ５の最初の変化点であ
る。第３図でみると、まずロー・アドレス信号がアドレ
ス入力信号２として送られ、アドレス・デコーダ３によ
ってデコードされる。このときロー・アドレス信号の例
えば９ビツトのうち８ビツトが使われメモリ素子１ａ〜
１ｄのそれぞれに対して２８＝２５６の行の１つが選択
される。次にカラム・アドレス信号についても同様にア
ドレス入力信号２として送られ、アドレス・デコーダ３
によってデコードされ、メモリ素子１ａ−１ｄのそれぞ
れに対して２”＝２５６の列の１つが選択される。
出す時、まずアドレスを指定するが、ＤＲＡＭの場合は
一般的にロー・アドレス信号とカラム・アドレス信号と
を時分割で送る。ロー・アドレス信号の取り込みタイミ
ングはＲＡＳ ４の変化点であり、カラム・アドレス信
号の取り込みタイミングはＣＡＳ５の最初の変化点であ
る。第３図でみると、まずロー・アドレス信号がアドレ
ス入力信号２として送られ、アドレス・デコーダ３によ
ってデコードされる。このときロー・アドレス信号の例
えば９ビツトのうち８ビツトが使われメモリ素子１ａ〜
１ｄのそれぞれに対して２８＝２５６の行の１つが選択
される。次にカラム・アドレス信号についても同様にア
ドレス入力信号２として送られ、アドレス・デコーダ３
によってデコードされ、メモリ素子１ａ−１ｄのそれぞ
れに対して２”＝２５６の列の１つが選択される。
この結果、メモリ素子１ａ〜１ｄにおける４つのアドレ
スが選択されて、これらのメモリ素子１ａ〜１ｄのデー
タがセレクタ７に伝送される。セレクタ７からの出力信
号はセレクタ制御回路８によって制御されるが、まず最
初に読み出されるデータｄ１はＲＡＳ４．ＣＡＳ５で示
されたビットであり、アドレス・デコーダ３で使用され
ていない１ビツトにより決定される。ＣＡＳ５を０Ｎ１
０ＦＦさせることにより、セレクタ制御回路８はセレク
タ７を制御してメモリ素子１ａ〜１ｄを順番に選択し、
データｄｌ−ｄ４がセレクタ７から順次出力される。こ
のようにしてニブル・モードでデータを読み出したとき
、ＣＡＳ５から４ビツト目が出力される迄の時間Ｔ。は
、 ＴＯ＝＝４×ｊａ ＋４ｘｔ、＋３Ｘｔｏｙｒここで、
ｔＡ＝ＣＡＳからのアクセス・タイム、ｔＬ−出力デー
タをラッチするためのセット・アップ・タイム、 ｔｏｒｔ＝ｃＡｓ切換えのためのＯＦＦタイムである。
スが選択されて、これらのメモリ素子１ａ〜１ｄのデー
タがセレクタ７に伝送される。セレクタ７からの出力信
号はセレクタ制御回路８によって制御されるが、まず最
初に読み出されるデータｄ１はＲＡＳ４．ＣＡＳ５で示
されたビットであり、アドレス・デコーダ３で使用され
ていない１ビツトにより決定される。ＣＡＳ５を０Ｎ１
０ＦＦさせることにより、セレクタ制御回路８はセレク
タ７を制御してメモリ素子１ａ〜１ｄを順番に選択し、
データｄｌ−ｄ４がセレクタ７から順次出力される。こ
のようにしてニブル・モードでデータを読み出したとき
、ＣＡＳ５から４ビツト目が出力される迄の時間Ｔ。は
、 ＴＯ＝＝４×ｊａ ＋４ｘｔ、＋３Ｘｔｏｙｒここで、
ｔＡ＝ＣＡＳからのアクセス・タイム、ｔＬ−出力デー
タをラッチするためのセット・アップ・タイム、 ｔｏｒｔ＝ｃＡｓ切換えのためのＯＦＦタイムである。
従来のデータ読み出し方式は上述したように動作するの
で、メモリ素子からデータを連続的に読み出すにはカラ
ム・アドレス・ストローブ信号の切り換えを必要とする
が、カラム・アドレス・ストローブ信号のＯＦＦ時は読
み出し動作は行われず、これにより読み出しデータの出
力がそのＯＦＦ時間分だけ遅れ、データ読み出し処理の
高速化を図ることが難しいという問題点があった。
で、メモリ素子からデータを連続的に読み出すにはカラ
ム・アドレス・ストローブ信号の切り換えを必要とする
が、カラム・アドレス・ストローブ信号のＯＦＦ時は読
み出し動作は行われず、これにより読み出しデータの出
力がそのＯＦＦ時間分だけ遅れ、データ読み出し処理の
高速化を図ることが難しいという問題点があった。
この発明は上記のような問題点を解決するためになされ
′ｆ：もつで、データ読み出し時間を短縮し、データ読
み出し処理の高速化を図れるデータ読み出し方式を提供
することを目的とする。
′ｆ：もつで、データ読み出し時間を短縮し、データ読
み出し処理の高速化を図れるデータ読み出し方式を提供
することを目的とする。
この発明に係るデータ読み出し方式は、カラム・アドレ
ス・ストローブ信号のタイミングによりメモリ素子１ａ
〜１ｄの同時読み出し可能なビット数分のデータを保持
するランチ回路１０を、好ましくはメモリ素子１ａ〜１
ｄとセレクタ７との間に設け、カラム・アドレス・スト
ローブ信号のレベル変化毎にセレクタ７の選択条件を切
り換えラッチ回路１０の保持データを読み出しデータと
してセレクタ７から出力させるセレクタ制御回路１１を
備えたことを特徴とするものである。
ス・ストローブ信号のタイミングによりメモリ素子１ａ
〜１ｄの同時読み出し可能なビット数分のデータを保持
するランチ回路１０を、好ましくはメモリ素子１ａ〜１
ｄとセレクタ７との間に設け、カラム・アドレス・スト
ローブ信号のレベル変化毎にセレクタ７の選択条件を切
り換えラッチ回路１０の保持データを読み出しデータと
してセレクタ７から出力させるセレクタ制御回路１１を
備えたことを特徴とするものである。
ラッチ回路１０は、カラム・アドレス・ストローブ信号
のタイミングによりメモリ素子１ａ〜１ｄから同時に読
み出し可能なビット数分のデータを保持する。セレクタ
制御回路１１はカラム・アドレス・ストローブ信号のレ
ベル変化毎にセレクタ７の選択条件を切り換え、ラッチ
回路１０からデータを取り出し、セレクタ７から読み出
しブタを出力させる。
のタイミングによりメモリ素子１ａ〜１ｄから同時に読
み出し可能なビット数分のデータを保持する。セレクタ
制御回路１１はカラム・アドレス・ストローブ信号のレ
ベル変化毎にセレクタ７の選択条件を切り換え、ラッチ
回路１０からデータを取り出し、セレクタ７から読み出
しブタを出力させる。
第１図はこの発明の一実施例に係るデータ読み出し方式
を用いた半導体記憶素子の一つであるＤＲＡＭの読み出
し系のブロック図である。
を用いた半導体記憶素子の一つであるＤＲＡＭの読み出
し系のブロック図である。
第１図において、第３図に示す構成要素に対応するもの
には同一の符号を付し、その説明を省略する。第１図に
おいて、１０はＣＡＳ （カラム・アドレス・ストロー
ブ信号）５のタイミングによりメモリ素子１ａ〜１ｄの
同時読み出し可能なビット数分（例えば４ビツト）のデ
ータを保持するランチ回路であり、メモリ素子１ａ〜１
ｄとセレクタ７との間に設けられている。１１はアドレ
ス・デコーダ３の出力信号とＣＡＳ ５とを入力し、Ｃ
ＡＳ ５のレベル変化毎にセレクタ７の選択条件を切り
換え、ラッチ回路ｌＯの保持データを読み出しデータ９
としてセレクタ７から出力させるセレクタ制御回路であ
る。１２はクロック生成回路６から出力されるラッチ回
路１０のラッチ・タイミング信号である。
には同一の符号を付し、その説明を省略する。第１図に
おいて、１０はＣＡＳ （カラム・アドレス・ストロー
ブ信号）５のタイミングによりメモリ素子１ａ〜１ｄの
同時読み出し可能なビット数分（例えば４ビツト）のデ
ータを保持するランチ回路であり、メモリ素子１ａ〜１
ｄとセレクタ７との間に設けられている。１１はアドレ
ス・デコーダ３の出力信号とＣＡＳ ５とを入力し、Ｃ
ＡＳ ５のレベル変化毎にセレクタ７の選択条件を切り
換え、ラッチ回路ｌＯの保持データを読み出しデータ９
としてセレクタ７から出力させるセレクタ制御回路であ
る。１２はクロック生成回路６から出力されるラッチ回
路１０のラッチ・タイミング信号である。
第２図は第１図に示す実施例における読み出し時のタイ
ミングチャートであり、第４図に示す符号と同じ符号は
同一の意味を示す。
ミングチャートであり、第４図に示す符号と同じ符号は
同一の意味を示す。
次にこの実施例の動作について説明する。
４ビツトのデータがメモリ素子１ａ〜１ｄから読み出さ
れるまでは従来技術と同様である。これらの４ビツト・
データはランチ回路ｌＯを経てセレクタ７に至り、セレ
クタ制御回路１１により最初のデータｄ１が選択され、
データ出力信号９となる。次にＣＡＳ５が第２図に示す
ようにローレベルからハイレベルとなった時、ランチ・
タイミング信号１２がクロック生成回路６から出力され
、ラッチ回路１０の内容が固定される。これと同時にセ
レクタ制御回路１１からセレクタ７に対して第２のデー
タｄ２を出力するように指示がなされ、データ出力信号
９としてセレクタ７から出力される。同様にＣＡＳ ５
がハイレベルからローレベル、ローレベルからハイレベ
ルの変化時にもセレクタ制御回路１１はセレクタ７の出
力を切換えさせる。
れるまでは従来技術と同様である。これらの４ビツト・
データはランチ回路ｌＯを経てセレクタ７に至り、セレ
クタ制御回路１１により最初のデータｄ１が選択され、
データ出力信号９となる。次にＣＡＳ５が第２図に示す
ようにローレベルからハイレベルとなった時、ランチ・
タイミング信号１２がクロック生成回路６から出力され
、ラッチ回路１０の内容が固定される。これと同時にセ
レクタ制御回路１１からセレクタ７に対して第２のデー
タｄ２を出力するように指示がなされ、データ出力信号
９としてセレクタ７から出力される。同様にＣＡＳ ５
がハイレベルからローレベル、ローレベルからハイレベ
ルの変化時にもセレクタ制御回路１１はセレクタ７の出
力を切換えさせる。
このようにして、第２図に示すように、４つのデータｄ
１〜ｄ４が読み出される。この時の４ビツト目が読み出
される迄の時間ＴＮは、 Ｔ、＝ｔＡ＋３ＸＬ、＋４ＸｔＬとなる。
１〜ｄ４が読み出される。この時の４ビツト目が読み出
される迄の時間ＴＮは、 Ｔ、＝ｔＡ＋３ＸＬ、＋４ＸｔＬとなる。
ここで ｔＡ＝ＣＡＳからのアクセス・タイム、１、＝
セレクタ切損えのデイレ−・タイム、１Ｌ＝出力データ
をランチするためのセント・アップ・タイムである。
セレクタ切損えのデイレ−・タイム、１Ｌ＝出力データ
をランチするためのセント・アップ・タイムである。
このうち、ｔＩｌｌは他のＴＡ、Ｔ、に比して非常に小
さい値である。従来技術の項で説明した時間と比較した
時間差は、 Ｔｏ ＴＨ＝３ｘｔＡ＋３ＸｔｏＦｒ ３ｘ、ｔ。
さい値である。従来技術の項で説明した時間と比較した
時間差は、 Ｔｏ ＴＨ＝３ｘｔＡ＋３ＸｔｏＦｒ ３ｘ、ｔ。
となり、１Ｄが小さい値であるため、従来技術に比して
ｔＡ＋ｔｏｒｙの３倍の時間短縮が可能となる。
ｔＡ＋ｔｏｒｙの３倍の時間短縮が可能となる。
なお、上記実施例では４ビツトのニブル・モードＤＲＡ
Ｍについて適用した例を示したが、他のビット長でも同
様に動作する。また、上記実施例ではＤＲＡＭについて
説明したが、他の半導体記憶素子にも適用できる。
Ｍについて適用した例を示したが、他のビット長でも同
様に動作する。また、上記実施例ではＤＲＡＭについて
説明したが、他の半導体記憶素子にも適用できる。
以上のように本発明によれば、カラム・アドレス・スト
ローブ信号のタイミングによりメモリ素子の同時読み出
し可能なビット数分のデータを保持するラッチ回路を有
し、セレクタ制御回路はカラム・アドレス・ストローブ
信号のレベル変化毎にセレクタの選択条件を切り換え、
ラッチ回路の保持データを読み出しデータとしてセレク
タから出力させるように構成したので、カラム・アドレ
ス・ストローブ信号のレベル変化毎に読み出しデータが
得られ、これによりデータ読み出し時間が短縮され、し
たがってデータ読み出し処理の高速化が図れるという効
果が得られる。
ローブ信号のタイミングによりメモリ素子の同時読み出
し可能なビット数分のデータを保持するラッチ回路を有
し、セレクタ制御回路はカラム・アドレス・ストローブ
信号のレベル変化毎にセレクタの選択条件を切り換え、
ラッチ回路の保持データを読み出しデータとしてセレク
タから出力させるように構成したので、カラム・アドレ
ス・ストローブ信号のレベル変化毎に読み出しデータが
得られ、これによりデータ読み出し時間が短縮され、し
たがってデータ読み出し処理の高速化が図れるという効
果が得られる。
第１図はこの発明の一実施例に係るデータ読み出し方式
を用いたＤＲＡＭの読み出し系のブロック図、第２図は
この実施例における読み出し時のタイミングチャート、
第３図は従来のデータ読み出し方式を用いたＤＲＡＭの
読み出し系のブロック図、第４図はこの従来例における
読み出し時のタイミングチャートである。 １ａ〜１ｄ・・・メモリ素子、３・・・アドレス・デコ
ーダ、６・・・クロック生成回路、７・・・セレクタ、
１０・・・ラッチ回路、１１・・・セレクタ制御回路。
を用いたＤＲＡＭの読み出し系のブロック図、第２図は
この実施例における読み出し時のタイミングチャート、
第３図は従来のデータ読み出し方式を用いたＤＲＡＭの
読み出し系のブロック図、第４図はこの従来例における
読み出し時のタイミングチャートである。 １ａ〜１ｄ・・・メモリ素子、３・・・アドレス・デコ
ーダ、６・・・クロック生成回路、７・・・セレクタ、
１０・・・ラッチ回路、１１・・・セレクタ制御回路。
Claims (1)
- データのビットを記憶する複数のメモリ素子と、ロー・
アドレス信号及びカラム・アドレス信号により上記メモ
リ素子のアドレスを指定するアドレス・デコーダと、上
記ロー・アドレス信号を取り込むためのタイミングを与
えるロー・アドレス・ストローブ信号及び上記カラム・
アドレス信号を取り込むためのタイミングを与えるカラ
ム・アドレス・ストローブ信号に基づいて上記メモリ素
子を制御するためのタイミング信号を出力するクロック
生成回路と、上記複数のメモリ素子を選択して読み出し
データを出力するセレクタと、上記カラム・アドレス・
ストローブ信号及び上記アドレス・デコーダの出力信号
により上記セレクタを制御するセレクタ制御回路とを備
えた半導体記憶素子において、上記カラム・アドレス・
ストローブ信号のタイミングにより上記メモリ素子の同
時読み出し可能なビット数分のデータを保持するラッチ
回路を設け、上記セレクタ制御回路は上記カラム・アド
レス・ストローブ信号のレベル変化毎に上記セレクタの
選択条件を切り換え上記ラッチ回路の保持データを読み
出しデータして上記セレクタから出力させることを特徴
とする半導体記憶素子のデータ読み出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045932A JPH02226580A (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶素子のデータ読み出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045932A JPH02226580A (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶素子のデータ読み出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226580A true JPH02226580A (ja) | 1990-09-10 |
Family
ID=12733040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045932A Pending JPH02226580A (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶素子のデータ読み出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226580A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309398A (en) * | 1991-09-27 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method for controlling its output |
-
1989
- 1989-02-27 JP JP1045932A patent/JPH02226580A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309398A (en) * | 1991-09-27 | 1994-05-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method for controlling its output |
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