JPH02226824A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPH02226824A JPH02226824A JP1046940A JP4694089A JPH02226824A JP H02226824 A JPH02226824 A JP H02226824A JP 1046940 A JP1046940 A JP 1046940A JP 4694089 A JP4694089 A JP 4694089A JP H02226824 A JPH02226824 A JP H02226824A
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- JP
- Japan
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- phase
- circuit
- input
- signals
- input signal
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の入力信号の位相を揃える位相調整回路に関し。
かかる位相調整回路を小さな回路規模で実現することを
目的とし。
目的とし。
第１のクロックを動作タイミングとする第１の入力信号
を入力する第１の入力回路と、第２のクロックを動作タ
イミングとする第２の入力信号を入力する第２の入力回
路と、第１の入力信号と第２の入力信号の位相を比較し
てその位相差を検出する位相比較器と１位相比較器によ
り検出された位相差に応じて第１の入力信号と第２の入
力信号の相対位相を調整して両者間の位相差を減少させ
る可変遅延回路とを具備してなる。
を入力する第１の入力回路と、第２のクロックを動作タ
イミングとする第２の入力信号を入力する第２の入力回
路と、第１の入力信号と第２の入力信号の位相を比較し
てその位相差を検出する位相比較器と１位相比較器によ
り検出された位相差に応じて第１の入力信号と第２の入
力信号の相対位相を調整して両者間の位相差を減少させ
る可変遅延回路とを具備してなる。
本発明は複数の入力信号の位相を揃える位相調整回路に
関する。
関する。
かかる位相調整回路は例えば電話通信回線におけるドロ
ップ／インサート機能部等に用いられており、小規模な
回路で構成できることが必要とされている。
ップ／インサート機能部等に用いられており、小規模な
回路で構成できることが必要とされている。
第６図は電話通信網におけるドロップ／インサートシス
テムを説明する図である０図において。
テムを説明する図である０図において。
端局７１と７２は上り回線７５と下り回線７６で接続さ
れており１回線７５．７６上にはＰＣＭ信号が伝送され
る０回線７５．７６の動作クロックはそれぞれ別々のも
のであるが２周波数が同期していて位相が非同期のクロ
ックであるものとする。
れており１回線７５．７６上にはＰＣＭ信号が伝送され
る０回線７５．７６の動作クロックはそれぞれ別々のも
のであるが２周波数が同期していて位相が非同期のクロ
ックであるものとする。
位相調整部７３は回ｌＪ［７５，７６上の伝送信号に対
してドロップ／インサートを行うために、その伝送信号
をチャネル盤７４との間で授受する回路であり、その際
、チャネル盤７４に受は渡し後の信号処理を容易にする
ために９回線７５上の伝送信号と回線７６上の伝送信号
の位相差を無くすように両者間の位相調整をするもので
ある。
してドロップ／インサートを行うために、その伝送信号
をチャネル盤７４との間で授受する回路であり、その際
、チャネル盤７４に受は渡し後の信号処理を容易にする
ために９回線７５上の伝送信号と回線７６上の伝送信号
の位相差を無くすように両者間の位相調整をするもので
ある。
第５図は係る位相調整を行う従来例の位相調整回路を示
すブロック図である。ここではドロップ／インサート（
Ｄ／Ｉ）の操作を行う一対の信号の方向をそれぞれＡ方
向、Ｂ方向とし、Ａ方向の伝送信号を基準にＢ方向の伝
送信号の位相を合わせるように構成したを示す。
すブロック図である。ここではドロップ／インサート（
Ｄ／Ｉ）の操作を行う一対の信号の方向をそれぞれＡ方
向、Ｂ方向とし、Ａ方向の伝送信号を基準にＢ方向の伝
送信号の位相を合わせるように構成したを示す。
第５図において、直並列変換回路６１はＢ方向側からの
シリアル形式のＢ側入力信号ＩＮ（ｂｌを。
シリアル形式のＢ側入力信号ＩＮ（ｂｌを。
Ｂ側りロフクＣＬＫ（ｂｌとＢ側フレームパルスＦ（ｂ
）を用いてｌフレーム単位にパラレル形式に変換する。
）を用いてｌフレーム単位にパラレル形式に変換する。
このシリアル／パラレル変換されたＢ側入力信号ＩＮ（
ｂ）はピントメモリ６２の定められた位置に書き込まれ
る。メモリ６２に書き込まれたＢ方向入力データは、並
直列変換回路６３によりＡ側りロックＣＬ Ｋ （ａ）
とＡ側フレームパルスＦ （ａｌとを用いて、Ａ方向の
Ａ側入力信号ＩＮ（Ｊｌｌに同期するように順次に読み
出され、それによりＢ方向のＢ側出力信号０ＵＴ（ｂ）
をＡ方向のへ側出方信号ＯＵＴ ｔａｌに位相同期させ
るようにしている。
ｂ）はピントメモリ６２の定められた位置に書き込まれ
る。メモリ６２に書き込まれたＢ方向入力データは、並
直列変換回路６３によりＡ側りロックＣＬ Ｋ （ａ）
とＡ側フレームパルスＦ （ａｌとを用いて、Ａ方向の
Ａ側入力信号ＩＮ（Ｊｌｌに同期するように順次に読み
出され、それによりＢ方向のＢ側出力信号０ＵＴ（ｂ）
をＡ方向のへ側出方信号ＯＵＴ ｔａｌに位相同期させ
るようにしている。
上述の位相調整回路は、同期される信号の１フレ一ム分
のデータをビットメモリに記憶させる必要があり、メモ
リ容量が大きく１回路規模が大となる。また基準信号に
対して同期される信号毎に第５図に示される構成の回路
が必要となり、したがって、同期化される信号の数が多
数となると。
のデータをビットメモリに記憶させる必要があり、メモ
リ容量が大きく１回路規模が大となる。また基準信号に
対して同期される信号毎に第５図に示される構成の回路
が必要となり、したがって、同期化される信号の数が多
数となると。
全体の回路規模が非常に大きくなる。
したがって本発明の目的は、複数の信号の位相を揃える
回路を、小さな回路規模で実現することにある。
回路を、小さな回路規模で実現することにある。
第１図は本発明に係る原理説明図である。
本発明に係る位相調整回路は、第１のクロックＣＬＫ、
を動作タイミングとする第１の入力信号ＩＮ、を入力す
る第１の入力回路８１と、第２のクロックＣＬＫ２を動
作タイミングとする第２の入力信号Ｉ８２を入力する第
２の入力回路８２と。
を動作タイミングとする第１の入力信号ＩＮ、を入力す
る第１の入力回路８１と、第２のクロックＣＬＫ２を動
作タイミングとする第２の入力信号Ｉ８２を入力する第
２の入力回路８２と。
第１の入力信号ＩＮ、と第２の入力信号ＩＮ２との位相
を比較してその位相差ＰＤを検出する位相比較器８３と
２位相比較器８３により検出された位相差に応じて第１
の入力信号ＩＮ、と第２の入力信号ＩＮ２の相対位相を
調整して両者間の位相差を減少させる可変遅延回路８４
とを具備してなる。
を比較してその位相差ＰＤを検出する位相比較器８３と
２位相比較器８３により検出された位相差に応じて第１
の入力信号ＩＮ、と第２の入力信号ＩＮ２の相対位相を
調整して両者間の位相差を減少させる可変遅延回路８４
とを具備してなる。
〔作用］
位相比較器８３によって第１の入力信号ＩＮ。
と第２の入力信号１８２間の位相差を検出し、可変遅延
回路８４でその位相差分だけ第１．第２の入力信号ＩＮ
、、ＩＮ２の相対位相を調整して両者間の位相差を減少
させ、それにより両人力信号間の位相を揃えることがで
きる。
回路８４でその位相差分だけ第１．第２の入力信号ＩＮ
、、ＩＮ２の相対位相を調整して両者間の位相差を減少
させ、それにより両人力信号間の位相を揃えることがで
きる。
以下１図面を参照して本発明の詳細な説明する。
本発明の一実施例としての位相調整回路が第２図に示さ
れる。第２図において、Ａ側入方信号！Ｎ ｌａ）とＢ
個入力信号ＩＮ（ｂ）はそれぞれ第６図における入方向
の伝送信号とＢ方向の伝送信号であり。
れる。第２図において、Ａ側入方信号！Ｎ ｌａ）とＢ
個入力信号ＩＮ（ｂ）はそれぞれ第６図における入方向
の伝送信号とＢ方向の伝送信号であり。
共に２５６ビントを１フレームとする時分割多重信号で
、それぞれ周波数が同期、フレーム位相が非同期となっ
ている。
、それぞれ周波数が同期、フレーム位相が非同期となっ
ている。
またＡ側フレームパルスＦ ［ａ）とＡ１１ｌクロツク
ＣＬ Ｋ ｉａ）はそれぞれＡ側入力信号ＩＮｔａ）の
フレームパルスとタイミングクロックであり、Ｂ側フレ
ームパルスＦ（ｂｌとＢ側りロフクＣＬ Ｋ （ｂｌは
それぞれＢ（］Ｉｌ入力信号ＩＮ（ｂｌのフレームパル
スとタイミングクロックである。さらに装置内マスタク
ロックＣＬＫ（ホ）は本実施例の位相ｕｊ４整回整向路
内けるタイミングクロックである。
ＣＬ Ｋ ｉａ）はそれぞれＡ側入力信号ＩＮｔａ）の
フレームパルスとタイミングクロックであり、Ｂ側フレ
ームパルスＦ（ｂｌとＢ側りロフクＣＬ Ｋ （ｂｌは
それぞれＢ（］Ｉｌ入力信号ＩＮ（ｂｌのフレームパル
スとタイミングクロックである。さらに装置内マスタク
ロックＣＬＫ（ホ）は本実施例の位相ｕｊ４整回整向路
内けるタイミングクロックである。
クロック乗換え回路１はＡ側りロフクＣＬ Ｋ （ａｌ
に同期したＡ倒入力信号ＩＮｔｍ）と、Ｂ倒りロックＣ
Ｌ Ｋ （ｂ）に同期したＢ個入力信号ＩＮ（ｂ）とを
、装置内マスタクロックＣＬＫ■に同期した伝送信号に
乗り換えて（変換して）出力する回路であり。
に同期したＡ倒入力信号ＩＮｔｍ）と、Ｂ倒りロックＣ
Ｌ Ｋ （ｂ）に同期したＢ個入力信号ＩＮ（ｂ）とを
、装置内マスタクロックＣＬＫ■に同期した伝送信号に
乗り換えて（変換して）出力する回路であり。
各入力信号を２マスタクロンクＣ’ＬＫに）に同期した
Ａ側出力信号０υＴｌａ）、 Ａ測量期化フレームパル
スＦ（ａ）ｓ、Ｂ測量期化フレームパルスＦ（ｂ）ｓ。
Ａ側出力信号０υＴｌａ）、 Ａ測量期化フレームパル
スＦ（ａ）ｓ、Ｂ測量期化フレームパルスＦ（ｂ）ｓ。
およびＢ測量期化入力データＩＮ（ｂｕｓにそれぞれ変
換する。
換する。
位相比較用パルス発生！４２．３はＡ側フレームパルス
Ｆ （ａ）とＢ側フレームパルスＦ（ｂ）ヲ、 整数ｆ
ｆ１（ｔ＆述の具体例では３２倍）の周波数を持つ１ビ
ツト幅のパルスＰＣｆａ）、ＰＣ（ｂ）に変換する回路
であり、具体例では９２５６ビント周期のフレームパル
スＦ（ａ）ｓ 、 Ｆ（ｂ）ｓを８ビツト周期の１ビツ
ト幅のパルスＰ Ｃ（ａＬ Ｐ Ｃ（ｂ）に変換して
いる。
Ｆ （ａ）とＢ側フレームパルスＦ（ｂ）ヲ、 整数ｆ
ｆ１（ｔ＆述の具体例では３２倍）の周波数を持つ１ビ
ツト幅のパルスＰＣｆａ）、ＰＣ（ｂ）に変換する回路
であり、具体例では９２５６ビント周期のフレームパル
スＦ（ａ）ｓ 、 Ｆ（ｂ）ｓを８ビツト周期の１ビツ
ト幅のパルスＰ Ｃ（ａＬ Ｐ Ｃ（ｂ）に変換して
いる。
位相比較器４は位相比較用パルス発生器２．３から出力
されるＡ側位相比較用パルスＰＣｆａｌとＢ側位相比較
用パルスＰＣ（ｂ）とに基づいて、Ａ側入力信号ＩＮｔ
ａ）とＢ個入力信号ＩＮ（ｂ）との位相差を検出する回
路であり７その検出された位相差に応じて遅延量制御パ
ルスＤＬＹを可変遅延回路５に送出する。
されるＡ側位相比較用パルスＰＣｆａｌとＢ側位相比較
用パルスＰＣ（ｂ）とに基づいて、Ａ側入力信号ＩＮｔ
ａ）とＢ個入力信号ＩＮ（ｂ）との位相差を検出する回
路であり７その検出された位相差に応じて遅延量制御パ
ルスＤＬＹを可変遅延回路５に送出する。
可変遅延回路５はこの遅ｉ！ Ｉ ＩＩ御パルスＤＬＹ
に応じてクロック乗換え回路１からのＢ（ＩＩ同期化フ
レームパルスＦ（ｂ）ｇの位相を遅延させてＢ測当力信
号ＯＬＪ Ｔ （ｂｌとして出力する回路である。
に応じてクロック乗換え回路１からのＢ（ＩＩ同期化フ
レームパルスＦ（ｂ）ｇの位相を遅延させてＢ測当力信
号ＯＬＪ Ｔ （ｂｌとして出力する回路である。
第３図は前述の実施例回路の一層詳細な具体例を示すブ
ロック図である。この具体例は、同期の単位（位相調整
範囲）を１タイムスロツト（８ビツト）とした場合のも
のである。また第４図はこの具体例回路の各部信号のタ
イムチャートである。
ロック図である。この具体例は、同期の単位（位相調整
範囲）を１タイムスロツト（８ビツト）とした場合のも
のである。また第４図はこの具体例回路の各部信号のタ
イムチャートである。
第３図において、クロック乗換え回路１は８個のＤ型フ
リフプフロフブ１１〜１８からなる公知構成の回路であ
る０位相比較用パルス発生器２゜３はそれぞれ８進カウ
ンタからなり、この８進カンウタ２，３はマスタクロッ
クＣＬＫ（ホ）を入力とし、クロック乗換え回路ｌから
の同期化フレームパルスＦ（ａｌｓ 、 Ｆ（ｂ）ｓ
でそれぞれリセットされる。
リフプフロフブ１１〜１８からなる公知構成の回路であ
る０位相比較用パルス発生器２゜３はそれぞれ８進カウ
ンタからなり、この８進カンウタ２，３はマスタクロッ
クＣＬＫ（ホ）を入力とし、クロック乗換え回路ｌから
の同期化フレームパルスＦ（ａｌｓ 、 Ｆ（ｂ）ｓ
でそれぞれリセットされる。
これによりフレームパルスＦ （ａ） ｓ 、 Ｆ
（ｂ） ｓを８ビツト周期のパルスＰＣｆａ）、ＰＣ（
ｂ）に変換している。
（ｂ） ｓを８ビツト周期のパルスＰＣｆａ）、ＰＣ（
ｂ）に変換している。
位相比較器４はプルアップセル４１． リセット入力
付り型フリフブフロップ４２．２人力ＮＡＮＤ回路４３
，８ｉ！ｉカウンタ４４．３ビツトＤ型フリフプフロツ
プ４５，８進デコーダ４６等からなる公知の構成の回路
である。
付り型フリフブフロップ４２．２人力ＮＡＮＤ回路４３
，８ｉ！ｉカウンタ４４．３ビツトＤ型フリフプフロツ
プ４５，８進デコーダ４６等からなる公知の構成の回路
である。
この位相比較器４の動作が以下に説明される。
フリップフロップ４２が位相比較用パルス発生器２から
のＢ側位相比較用パルスＰ Ｃ（ｂ）立上りによりセン
トされてから位相比較用パルス発生器２からのＡ（Ｊ？
１位相比較用パルスＰ Ｃｆａ）立上りによってリセッ
トされるまでの間（すなわちＡＯ１１入力信号ＩＮ（ａ
ｌとＢ個入力信号ＩＮ（ｂｌとの位相差）２フリツプフ
ロツプ４２の出力信号Ｑは“ｌ”となり。
のＢ側位相比較用パルスＰ Ｃ（ｂ）立上りによりセン
トされてから位相比較用パルス発生器２からのＡ（Ｊ？
１位相比較用パルスＰ Ｃｆａ）立上りによってリセッ
トされるまでの間（すなわちＡＯ１１入力信号ＩＮ（ａ
ｌとＢ個入力信号ＩＮ（ｂｌとの位相差）２フリツプフ
ロツプ４２の出力信号Ｑは“ｌ”となり。
それによりその間だけＮＡＮＤ回路４３が開いてマスタ
クロックＣＬＫ（１１１１を８進カウンタ４４に供給す
る。８進カウンタ４４はこのクロツク数をカウントし、
そのカウント値を入力信号ＩＮｆａ）とＩＮ（ｂ）の位
相差に応じた３ビツトの２進値としてフリップフロップ
４５にラッチする。この値はさらに８進デコーダ４６で
デコードされ、その結果に応じて遅延量１１１＠パルス
ＤＬＹが可変遅延回路５に送出される。遅延量制御パル
スＤＬＹは、８進カウンタ４４のカウント値に応じて８
進デコーダ４６の８本の出力線のうちの一つのみが′１
”となる信号である。
クロックＣＬＫ（１１１１を８進カウンタ４４に供給す
る。８進カウンタ４４はこのクロツク数をカウントし、
そのカウント値を入力信号ＩＮｆａ）とＩＮ（ｂ）の位
相差に応じた３ビツトの２進値としてフリップフロップ
４５にラッチする。この値はさらに８進デコーダ４６で
デコードされ、その結果に応じて遅延量１１１＠パルス
ＤＬＹが可変遅延回路５に送出される。遅延量制御パル
スＤＬＹは、８進カウンタ４４のカウント値に応じて８
進デコーダ４６の８本の出力線のうちの一つのみが′１
”となる信号である。
可変遅延回路５は７ビツトシフトレジスタ５１とセレク
タ５２等を含む回路である。シフトレジスタ５１には、
クロック乗換え回路１からのＢ側聞期化フレームパルス
Ｆ（ｂ）ｓが入力され、これを０〜７ビント遅延させる
回路であり、その遅延出力信号φ０〜φ７はそれぞれセ
レクタ５２に入力される。セレクタ５２はシフトレジス
タ５１からの遅延出力信号φ０〜φ７の何れかを９位相
比較器４からの遅延量制御パルスＤＬＹに応じて選択し
て、Ｂ開山力信号０１ＪＴ（ｂｌとして出力する。
タ５２等を含む回路である。シフトレジスタ５１には、
クロック乗換え回路１からのＢ側聞期化フレームパルス
Ｆ（ｂ）ｓが入力され、これを０〜７ビント遅延させる
回路であり、その遅延出力信号φ０〜φ７はそれぞれセ
レクタ５２に入力される。セレクタ５２はシフトレジス
タ５１からの遅延出力信号φ０〜φ７の何れかを９位相
比較器４からの遅延量制御パルスＤＬＹに応じて選択し
て、Ｂ開山力信号０１ＪＴ（ｂｌとして出力する。
実施例回路の動作が第４図を参照して以下に説明される
。
。
Ａ側入力信号ＩＮ（ａ）とＢ個入力信号ＩＮ（ｂ）は。
クロンク乗換え回路ｌでマスタクロックＣＬＫ（ロ）に
同期した信号に変換され、Ａ個入力信号ＩＮｆ８）はＡ
開山力信号ＯＵ Ｔ （ａ）としてそのまま出力され。
同期した信号に変換され、Ａ個入力信号ＩＮｆ８）はＡ
開山力信号ＯＵ Ｔ （ａ）としてそのまま出力され。
Ｂ個入力信号ＩＮＴｂ）はＢ測量期回路入カデータＩＮ
（ｂ）ｓとして可変遅延回路５に送出される。
（ｂ）ｓとして可変遅延回路５に送出される。
またフレームパルスＦ （ａ）とＦ（ｂ）もマスタクロ
ックＣＬＫ（ホ）に同期されて同期化フレームパルスＦ
（ａ）３とＦ（ｂｌｇとして位相比較用パルス発生器２
゜３にそれぞれ送出される０位相比較用パルス発生器２
．３は入力された２５６ビツト周期の同期化フレームパ
ルスＦ（ａ）ｓ 、 Ｆ（ｂｌｓを８ビツト周期のパ
ルスＰ Ｃｔａｌ、 Ｐ Ｃ（ｂ）に変換して位相比
較器４に送出する。
ックＣＬＫ（ホ）に同期されて同期化フレームパルスＦ
（ａ）３とＦ（ｂｌｇとして位相比較用パルス発生器２
゜３にそれぞれ送出される０位相比較用パルス発生器２
．３は入力された２５６ビツト周期の同期化フレームパ
ルスＦ（ａ）ｓ 、 Ｆ（ｂｌｓを８ビツト周期のパ
ルスＰ Ｃｔａｌ、 Ｐ Ｃ（ｂ）に変換して位相比
較器４に送出する。
位相比較器４では、この両パルスＰＣｆａ１．Ｐｃ（ｂ
）間の位相差を前述の如くにして測り、遅延量制御パル
スＤＬＹとして可変遅延回路５のセレクタ５２に送出す
る。
）間の位相差を前述の如くにして測り、遅延量制御パル
スＤＬＹとして可変遅延回路５のセレクタ５２に送出す
る。
可変遅延回路５では、Ｂ側聞期化入力データＩＮ（ｂ）
ｓをシフトレジスタ５１でＯビット〜７ビツトの範囲で
遅延させ、この出力信号φ。〜φ７のうち、入力信号Ｉ
Ｎ（ａ）、 Ｉ Ｎ（ｂ）の位相差と同じ値の遅延
出力信号をセレクタ５２で遅延量制御パルスＤＬＹによ
って選択し、それをＢ開山力信号０ＵＴ（ｂｌとして出
力する。したがってＡ開山力信号ＯＵ Ｔ （ａ）とＢ
開山力信号０ＵＴ（ｂｌとは位相が揃ったものとなる。
ｓをシフトレジスタ５１でＯビット〜７ビツトの範囲で
遅延させ、この出力信号φ。〜φ７のうち、入力信号Ｉ
Ｎ（ａ）、 Ｉ Ｎ（ｂ）の位相差と同じ値の遅延
出力信号をセレクタ５２で遅延量制御パルスＤＬＹによ
って選択し、それをＢ開山力信号０ＵＴ（ｂｌとして出
力する。したがってＡ開山力信号ＯＵ Ｔ （ａ）とＢ
開山力信号０ＵＴ（ｂｌとは位相が揃ったものとなる。
上述の実施例回路では９位相を揃える対象の複数の信号
対に対してクロック乗換え回路の一部と位相比較用パル
ス発生器９位相比較器の全てを共用することができるだ
けでな（、フレームパルスＦ（ａ）、Ｆ（ｂｌに同期す
る他の信号に対しても同部分を共用することができる。
対に対してクロック乗換え回路の一部と位相比較用パル
ス発生器９位相比較器の全てを共用することができるだ
けでな（、フレームパルスＦ（ａ）、Ｆ（ｂｌに同期す
る他の信号に対しても同部分を共用することができる。
本発明の実施にあたっては種々の変形形態が可焼である
０例えば、上述の実施例では２位相調整を１タイムスロ
フト（すなわち８ビツト）の調整範囲内で行うように構
成したが、勿論これに限らず、これをもっと広い範囲で
位相調整を行うようにしてもよい。
０例えば、上述の実施例では２位相調整を１タイムスロ
フト（すなわち８ビツト）の調整範囲内で行うように構
成したが、勿論これに限らず、これをもっと広い範囲で
位相調整を行うようにしてもよい。
本発明によれば、複数の入力信号の位相を揃える回路を
、小さな回路規模で実現するができる。
、小さな回路規模で実現するができる。
特に２以上の信号の位相を合わせる場合には、共用回路
部分を大きくして専用回路部分の規模を小さくすること
ができ、２回路規模縮小の効果は大となる。
部分を大きくして専用回路部分の規模を小さくすること
ができ、２回路規模縮小の効果は大となる。
第１図は本発明に係る原理説明図
第２図は本発明の一実施例としての位相調整回路を示す
ブロック図。 第３図は第２図実施例回路の構成を一層詳細に示す具体
例回路のブロック図。 第４図は第３図回路の各部信号のタイムチャート６ 第５図は従来例の位相調整回路を示すブロック図、およ
び 第６図はドロップ／インサートシステムを示すブロック
図である。 図において。 ｌ−クロック乗換え回路 ２．３・−・位相比較用パルス発生器 ４−位相比較器 ５−・・可変遅延回路 １１〜１８・・−Ｄ型フリップフロップ４１−・−プル
アップセル ４２−・−リセット入力付り型フリソプフ口ップ４３・
・・２人力ＮＡＮＤ回路 ４４・・・８進カウンタ ４５・・３ビットフリップフロフブ ４６−・・８進デコーダ ５１・・−７ビントシフトレジスタ ５２−・−セレクタ
ブロック図。 第３図は第２図実施例回路の構成を一層詳細に示す具体
例回路のブロック図。 第４図は第３図回路の各部信号のタイムチャート６ 第５図は従来例の位相調整回路を示すブロック図、およ
び 第６図はドロップ／インサートシステムを示すブロック
図である。 図において。 ｌ−クロック乗換え回路 ２．３・−・位相比較用パルス発生器 ４−位相比較器 ５−・・可変遅延回路 １１〜１８・・−Ｄ型フリップフロップ４１−・−プル
アップセル ４２−・−リセット入力付り型フリソプフ口ップ４３・
・・２人力ＮＡＮＤ回路 ４４・・・８進カウンタ ４５・・３ビットフリップフロフブ ４６−・・８進デコーダ ５１・・−７ビントシフトレジスタ ５２−・−セレクタ
Claims (1)
- 【特許請求の範囲】 第１のクロック （ＣＬＫ＿１）を動作タイミングとす
る第１の入力信号（ＩＮ＿１）を入力する第１の入力回
路（８１）と、 第２のクロック（ＣＬＫ＿２）を動作タイミングとする
第２の入力信号（ＩＮ＿２）を入力する第２の入力回路
（８２）と、 該第１の入力信号（ＩＮ＿１）と第２の入力信号（ＩＮ
＿２）との位相を比較してその位相差（ＰＤ）を検出す
る位相比較器（８３）と、 該位相比較器（８３）により検出された位相差に応じて
該第１の入力信号（ＩＮ＿１）と第２の入力信号（ＩＮ
＿２）の相対位相を調整して両者間の位相差を減少させ
る可変遅延回路（８４）とを具備してなる位相調整回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046940A JPH02226824A (ja) | 1989-02-28 | 1989-02-28 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046940A JPH02226824A (ja) | 1989-02-28 | 1989-02-28 | 位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226824A true JPH02226824A (ja) | 1990-09-10 |
Family
ID=12761315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046940A Pending JPH02226824A (ja) | 1989-02-28 | 1989-02-28 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662305B1 (en) * | 1999-11-23 | 2003-12-09 | Intel Corporation | Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up |
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
-
1989
- 1989-02-28 JP JP1046940A patent/JPH02226824A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763080B1 (en) | 1999-05-14 | 2004-07-13 | Nec Electronics Corporation | Synchronous signal processing system |
| US6662305B1 (en) * | 1999-11-23 | 2003-12-09 | Intel Corporation | Fast re-synchronization of independent domain clocks after powerdown to enable fast system start-up |
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