JPH0222742A - 信頼性あるウォッチドッグタイマ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明はリアルタイムプロセッサまたはマイクロコン
トローラにおける異常な反応を検出するための状況タイ
マに関し、かつ特定的には、このようなタイマの信頼性
を改善するための装置に関する。

関連技術の説明 ＩＮ置　　８０９６、ＩＮ置　　８０Ｃ２５２、Ｓｉｅ
ｍｅｎｓ　　８０５１５およびＮＥＣ７８１１などのよ
うなリアルタイムコントローラアプリケーションに共通
して使用されるプロセッサは、ウォッチドッグタイマと
して知られる装置を用いる。ウォッチドッグタイマは選
択された時間の期間内においてプロセッサによってリセ
ットされなければならない状況タイマである。もしプロ
セッサが、ウォッチドッグタイマをリセットしないなら
、プロセッサの異常な操作が仮定される。

この場合、ウォッチドッグタイマはそのホストプロセッ
サのためにリセット信号を発生する。

プロセッサがその範囲内でウォッチドッグタイマをリセ
ットしなければならない選択された期間は、ホストプロ
セッサのプログラムコントロールに応答して、先行技術
のシステムにおけるレジスタまたはラッチに記憶される
。選択された時間期間を表わすコードを保持する、レジ
スタまたはラッチの内容は、カウンタの出力と連続的に
比較される。カウンタがしきい値に到達するとき、リセ
ット信号が発生される。静電放電（ＥＳＤ）、電力故障
または誤ったソフトウェアの間またはその後に、ウォッ
チドッグタイマの正しい操作を維持することにおいて問
題が生じる。ウォッチドッグタイマがその時間内でリセ
ットされなければならない期間を表示するコードがレジ
スタまたはラッチに記憶されるので、ウォッチドッグタ
イマの正常な操作の邪魔をしながら、予め選択されたコ
ードにおける変化を生じさせうる。また、これらの記憶
素子はプロセッサのソフトウェア制御によってアクセス
可能なので、間違ったソフトウェアは６予め選択された
コードも同様に変えることが可能である。

リアルタイム制御アプリケーションに使われるマイクロ
コントローラまたはプロセッサは厳しい環境においてし
ばしば用いられ、ＥＳＤ、電力の故障および間違ったソ
フトウェアから免れたウォッチドッグタイマの必要性が
起こる。

発明の概要 この発明はより大きな信頼性および適応性を有するウォ
ッチドッグタイマを提供する。特に、ウオッチドックタ
イマ表示信号がその時間内においてホストプロセッサに
よって発せられなければならない期間のような、ウォッ
チドッグタイマのアルゴリズムの型式を識別する選択さ
れたコードは、ＥＳＤ、電力の故障および間違ったソフ
トウェアから免れたハードワイヤード信号を与えるため
に、設計者または使用者によってプログラム化されるよ
うに適合されたヒユーズセルまたはリードオンリメモリ
セルによって与えられる。

この発明に従ったウォッチドッグタイマは、ＥＳＤ、Ｆ
ｉｔ力の故障および間違ったソフトウェアから免れたプ
リセット時間期間を表示するプリセットコードを与える
ために回路素子を含む。さらに、プログラム化可能な時
間期間を表示するプログラム化可能なコードはソフトウ
ェアのアクセス可能なレジスタまたはラッチにＳ己憶さ
れる。セレクタはプリセットコードおよびプログラム化
可能なコードを受け、かつ、ウォッチドッグタイマがそ
の時間内においてプロセッサ表示信号によってリセット
されなければならない時間期間を表示する出力コードを
選択する。タイマはプロセッサ表示信号を受けかつ表示
信号の最後の受信からの経過時間を表示するタイマコー
ドを発生する。比較器は出力コードおよびタイマコード
を受けかつタイマコードによって表示される経過時間が
出力コードによって表示される時間期間を越えるときプ
ロセッサリセット信号を発生する。セレクタは、静電放
電、電力の故障および間違ったソフトウェアから免れた
素子を通してセレクタ制御信号を与えることによってプ
リセットコードだけを選択するようにプログラム化可能
である。

この発明の別の局面において、ウォッチドッグタイマは
、静電放電は、電力の故障および間違ったソフトトウエ
アから免れた素子を通してプリセットイネーブル信号を
与えることによって固定されうる。

この発明のさらに別の局面において、ホストプロセッサ
によって発生した表示信号は第１キーおよび第２キーを
有するキードシーケンスである。

プロセッサは第１キーを、第１キーに応答して第２キー
を待ち受ける状態に入るための手段を含むウォッチドッ
グタイマに書込む。もし第２キーが第１キーに続くなら
、ウォッチドッグタイマはその内部タイマをリセットす
る。もしプロセッサが、第１キーまたは第２キーと同等
でないデータを含むキーシーケンスを有する第１キーに
続くなら、ウォッチドッグタイマはあたかもタイマのオ
ーバフローが起こったようにリセットを発生するであろ
う。

さらに、この発明の１９の局面において、ホストプロセ
ッサはハードウェアリセットがそれを通して外からプロ
セッサに信号を送ることができるリセットピンを含む。

この実施例において、ウォッチドッグタイマリセット信
号は、ホストプロセッサが外からのリセットパルスとウ
ォッチドッグタイマによって発生させられるリセットパ
ルスを識別するのを許容する準双方向性ドライバを通し
てハードウェアリセット入力ピンに与えられる。

この発明の他の局面および利点は図面、明細書および特
許請求の範囲を検討することによって理解され得る。

好ましい実施例の説明 この発明の好ましい実施例が図面を参照しながら詳細に
述べられる。

まず初めに、システムの大要が与えられる。次に、ウォ
ッチドッグタイマの好ましい方法の詳細な論理図が再検
討される。

■、システムの大要 第１図はこの発明を用いるプロセッサのブロック図であ
る。プロセッサは、プログラム制御下において標準マイ
クロコントローラまたはマイクロコンピュータ処理を行
なうＣＰＵ１００を含む。

さらに、システムクロック１０１はシステムじゅうに与
えるために、ライン１０２および１０３の上にタロツク
信号を発生する。好ましい具体例におけるＣＰＵ１００
は６状態指示すイクルおよび二位相タロツクとともに作
動するデータプロセッサである。このシステロクロック
の特徴は第２図ないし第９図を参照して以下に詳しく述
べられる方法において反映される。ＣＰＵ１００および
システムクロック１０１はライン１０４を通じて制御イ
ンフォメーションを伝達する。

第１図のプロセッサはこの発明に従うウォッチドッグタ
イマ１０５を含む。ウォッチドッグタイマはライン１０
２を通じてシステムクロックを受け、かつ、ライン１０
６を通じてＣＰＵ１００と制御インフォメーションを通
信する。さらに、バス１０７は、ライン１０６上の制御
インフォメーションに応答して、ＣＰＵ１００とウォッ
チドッグタイマ１０５との間にデータを伝達するために
設けられる。

最後に、プロセッサは外部で発生させられるリセット信
号を受けるように適合された入力／出力ピン１０９に接
続されたリセットドライバ１０８を含む。リセットドラ
イバはまた、ウォッチドッグタイマ１０５から、ライン
１１０上のウォッチドッグタイマリセット信号ＷＤＴＲ
３Ｔを受ける。

システムクロックは、ライン１０３上でリセットドライ
バ１０８に与えられる。リセットドライバ１０８の出力
は、ライン１１１上のソフトウェアリセット信号５Ｒ３
Ｔおよびライン１１２上のハードウェアリセット信号Ｈ
Ｒ３Ｔを含む。ＣＰＵ１００はライン１１１からのソフ
トリセットに対して、ライン１１２上のハードリセット
に対してとは異なった反応をする。これらのリセット間
の差異は先行技術においてよく理解される。

作動において、ウォッチドッグタイマはＣＰＵがその時
間内において表示信号を発生しなければならない時間期
間を表すコードを記憶する。表示信号は、プログラム制
御の下で、バス１０７を通してＣＰＵ１００から与えら
れる。もし表示信号がその期間内に発生しなければ、ウ
ォッチドッグタイマリセット信号ＷＤＴＲ３Ｔはライン
１１０上でリセットドライバ１０８に与えられる。　■
。

ウォッチドッグタイマブロック図 第２図はこの発明の好ましい実施例におけるウォッチド
ッグタイマ１０５のブロック図である。

ウォッチドッグタイマ１０５はホスト内部バスにインタ
ーフェイスを与える制御ブロック２００、および、ウォ
ッチドッグタイマの内部タイマの出力と選択された期間
コードを比較するための比較器を含む。さらに、ウォッ
チドッグタイマ１０５はホストプロセッサからのキード
シーケンス表示信号をデコードするために用いられる状
態マシーン２０１を含む。ウォッチドッグタイマ１０５
の第３の素子は、プロセッサの内部バスから受けるプロ
グラム化可能なコード、または、コントローラに期間コ
ードとして与えるためセレクタの中からリードオンリー
プリセットコードを選択する手段を与えるセレクタ２０
２である。最後に、ウォッチドッグタイマ１０５はウォ
ッチドッグタイマ１０５のために期間タイミングインフ
ォメーションを与えるタイマブロック２０３を含む。

ウォッチドッグタイマ制御ブロック２００の入力は、ラ
イン２０４からの内部バスＩＢ（７：Ｏ）と、ＷＲＲＥ
Ｇ＊　、ＡＤＲＬＡＴ＊およびＲＤＲＥＧ＊を含むいく
つかのアドレス制御信号２０５を含む。ＷＲＲＥＧ＊は
内部バスからアドレスされたレジスタへの書込みを示す
制御信号である。

ＡＤＲＬＡＴ車は連続するデコードのためにＩＢ（７：
　０）ラインからのアドレスをラッチするときに制御す
る。ＲＤＲＥＧ＊信号はアドレスされたレジスタから内
部バスへの読出しを制御することにおいて用いられる。

信号名の終わりの＊は信号が活性ローであることを示す
。

制御ブロック２００はまた、ライン２０６上のリセット
ピンからパワーオンクリア信号ＰＩＮＰＯＣを受ける。

この信号はリセットピン１０９において与えられるハー
ドウェアリセット信号の段階づけされたものである。

制御ブロック２００は、ライン２０７を通してタイマ２
０３から出力ＷＤＴ　ＩＭ　（１５：　０）を受ける。

期間コードＷＤＳＥＬ　（３：　０）はライン２０８上
でセレクタ２０２から制御２００へ与えられる。最後に
、制御ブロック２００はライン２０９を通して５ＯＦＴ
ＲＳＴ信号、およびライン２１０を通して状態マシーン
２０１からＷＤＴＥＮＢＬ信号を受ける。

制御ブロック２００の出力は、状態マシーン制御信号で
ある、ライン２１１上のＷＲＩ、ＷＲ２およびＷＲＸ、
ライン２１２上のセレクタ制御信号ＷＤＳＥＬ２１Ｂ＊
およびＩＢ２ＷＤＳＥＬ。

および、ライン２１３上のＷＤＴＲＳＴ信号を含む。

セレクタ２０２は内部バス２０４から書込みかつ読出さ
れてもよいレジスタを含む。ライン２１２上の制御信号
はこれらのアクセスに必要なタイミングインフォメーシ
ョンを与える。セレクタ２０２はまた、ライン２１３か
らＷＤＴＲ３Ｔ信号を、かつ、タイマ２０３からライン
２１４上の試験信号ＴＳＴＯＶＦＬを受ける。セレクタ
２ｏ２゜は、第９図に示されるように、ソフトリセット
、ウォッチドッグタイマリセットまたは外部ピンリセッ
トに応答して発生したパワーオンクリア信号を表示する
ために発生したライン２１６上のＰＯＣ信号を受ける。

セレクタ２０２の出力は、選択された期間コードＷＤＳ
ＥＬ　（３：　０）およびライン２１５上の決定された
（ｆ　ｉ　ｘｅｄ−ｏｎ）信号ＷＤＴＦＩＸＯＮを含む
。

状態マシーン２０１はライン２１１上の状態マシーン制
御信号およびライン２１５からＷＤＴＦＩ　ＸＯＮ信号
を受ける。さらに、状態マシーン２１１は入力としてラ
イン２１６からパワーオンクリア信号ｐｏｃを受ける。

この状態マシーン２０１はライン２１０上にイネーブル
信号ＷＤＴＥＮＢＬ、ライン２１７上にクリア信号ＷＤ
ＴＣＬＲおよびライン２０９上にソフトウェアリセット
信号５ＯＦＴＲＳＴを発生する。

タイマ２０３は、ライン２１０からイネーブル信号を、
状態マシーンのライン２１７からクリア信号を受ける。

さらに、ライン２１８からの試験モード信号ＴＭＷＤＴ
がタイマ２０３に与えられる。最後にライン２１９上の
クロック信号ＴＩＮＣがシステムクロック１０１からの
タイマ２０３に与えられる。

タイマ２０３はライン２１７上のＷＤＴＣＬＲの最後の
発生からの経過時間を示す出力ＴＩＭＲＥＧ　（２３：
　０）を発生する。この出力はライン２２０上に与えら
れ、ビット２２−７はライン２０７上にＷＤＴ　ＩＭ　
（１５：　Ｏ）として与えられかつビット１２はライン
２１４上にＴＥＳＴＯＶＦＬとして与えられる。最後に
、タイマ２０３はライン２２１上にキャリー信号ＷＤＴ
ＣＡＲＲＹ車を発生する。

Ａ、ウォッチドッグタイマ制御２００（第３図および第
４図） 第３図および第４図はウォッチドッグタイマ１０５の制
御ブロック２００の論理図である。第３図はライン２１
１上の状態マシーン制御信号の発生およびライン２１２
上のウォッチドッグタイマ選択アドレス信号を表わす。

第４図は、ライン２１３上のウォッチドッグタイマリセ
ット信号ＷＤＴＲ８Ｔの発生を表わす。

第３図において、状態マシーン制御信号２】１を発生さ
せるための手段が含まれる。この手段は、内部バスに書
込まれたキーを検出するためのデータデコーダ３００お
よびウォッチドッグタイマキーに書込むための別個のア
ドレスを検出するためのアドレスデコーダ３０１を含む
。さらに、アドレスデコーダ３０１は、ライン２１２上
の制御信号の発生のためにウォッチドッグタイマ選択レ
ジスタへの読出しおよび書出しを検出する。ライン２１
０上のウォッチドッグタイマイネーブル信号ＷＤＴＥＮ
ＢＬに反応してライン２１２上の選択レジスタアクセス
制御信号の発生を可能にするためのイネ−ブリング手段
３０２が含まれる。

デコーダ３００は内部バス２０４からのビット０．２．
５および７を受けるために接続されたＮＡＮＤゲート３
０３を含む。ＮＡＮＤゲート３０３の出力はインバータ
３０４を通してライン３０５に与えられる。さらに、Ｎ
ＯＲゲート３０６はデコーダ３００に含まれ、内部バス
からのビット０．２．５および７を受け、かつ、ライン
３０７上に出力を発生する。デコーダ３００は内部バス
２０４からのビット１．３．４および６を受けかつイン
バータ３０９を通してライン３１０上にその出力を与え
るＮＡＮＤゲート３０８を含む。さらに、内部バス２０
４からのビット１．３．４および６を受けるＮＯＲゲー
ト３１１はその出力をライン３１２上に与える。ライン
３０７および３１０は入力として、ＮＡＮＤゲート３１
３に与えられる。ＮＡＮＤゲート３１３の出力は、内部
バス上のデータが５Ａ　（０１０１−１０１０）である
ことを示しながら、ライン３１４上にＩＢＩＳ５Ａ車信
号活性ローとして与えられる。ライン３１４上のＩＢＩ
Ｓ５Ａ車信号はインバータ３１５を通してライン３１４
上の信号の活性ハイの形であるＩＢＩＳ５Ａとして、ラ
イン３１６に与えられる。

ライン３０５および３１２上の信号はその出力をＩＢＩ
ＳＡ５としてインバータ３１８を通してライン３１９に
与えるＮＡＮＤゲート３１７を通して与えられる。ライ
ン３１９上のＩＢＩＳＡ５信号は内部バス上のデータが
Ａ５　（１０１０−０１０１）であるときそれを示す。

アドレスデコーダ３０１はウォッチドッグタイマキーへ
のアクセスを検出しかつレジスタ３２０内のアクセスを
示すコードを記憶し、かつウォッチドッグタイマ選択レ
ジスタへの読出しまたは書込みを検出し、かつ、レジス
タ３２１内の読出しまたは書込みを示すコードを記憶す
る。デコーダ３０１は内部バス２０４からビット３．５
および７を受けるＮＡＮＤゲート３２２、および、ライ
ン３２３上のＷＲＲＥＧ率信号を含む。ＮＡＮＤゲート
３２２の出力はインバータ３２４を通して、入力として
ＮＡＮＤゲート３２５に、かつ入力として、ＮＡＮＤゲ
ート３２６に与えられる。デコーダ３０１はまた、内部
バスのビット２．４および６を受けかつその出力をライ
ン３２８上に入力としてＮＡＮＤゲート３２５および３
２６に与えるＮＯＲゲート３２７を含む。さらに、デコ
ーダ３０１内のＮＯＲゲート３２９は内部バスからのビ
ット１を受けるために接続されたインバータ３３０の出
力を受ける。ＮＯＲゲート３２９の別の入力は内部バス
からのビット０である。ＮＯＲゲ−）３２９の出力はラ
イン３３１上に入力として、ＮＡＮＤゲート３２５に与
えられる。

デコーダ３０１内のＮＯＲゲート３３２は内部バスから
のビット１および、内部バスからのビット０を受けるた
めに接続されたインバータ３３３の出力を受ける。ＮＯ
Ｒゲート３３２の出力はライン３３３上に入力としてＮ
ＡＮＤゲート３２６に与えられる。ＮＡＮＤゲート３２
５の出力はライン３３４上でレジスタ３２０のデータ入
力に与えられる。レジスタ３２０の反転された出力Ｑ率
は内部バス上のアドレスがウォッチドッグタイマキーへ
のアクセスを必要とすることを示しながらライン３３５
上で与えられる。

ＮＡＮＤゲート３２６の出力はライン３３６上でデータ
入力としてレジスタ３２１に与えられる。

レジスタ３２１の反転させられた出力は内部バスからの
アドレスがウォッチドッグ選択レジスタの読出しまたは
書込みを必要とすることを示しながらライン３３７上で
与えられる。

レジスタ３２０および３２１はシステムクロックの位相
２の間ライン３３８上のＡＤＲＬ、ＡＴ”信号によって
クロックされる。これは位相２のゲートされたクロック
トライバ３３９を通してライン３３８の上に信号を与え
ることによって完成する。ゲートされたクロックトライ
バ３３９の出力はインバータ３４０を通して反転させら
れたクロック入力として、レジスタ３２０および３２１
に、かつ、入力としてインバータ３４１に与えられる。

インバータ３４１の出力はクロック入力としてレジスタ
３２０および３２１に与えられる。

さらに、ライン３３８上の信号およびライン３３５上の
信号はＮＡＮＤゲート３４２を通して与えられる。ＮＡ
ＮＤゲート３４２は、ライン３３８上のＡＤＲＬＡＴ”
信号がハイであるときライン３３５およびライン３４３
上に信号の反転された形を与えながらレジスタ３２０の
出力をＮＡＮＤゲート３４２の出力に通す働きをする。

ライン３３７上の信号およびライン３３８上の信号はま
た、ＡＤＲＬＡＴ＊がハイであるときライン３４５上の
その出力を通してライン３３７上の信号を通す働きをす
るＮＡＮＤゲート３４４に与えられる。

ライン３４３上の信号はウォッチドッグタイマキーへの
読出しまたは書込みを示すと仮定されている。その信号
は第１入力として複合ゲート３４６／３４７のＯＲ機能
に与えられる。このゲートのＯＲ機能への第２入力はラ
イン３２３上のＷＲＲＥＧ＊信号である。ＯＲ機能の出
力は、もしライン３４３上の信号が単にハイでＷＲＲＥ
　Ｇ＊が活性ローのとき、ウォッチドッグタイマキーの
ためのアドレスデコードを示しなからハイになるであろ
う。ＯＲ機能の出力は複合ゲート３４６／３４７のＮＡ
ＮＤ機能に与えられる。ＮＡＮＤ機能の第２入力はイン
バータ３４９の出力からのライン３４８上の信号である
。インバータ３４９の入力はレジスタ３５０の反対の出
力である。レジスタ３５０はＮＡＮＤゲート３５１を通
してＰＩＮＰＯＣ信号をラッチする役目をする。ＮＡＮ
Ｄゲート３５１の第２入力はシステムクロックからの状
態１クロツクである。ＮＡＮＤゲート３５１の出力はレ
ジスタ３５０に対するデータ入力である。

レジスタ３５０はシステムクロックからの位相１クロツ
クおよび反転させられた位相１クロツクによってクロッ
クされる。

複合ゲート３４６／３４７のＮＡＮＤ機能は、もし指示
のステージ１がアドレス信号を発生している間Ｐ　ＩＮ
ＦＯＣ信号が断定されないならばＯＲ機能の出力を反転
するであろう。複合ゲート３４６／３４７の出力は位相
２のゲートされたクロツクドライバ３５２を通してそし
てそこからインバータ３５３および３５４を通して与え
られる。

インバータ３５４の出力はライン３５５上のＩＢ２ＷＤ
ＫＥＹ信号である。

ライン３５５上のＩＢ２ＷＤＫＥＹ信号は１９の入力と
してＮＡＮＤゲート３５６．３５７および３５８の各々
に与えられる。ＮＡＮＤゲート３５６はその第２入力と
してライン３１４上のＩＢＩＳ５Ａ”信号を受ける。Ｎ
ＡＮＤゲート３５７はその第２入力としてライン３１６
上のＩＢＩＳ５Ａ信号を受けかつＮＡＮＤゲート３５８
はその第２入力としてライン３１９上のＩＢＩＳＡ５信
号を受ける。

ＮＡＮＤゲート３５８の出力はインバータ３５９を通し
てライン３６０上のＷＲＩ信号として与えられる。ＷＲ
Ｉは書込まれたキーがＡ５であることを示すと断定され
る。ＮＡＮＤゲート３５７の出力はインバータ３６１を
通してライン３６２上のＷＲ２信号として与えられる。

この信号はウォッチドッグタイマキーに書込まれたキー
が５Ａであることを示す。ＮＡＮＤゲート３５６の出力
はインバータ３６３を通してライン３６４上のＷＲＸ信
号として与えられる。この信号は書込まれたキーが５Ａ
とは異なっていることを示す。

ライン３４５上のＮＡＮＤゲート３４４の出力はアドレ
スデコーダがウォッチドッグ選択レジスタへの書込みま
たは読出しを示すことを示す。ライン３４５上の信号は
第１入力として複合ゲート３６５／３６６のＯＲ機能に
与えられる。ＯＲ機能（３６５）に対する第２入力はラ
イン３２３上のＷＲＲＥ　Ｇ＊倍信号ある。ＯＲ機能３
６５に対する第３入力はライン２１０上のＷＤＴＥＮＢ
Ｌ信号である。このように、複合ゲートに対するＯＲ機
能の出力は、ライン２１０上の活性ハイウォッチドッグ
タイマイネーブル信号ＷＤＴＥＮＢＬがローでかつ活性
ローＷＲＲＥＧ率信号がローであるならライン３４５上
の信号を通すであろう。

ＯＲ機能３６５の出力は複合ゲート３６５／３６６のＮ
ＡＮＤＡＮＤ機能て与えられる。ＮＡＮＤＡＮＤ機能る
第２入力はピンパワーオンクリアの聞出力をハイに強制
するライン３４８上の信号である。複合ゲート３６５／
３６６の出力は位相２のゲートされたクロックトライバ
３６７、インバータ３６８およびインバータ３６９を通
してＩＢ２ＷＤ　Ｓ　Ｅ　Ｌ信号としてライン３７０上
に与えられる。

ライン３４５上の信号はまた、複合ゲート３７１／３７
２のＡＮＤ機能に入力として与えられる。

ＡＮＤ機能３７１に対する第２入力はピンからのパワー
オンクリアの間ＡＮＤ機能の出力をローに強制するライ
ン３４８上の信号である。ＡＮＤ機能３７１の出力は第
１入力として複合ゲート３７１／３７２のＮＯＲ機能３
７２に与えられる。ＮＯＲ機能３７２に対する第２入力
はライン３７３上のＲＤＲＥＧ＊信号である。複合ゲー
ト３７１／３７２の出力は位相２のゲートされたクロッ
クトライバ３７４およびインバータ３７５を通してライ
ン３７６上のＷＤＳＥＬ２ＩＢ車信号として与えられる
。

第４図はライン２１３上のＷＤＴＲ８Ｔ信号の発生を表
わす。第４図に示される論理は、バス４０１上に１６ビ
ツトデコードＷＤＴＤＣＤ”　　（１５：０）を発生さ
せるためにＷＤＳＥＬ　（３：　Ｏ）信号をデコードす
るデコーダ４００を含む。さらに、第４図に示される多
重化装置４０２はバス４０１のどの信号がローと断定さ
れるかに従ってバス２０７上に適切な信号を通過させる
。多重化装置４０２の出力はＮＯＲゲート４０４に対す
る第１入力として与えられるライン４０３上のオーバフ
ロー信号である。ＮＯＲゲート４０４に対する第２入力
は状態マシーン２０１によって発生するライン２０９か
らの５ＯＦＴＲ３Ｔ信号である。

ＮＯＲゲートの出力はインバータ４５を通してライン２
１３上のＷＤＴＲ８Ｔ信号として与えられる。

デコーダ４００はバス２０８を通してセレクタ２０２か
らＷＤＳＥＬ　（３：　０）信号を受ける。

それはインバータのアレイ４０６に対して、バス４０７
上に反対のコードＷＤＳＥＬ”　　（３：Ｏ）を発生す
るためにＷＤＳＥＬ　（３：　０）の各々のビットに対
して１９ずつ与えられる。バス２０８上のＷＤＳＥＬ　
（３：　０）およびバス４０７上のＷＤＳＥＬ車　（３
：　０）はＮＡＮＤアレイ４０８に与えられる。ＮＡＮ
Ｄアレイ４０８の出力は４ビツトＷＤＳＥＬコードの１
６ビ・ント活性ローデコードである。第４図から決定さ
れるように、ＮＡＮＤアレイ４０８は出力において単一
ビットだけが所与のコードに対してローになるようにＷ
ＤＳＥＬコードを直接２進デコードする。

多重化装置４０２はライン４１０上のＷＤＴＤＣＤゝ　
（１）と示されたライン４０１上のデコードからのビッ
トＩおよびライン４１４上にＷＤＴＩＭ　（１）と示さ
れたウォッチドッグタイマＷＤＴＩＭ（１５：０）の出
力からのビットＩを受けるために接続された複数個のト
ランシーバ４０９を含み、■は０から１５である。ライ
ン４１０上に与えられるデコードビットはバスゲート４
１１を通るためにイネーブル信号、アクティブローとし
て接続される。さらに、それはバスゲート４１１を通る
ために活性ハイイネーブルとしてインバータ４１２を通
して接続される。したがって、ライン４１０上のデコー
ドビットがローのとき、ビットＷＤＴＩＭ（Ｉ）はライ
ン４０３上の０ＶＥＲＦＬＯＷ信号として与えられる。

そうでない場合は、トランシーバ４１１の出力は３状態
である。

各々のセルＩのための０ＶＥＲＦＬＯＷ信号４゜３ｉ；
ｔＯＶＥＲＦＬＯＷ信号４０３を発生するために電線を
取付けられる。したがって、もし選択されたＷＤＴＩＭ
がハイと断定されるなら、ライン２１３上にＷＤＴＲ３
Ｔの断定を引き起こしながらライン４０３上の信号はハ
イになるであろう。

Ｂ、ウォッチドッグタイマセレクタ２０２第５図はウォ
ッチドッグタイマセレクタ２０２の論理図を示す。ウォ
ッチドッグタイマセレクタ２０２はライン３７０上のＩ
Ｂ２ＷＤＳＥＬ信号およびライン３７６上のＷＤＳＥＬ
２１Ｂ”信号に応答して内部バス２０４を通してアクセ
ス可能なレジスタアレイ５００を含む。レジスタアレイ
５００はバス２０８上のＷＤＳＥＬ　（３：　０）とし
て選択可能なプログラム化可能なコードＷＤＳＥＬＱ　
（３：　０）を記憶する。レジスタアレイ５００はまた
、ホストプロセッサにウォッチドッグタイマ状況情報を
与える記憶素子として働く。

さらに、セレクタ２０２は、使用者または設計者によっ
てプログラム化できるように適合され、バス２０８上の
ＷＤＳＥＬ　（３：　０）信号として選択できるハード
ワイヤードプリセットコードＷＤＴＦ　ＩＸ　（３：　
Ｏ）を与えるＲＯＭセルアレイ５０１を含む。さらに、
ＲＯＭセルアレイ５０１はウォッチドッグタイマ選択制
御ビットＦＩＸＳＥＬを与えるためのセル５３１、およ
び、ライン２１５上にＷＤＴＦＩＸＯＮビットを与える
ためのセル５３３を含む。これらのＲＯＭセルは設計者
による時間値およびオプション選択を示すようにプログ
ラム化された後のハードワイヤードトランジスタである
。このように、これらのセルは、ウォッチドッグタイマ
の操作を保護するために、急激な電流変化、静電放電お
よび誤ったソフトウェアから免れている。これらはデイ
プリージョンインブラントマスクのプログラム化可能な
トランジスタとして実行される。ヒユーズセルアレイを
用いた代替実施例は第１０図に示され、以下で述べられ
るであろう。

最後に、ウォッチドッグタイマセレクタ２０２はバス２
０８上のＷＤＳＥＬ　（３：　０）信号として与えるた
めにハードワイヤード時間値ＷＤＴＦＩＸ（３：０）ま
たは内部バスＷＤＳＥＬＱ　（３：０）にわたって書込
まれた値から選択するためのセレクタ５０２を含む。

レジスタアレイ５００はまず、内部バス２０４のビット
７を受けるためにそのデータ入力において接続するレジ
スタ５０３を含む。レジスタアレイ５００はライン３７
０上のＩ　Ｂ　２ＷＤ　Ｓ　Ｅ　Ｌ信号およびその逆に
よってクロックされる。レジスタ５０３はライン２１３
上ｆ７）ＷＤＴＲ３Ｔ信号に接続されるセット入力を含
みその出力はウォッチドッグタイマリセットの間ハイに
セットされる。

その出力はライン５０４上に与えられそこでＮ。

Ｒゲート５０６を通して受けられる。ＮＯＲゲート５０
６に対する第２入力はライン３７６からのＷＤＳＥＬ２
ＩＢ”信号である。ＮＯＲゲート５０６の出力はライン
５０７上において、プルダウントランジスタ５０８に対
する制御入力として与えられる。ＷＤＳＥＬ２１Ｂ車信
号がローでかつ、ライン５０４上の値がローであると断
定されるとき、プルダウントランジスタ５０８は内部バ
ス２０４のビット７を引き下げるために能動化される。

レジスタアレイ５００はまた、内部バスのビット６およ
び５の各々に接続される２つのセル５０９−１を含む。

セル５０９−Ｉはウォッチドッグタイマの状況読出しを
許容する。内部バスのビット６はライン２１５上のＷＤ
ＴＦ　Ｉ　ＸＯＮ信号を受信するために接続され、そこ
でＷＤＳＲＤ　（６）として与えられる。内部バスのビ
ット５はライン２１４上においてＴＳＴＯＶＦＬ信号を
受けるために接続されそこではＷＤＳＲＤ　（５）とし
て接続される。セル５０９−１はＷＤＳＲＤ　（Ｉ）お
よびライン３７６からのＷＤＳＥＬ２ＩＢ車を受けるＮ
ＯＲゲート５１０を含む。ＮＯＲゲート５１０の出力は
セル５０９−　Ｉの各々においてプルダウントランジス
タ５１２を能動化す・るためにライン５１１上に与えら
れる。

内部バスのビット４はプルダウントランジスタ５１３に
接続される。プルダウントランジスタ５１３はインバー
タ５１５の出力においてライン５１４上に与えられたも
のとしてのＷＤＳＥＬ２１Ｂ車の逆によって能動化され
る。それゆえ、内部バスのビット７ないし４はウォッチ
ドッグタイマの状況を決めるために制御プログラムによ
って読出可能である。

内部バスＩＢ（７：Ｏ）のビット３ないしＯはレジスタ
アレイ５１６に与えられる。これらのビットは、ＩＢ２
ＷＤＳＥＬがハイと断定されるとき、ＷＤＳＥＬ　（３
：　０）信号としてバス２０８上に与えるために選ばれ
ることが可能なプログラム化可能な時間値ＷＤＳＥＬＱ
　（３：　０）を保持する。アレイ５１６は４つのセル
５１６−Ｉを含み、■は０から３である。各々のセルは
内部バスおよびＲＯＭアレイ５０１またはプログラム化
可能な値からプリセット値を選択するためのセレクタか
ら書込可能なレジスタを含む。したがって、内部バスビ
ットＩＢ　（１）は、ＩはＯから３であり、入力として
レジスタ５１７に与えられる。レジスタはライン５１８
上のＩＢ２ＷＤＳＥＬおよびＩ　Ｂ　２ＷＤ　Ｓ　Ｅ　
Ｌ＊によってクロックされる。

レジスタは第９図において示すように発生したライン２
３０からのパワーオンクリア信号によってクリアされる
。

レジスタ５１７の出力はライン５１９上のＷＤＳＥＬＱ
　（Ｉ）信号である。ライン５１９上の信号は複合ゲー
ト５２０１５２２１５２ＢのＡＮＤ機能５２０対する１
９の入力として与えられる。

ＡＮＤ機能５２０に対する第２入力はライン５２１から
のＦＩＸＳＥＬ”信号である。ＡＮＤ機能５２０の出力
はＮＯＲ機能５２２に対する１９の入力として与えられ
る。ＮＯＲ機能５２２の第２入力はＡＮＤ機能５２３の
出力である。ＡＮＤ機能５２３に対する入力はライン５
２４上のＦＩＸＳＥＬ信号およびライン５２５からのＷ
ＤＴＦＩＸ（１）ビットを含む。

したがって、ライン５２１および５２４にわたって示さ
れるようにＦＩＸＳＥＬビットの状態によって、複合ゲ
ート５２０１５２２１５２３の出力からのＷＤＳＥＬＱ
　（Ｉ）またはＷＤＴＦＩＸ（１）のどちらかがインバ
ータ５２７を介してライン５２６からＷＤＳＥＬ　（１
）としてライン５２８に与えられる。

セレクタ５０２はライン５２８上にＷＤＳＥＬ（Ｉ）ビ
ットとして与えるために、ＲＯＭアレイ５０１からのプ
リセット値またはレジスタアレイ５００からのプログラ
ム化可能な値のどちらかを選ぶ。ＷＤＳＥＬ　（１）ビ
ットはＮＯＲゲート５２９を介して内部バス２０４を通
じて読出すことができる。ライン５２８上の信号はＮＯ
Ｒゲート５２９の１９の入力において与えられる。ＮＯ
Ｒゲート５２９に対する第２入力はＷＤＳＥＬ２ｒＢ＊
信号である。それゆえ、ＷＤＳＥＬ２ＩＢ”信号の断定
の間、ＷＤＳＥＬ　（Ｉ）がローであるとき、プルダウ
ンゲート５３０は内部バス２０４上の対応ビットを引き
下ろすために能動化される。

ＲＯＭアレイ５０１は６つのマスクプログラム化可能デ
イプリージョンインブラントＲＯＭセルを含む。第ｌＲ
ＯＭセル５３１はライン５２４上に与えるためにＦＩＸ
ＳＥＬ信号を記憶する。ライン５２４上に信号は反転ラ
ッチ５３２を介してライン５２１上にＦＩＸＳＥＬ”信
号として与えられる。ＲＯＭセルアレイはまたライン２
１５上にＷＤＴＦＩＸＯＮ信号を与えるセル５３３８含
む。さらに、セル５３４．５３５．５３６および５３７
はセレクタ２０２のためにプリセットコード時間値を与
える。この値は反転ラッチ５３８．５３９．５４０，５
４１を介してバス５４２上にＷＤＴＦ　Ｉ　Ｘ　（３：
　Ｏ）として与えられる。

第５図に示す実施例において、ライン５２４上のＦＩＸ
ＳＥＬ信号はＲＯＭセルアレイ５３１に記憶される。そ
れゆえ、セレクタ５０２の出力はマスクプログラム化の
間ＦＩＸＳＥＬ信号をハイ（そうでない場合は出力はＷ
ＤＳＥＬＱバスに書込まれたデータによって決められる
）にプログラム化することによってセットされてもよい
。これは設計者が、ウォッチドッグタイマがレジスタ５
１７からのプログラム化可能タイマコードを選べないよ
うにすることを許容する。代替実施例において、ＦＩＸ
ＳＥＬ信号はホストプロセッサによるプログラム制御下
でまたは他のダイナミックソースから、動的に、与えら
れうる。同様に、ライン２１５上のＷＤＴＦＩＸＯＮビ
ットはＲＯＭセル５３３の中に与えられる。代替実施例
はこの制御信号を動的に与えることができる。

第１０図はこの発明に従うセレクタ２０２に対するさら
に別の代替例である。第１０図の実施例において、固定
されたコードＷＤＴＦ　ＩＸ　（１）はＲＯＭセルより
もヒユーズプログラム化可能セル内に記憶される。同様
に、制御ビットＷＤＴＦＩ　ＸＯＮおよびＦＩＸＳＥＬ
はヒユーズプログラム化可能セル内に記憶される。これ
はチップをプログラム化に適応性を与える。したがって
、第１０図において示されるように、内部バス１０００
はヒユーズプログラム化可能セルアレイ１００１に接続
される。ヒユーズセルアレイ１００１はう・イン１００
２に与えるためにＷＤＴＦ　Ｉ　ＯＮビットのためのセ
ルを含む。さらに、ヒユーズセルアレイ１００１はライ
ン１００３上に与えるためにＦｌ、Ｘ５ＥＬ信号のため
のセルを含む。最後に、ヒユーズセルアレイ１００１は
バス１００４上に与えるためにＷＤＴＦ　ＩＸ　（３：
　０）を記憶する４つのセルを含む。最後に、内部バス
１０００はちょうど第５図において示されたようにプロ
グラム制御下でアドレス可能なウォッチドッグタイマ選
択レジスタ１００５に接続する。レジスタ１００５の出
力はバス１００６上でセレクタ１００７に入力の１９の
セットとして与えられる。セレクタ１００７に対する入
力の第２番目のセットはライン１００４からのプリセッ
トコードである。セレクタはライン１００３上のＦＩＸ
ＳＥＬビットによって制御される。セレクタ１００７の
出力はバス１００４上のＷＤＳＥＬ　（３：　０）信号
である。

ヒユーズプログラム化可能セルアレイ１００１はプログ
ラム化可能論理装置において幅広く用いられるヒユーズ
書込回路を用いることによって書込まれ得る。したがっ
て、ホストプロセッサはヒユーズアドレスデコーダ１０
０９を含むであろう。

ヒユーズアドレスデコーダ１００９の出力はライン１０
１０を通してヒユーズセルアレイ１００１に対する書込
みの発生をデコードするであろう。

データは内部バス１０００を通してヒユーズセルアレイ
１００１に書込まれ得る。

Ｃ，ウォッチドッグタイマ状態マシーン２０１第６図は
ウォッチドッグタイマの状態マシーン２０１の論理図で
ある。状態マシーン２０１はライン２１０上にＷＤＴＥ
ＮＢＬ信号を、ライン２１７上にＷＤＴＣＬＲ信号を、
かつ、ライン２０９上に５ＯＦＴＲ３Ｔ信号を発生ずる
。状態マシーンに対する入力は状態マシーン制御信号２
１１を形成する、ライン３６４上のＷＲＸ信号、ライン
３６０上のＷＲＩ信号およびライン３６２上のＷＲ２信
号を含む。さらに、ライン２１６上のＰ０Ｃ信号および
ライン２１５上のＷＤＴＦ　Ｉ　ＸＯＮ信号は状態マシ
ーン２０１に対する入力として与えられる。

状態マシーン２０１は２つの状態レジスタ６００および
６０１、および３つの出力レジスタ６０２．６０３およ
び６０４を含む。状態レジスタ６００は逆出力６０５に
おいてＳＴＩ信号を発生する。状態レジスタ６０１はそ
の逆出力６０９においてＳＴＯ信号を発生する。状態レ
ジスタ６００に対する入力はライン６０６上の５ＴＩＩ
Ｎ”信号である。ライン６０６上の信号は、１９の入力
としてライン６０５上のＳＴＩ信号を、第２入力として
複合ゲート６０７／６０８のＡＮＤ機能の出力を受信す
る複合ゲート６０７／６０８のＮＯＲ機能の出力におい
て発生する。ＡＮＤ機能６０８に対する入力は状態レジ
スタ６０１の出力においてライン６０９上で発生するＳ
ＴＯ信号およびライン３６２からのＷＲ２信号を含む。

レジスタ６００は、クロック回路６１０を参照してわか
るように、入力がパイプラインの状態６の位相２の間サ
ンプルされ、かつ出力がホストプロセッサの状態１の位
相１においてスイッチするようにクロックされる。

レジスタ６００は、ＮＡＮＤゲート６１２の出力におい
て発生した、ライン６１１上のローに断定されたＣＬＲ
８ＴＩ”信号によってセットされる。ＮＡＮＤゲート６
１２に対する入力はライン２１６からのＰＯＣ信号およ
びライン６１４上の反転ラッチ６１３の出力において与
えられたＷＤＴＦ　ｌＸ０Ｎの反転を含む。

レジスタ６００はＮＡＮＤゲート６１６の出力において
与えられる、ライン６１５上のローに断定された５ＥＴ
ＳＴＩ”信号によってリセットされる。ＮＡＮＤゲート
６１６に対する入力はライン２１５上のＷＤＴＦＩＸＯ
Ｎ信号およびライン２１６上のｐｏｃ信号を含む。

状態レジスタ６０１はライン６０９上にＳＴＯ信号を与
える。状態レジスタ６０】のデータ入力は複合ゲート６
１８／６１９／６２０上のＮＯＲ機能６１８の出力にお
いて発生する、ライン６１７上の５ＴＯＩＮ”信号であ
る。ＮＯＲ機能６１８に対する入力は複合ゲート６１８
／６１９／６２０のＡＮＤ機能６１９の出力およびＡＮ
Ｄ機能６２０の出力を含む。ＡＮＤ機能６１９に対する
入力はライン３６０上のＷＲ１信号およびインバータ６
２１を介してライン６２２上に与えられるライン３６２
からのＷＲ２信号の逆を含む。ＡＮＤ機能６２０に対す
る入力はライン６２２上の信号、インバータ６２３を介
してライン６２４に与えられる、ライン３６４からのＷ
ＲＸ信号の逆、および、ライン６０９からのＳＴＯ信号
を含む。

レジスタ６０１はホストプロセッサの指示すイクルの第
６および第１状態におけるレジスタ６００と同じクロッ
クによってクロックされる。レジスタ６０１に対するセ
ット入力はライン２１６からのＰＯＣ信号である。

ライン６０５上のＳＴＩ信号およびライン６０９上のＳ
ＴＯ信号はライン３６２からのＷＲ２信号と結合〔７て
ライン６２５上にＥＮＢＬＩＮ”信号を発生するために
デコードされる。ライン６２５上の信号は複合ゲート６
２６／６２７からのＮＯＲ機能６２６の出力において発
生する。ＮＯＲ機能６２６に対する入力はライン６０５
からのＳＴ１信号およびＡＮＤ機能６２７の出力を含む
。

ＡＮＤ機能６２７に対する入力はライン３６２からのＷ
Ｒ２信号およびライン６０９からのＳＴＯ信号を含む。

ライン６０５上のＳＴＩ信号、ライン６０９上のＳＴＯ
信号およびライン３６２上のＷＲ２信号は同様に、ライ
ン６２８上にＣＬＲｉＮ”信号を発生するためにデコー
ドされる。ライン６２８上の信号は、これらの信号の各
々を入力として受けるＮＡＮＤゲート６２９の出力にお
いて発生される。状態レジスタ６０１の出力はまた、ラ
イン６４０上の信号を発生するのに用いられる。ライン
６４０上の信号は、入力として、ライン３６０上のＷＲ
Ｉ信号と、レジスタ６０１の出力Ｑにおいて与えられる
、ライン６３１からのＳＴＯの反転、およびライン６２
４からのＷＲＸ信号の反転を受ける、ＮＯＲゲート６３
０の出力において発生する。

ライン６２５上のＥＮＢＬＩＮゝ信号は出力レジスタ６
０２に対するデータ入力として与えられる。レジスタ６
０２の出力ＱはＮＡＮＤゲート６３２に対する１９の入
力として与えられ、ＮＡＮＤゲート６３２の出力は、ラ
イン２１０上のＷＤＴＥＮＢＬ信号である。ＮＡＮＤゲ
ート６３２に対する第２入力はライン６１４からの、Ｗ
ＤＴＦＩ　ＸＯＮ信号の反転である。レジスタ６０２は
状態マシーン２０１における他のすべてのレジスタと同
じクロックによってクロックされる。それはライン２１
６上のＰＯＣ信号によってセットされる。

ライン６２８上のＣＬＲＩ　Ｎ車信号は出力レジスタ６
０３に対するデータ入力として与えられる。

レジスタ６０３の反転出力はライン２１７上のＷＤＴＣ
ＬＲ信号である。レジスタ６０３は他のレジスタと同じ
クロックによってクロックされかつライン２１６上のＰ
ＯＣ信号によってセットされる。

ライン６４０上の信号は出力レジスタ６０４に対するデ
ータ入力として与えられる。レジスタ６０４の出力Ｑは
ライン２０９上の５ＯＦＴＲ３Ｔ信号である。レジスタ
６０４は他のレジスタと同じクロックによってクロック
されかつライン２１６上のＰＯＣ信号に接続されるクリ
ア入力を含む。

第６図における状態マシーンは第１１図に示す一般化さ
れたフローチャートを実行する。第１１図に示されるフ
ローチャートはパワーオンまたはハードウェア、ソフト
ウェアまたはブロック１１００におけるウォッチドッグ
タイマリセットのリセットのいずれかの種類かによって
開始される。

このようなリセットの後、状態マシーンはウォッチドッ
グタイマキーレジスタに対するＡ５の書込みを待ち受け
る。これは、ライン３５５上のＩＢ２ＷＤＫＥＹ信号に
よって制御ブロック２００内に示されるＷＤＴＫＥＹレ
ジスタに対する書込みを待ち受けることによって行なわ
れる（ブロック１１０１）。ライン３５５上のＩＢ２Ｗ
ＤＫＥＹ信号の断定の後、ウォッチドッグタイマキーが
もしＡ５（ブロック１１０２）なら、そのとき状態マシ
ーンはウォッチドッグタイマキーブロック１１０３に対
する第２の書込みを待ち受けるであろう。ウォッチドッ
グタイマキーはブロック１１０２に示されるように、第
３図に示される制御ブロック２００からのライン３６０
上のＷＲＩ信号を検出することによって試される。もし
ウォッチドッグタイマキーがＡ５でないなら、アルゴリ
ズムはウォッチドッグタイマキーに対する次の書込みを
待ち受けるためにブロック１１０１をループする。

ブロック１１０２におけるウォッチドッグタイマキーを
テストした後、もしキーがＡ５なら、アルゴリズムはウ
ォッチドッグタイマキーに対する第２番目の書込みを待
ち受ける（ブロック１１０３）。ウォッチドッグタイマ
キーはＷＲｌによって示されるようにＡ５と同じかどう
かを決めるためにブロック１１０４においてテストされ
る。もしＡ５と同じなら、アルゴリズムはブロック１１
０３をループする。もしＡ５と同じでないなら、キーは
ＷＲ２信号によって示されるようにブロック１１０５に
おける５Ａと同じかどうか決定するためにテストされる
。もしキーが５Ａなら、状態マシーンは、それから、ブ
ロック１１０６におけるウォッチドッグタイマのための
イネーブルまたはクリア信号を発生するであろう。もし
キーがブロック１１０５からのＷＲＸによって示される
５Ａでないならソフトウェアリセット信号はブロック１
１０７において発生される。

Ｄ、タイマ２０３ 第７図は第２図において示されるウォッチドッグタイマ
におけるタイマ２０３の使用のための論理図である。タ
イマ２０３はライン２１９を通してシステムクロックか
ら増分信号ＴＩＮＣを受ける。タイマに対する他の入力
は状態マシーンからのライン２１０上のウォッチドッグ
タイマイネーブル信号ＷＤＴＥＮＢＬおよび状態マシー
ンからのライン２１７上のウォッチドッグタイマクリア
信号ＷＤＴＣＬＲを含む。タイマ２０３に対する他の入
力はライン２１８上のテストモード信号ＴＭＷＤＴであ
る。その出力はライン２２１上のウォッチドッグタイマ
キャリー信号ＷＤＣＡＲＲＹ車およびバス２２０上の２
４ビツトのタイマＴＩＭＲＥＧ　（２３；　０）の出力
を含む。

タイマ２００は７０１において示されるように状態３お
よび位相１システムクロック信号に応答してクロックさ
れる２４のレジスタを含む。

ＴＩＮＣ信号はインバータ７０２および７０３を介して
イネーブルゲート７０４の入力に与えられる。イネーブ
ルゲート７０４は、その第２入力として、ライン２１０
上のウォッチドッグタイマイネーブル信号ＷＤＴＥＮＢ
Ｌを受けるＮＡＮＤゲートである。ＮＡＮＤゲート７０
４の出力は、カウンタのビット０のためのレジスタのた
めの増分信号活性ローＩＮＣ”　　（０）である。カウ
ンタのビット０のためのレジスタはセルフ０５−Ｉに表
わされるように実行される。セルフ０５−　Ｉの同一の
実施はレジスタに、２４ビツトレジスタのためのビット
０−１１および１３−２３を提供する。ｌ−０−１１の
ための増分信号は、ＡＮＤ機能７０７、ＡＮＤ機能７０
９、複合ゲート７０７／７０８／７０９のＮＯＲ機能７
０８およびインバータ７１０を含む論理セル内のライン
７０６上で受けられる。ＡＮＤ機能７０７に対する入力
はセル内のＩＮＣ車　（１）信号およびレジスタ７１１
の出力Ｑ＊をひ含む。ＡＮＤ機能７０９に対する入力は
インバータ７１０を介してライン７１２に与えられるラ
イン７０６からのＩＮＣ”　　（Ｉ）信号の反転および
レジスタ７１１の出力Ｑを含む。

ＮＯＲ機能７０８に対する入力は、複合ゲート７０７／
７０８／７０９のＡＮＤ機能７０９およびＡＮＤ機能７
０７からの出力を含む。さらに、ＮＯＲ機能７０８に対
する第３の入力はライン２１７上のウォッチドッグタイ
マクリア信号ＷＤＴＣＬＲである。複合ゲート７０７／
７．０８／７０９の出力はレジスタ７１１に対するデー
タ入力として与えられる。レジスタ７１１は７１３を通
して、クロック回路７０１の出力によってクロックされ
る。レジスタ７１１に対するクリア入力は第９図を参照
して述べられるリセットドライバによって発生したパワ
ーオンクリア信号ＰＯＣである。レジスタ７１１のＱ出
力（よ時間値としてバス２２０上に出力のためのビット
ＴＩＭＲＥＧ　（１）として与えられる。ライン７１４
上のＩＮＣ”　　（１＋１）と名付けられた以下のセル
に与えるためのセルフ０５からの増分出力はＮＡＮＤゲ
ート７１５の出力において発生される。ＮＡＮＤゲート
７１５に対する入力はレジスタ７１１の出力Ｑおよびラ
イン７０６からのＩＮＣ＊　（Ｉ）の活性ハイの値であ
るライン７１２上の信号を含む。

上に述べたように、このセルフ０５−Ｉはバス２２０の
上において、ビット１２を除＜　Ｔ　Ｉ　ＭＲＥＧ　（
２３：　０）タイム値の各々のビットのために繰返され
る。ビット１２はレジスタ７１６の出力において与えら
れる。このレジスタはテストモードのために修正される
。ライン２１８上のテストモード信号ＴＭＷＤＴは、Ａ
ＮＤ機能７１８、ＡＮＤ機能７１９およびＮＯＲ機能７
２０を含む多重化装置７１７に与えられる。ＡＮＤ機能
７１８に対する入力はインバータ７２２の出力において
発生するライン７２１上の信号を含む。インバータ７２
２に対する入力はセルフ０５−１１からのＩＮＣ車　（
１２）である。ＡＮＤ機能７１８に対する第２入力はイ
ンバータ７３０を介して与えられるライン２１８上のテ
ストモード信号を含む。

ＡＮＤ機能７１９に対する入力はライン２１８上のＴＭ
ＷＤＴ信号、および、インバータ７２４の出力に与えら
れるライン７２３上の信号を含み、インバータ２４はそ
の入力としてＩＮＣ”　　（０）信号を受ける。このよ
うに、多重化装置７１７はテストモード信号ＴＭＷＤＴ
に応答してライン７２５上のその出力において与えるた
めにＩＮＣ＊（１２）またはＩＮＣ＊　　（０）のどち
らかの反転を選択する働きをする。このように、テスト
モードにおいて、タイマレジスタの出力は１２番目のレ
ジスタに対する入力としての、２４ビツトタイマレジス
タにおける第ルジスタのために増分信号（ＩＮＣ）を与
えることによって促進される。

点線７２６の中に示されるレジスタ７１６を支える論理
の残り部分はタイマの出力からの残存ビットのためのセ
ルフ０５−１における論理と同一である。

タイマレジスタのビット２３を与えるレジスタからのＩ
ＮＣ車　（２４）出力はタイマの拡張を許容するウォッ
チドッグタイマキャリー信号ＷＤＴＣＡＲＲＹ”として
バス２２１上に接続される。

■、リセットドライバおよびパワーダウンイネーブル回
路 第８図および第９図は、この発明にしたがうウォッチド
ッグタイマを用いたプロセッサにさらに適応性および信
頼性を供給するための回路を表わす。

第８図は、ウォッチドッグタイマイネーブル信号ＷＤＴ
ＥＮＢＬが、Ｉｎｔｅｌ　　８０５１のような、パワー
ダウンシーケンスを可能にするためのプロセッサにおい
て発生されるパワーダウンイネ−ブリング信号ＰＷＲＤ
ＮＥ車を不能化するために用いられる様態を示す。第９
図は第１図からのリセットドライバ１０８を示す。

Ａ、パワーダウンイネーブル回路 第８図において示されるパワーダウンイネーブル回路は
ウォッチドッグタイマイネーブル信号が断定される間、
パワーダウンイネーブル信号の断定を妨げる。これは特
に、固定されたビットがウォッチドッグタイマを能動化
するためのプリセット値であるシステムにおいて有用で
ある。このように、静電放電、電力故障および間違った
ソフトウェアから免れた回路エレメントによって与えら
れるコードはホストプロセッサにおけるパワーダウンイ
ネーブルシーケンスを不能化するであろう。

Ｉｎｔｅ１８０５１において、パワーダウンイネーブル
信号はレジスタに対するパワーダウンイネーブル信号に
応答するビット位置１のコードを書込むことによって断
定される。したがって、内部バス２０４はライン８０１
を通して供給ビット１に接続されバスゲート８０２を介
して反転ラッチ８０３に接続される。反転ラッチの出力
はライン８０４上のパワーダウンイネーブル信号ＰＷＲ
ＤＮＥゞである。パワーダウンイネーブル信号を能動化
するレジスタに対する書込みをするために、内部バスは
パワーダウンデコード回路８０５に対してアドレスおよ
びアドレス制御信号２０５を与える。もしアト、レスが
正しいレジスタに対する書込みを示すと、ライン８０６
上の出力が発生する。

ライン８０６上の出力は、第２入力としてインバータ８
０９からのライン８０８上で信号を受けるＮＡＮＤゲー
ト８０７に与えられ、インバータ８０９は、その入力と
してライン２１０上のウォッチドッグタイマイネーブル
信号ＷＤＴＥＮＢＬを受ける。ＮＡＮＤゲート８０７の
出力は位相２のクロックされたインバータ８１０．８１
１および８１２を介して、ライン８１３上のパワーダウ
ン書込信号ＰＤＷＲとして通される。ライン８１３上の
パワーダウン書込信号ＰＤＷＲはパワーダウン書込みの
間パスゲート８０２を能動化するため接続される。ライ
ン２１０上のウォッチドッグタイマイネーブル信号がハ
イならば、パワーダウン書込信号はゲート８０７によっ
て能動化されることがわかるであろう。さらに、バスゲ
ート８０２の出力はプルダウントランジスタ８１４およ
び８１５に接続される。プルダウントランジスタ８１４
に対する入力は、ライン８０４上のパワーダウンイネー
ブル信号ＰＷＲＤＮＥ＊の発生を不能化する役目を果た
すライン２１０上のウォッチドッグタイマイネーブル信
号である。

プルダウントランジスタ８１５はそのゲートにおいて、
第９図において示されるように発生されるライン８１６
上のリセット信号を受ける。これはパワーダウンイネー
ブルレジスタにおける値のリセットを引き起こす。

Ｂ、リセットドライバ１０８ 第９図はライン９００上にＲＳＴ信号を、ライン９０１
上にＰ　Ｉ　ＮＰＯＣ信号を、がっライン９２５上にＰ
ＯＣ信号を発生するリセットドライバ回路１０８を示す
。第１図のブロック図はソフトおよびハードリセットの
特徴だけを表わす簡略化された図である。リセットドラ
イバ１０８に対する入力はライン２１３からのウォッチ
ドッグタイマリセット信号ＷＤＴＲＳＴおよび外部リセ
ットピン９０３に与えられる入力を含む。リセットピン
に対する入力は入力保護装置９０４を介してライン９０
５に与えられる。ライン９０５はリセット入力９０３の
ためにノイズ免疫を与えるためのヒステリシス特性を有
するバッファ９０６に接続される。バッファ９０６の出
力はラッチ９０８に対する入力としてライン９０７上に
与えられる（クロッキング、図示されず）。ラッチ９０
８はライン９０１上にＰＩＮＰＯＣ信号を与える。さら
に、ライン９０７上の信号はＮＯＲゲート９０９に対す
る１９の入力として接続される。ＮＯＲゲート９０９に
対する第２入力はライン２１３からのウォッチドッグタ
イマリセット信号である。

ＮＯＲゲートの出力はインバータ９１０を介してライン
９００上でＲＳＴ信号として与えられる。

このように、ＲＳＴはウォッチドッグタイマリセットま
たは内部リセットがチップに与えられるときならいつで
も断定される。ＰＩＮＰＯＣ信号は外部リセットが断定
されるときのみ断定される。

ライン２１３上のウォッチドッグタイマリセット信号は
またラッチ９１１（クロッキング、図示されず）に与え
られその出力はライン９０２上でＮＯＲゲート９２１の
１９の入力に与えられる。ＮＯＲゲート９２１に対する
別の入力はＰＩＮＦＯＣである。ＮＯＲゲート９２１の
出力はインバータ９２２を介してＰＯＣ信号としてライ
ン９２５上に与えられる。

第９図に示すリセットドライバ１０８はまた、ライン２
１３上のウォッチドッグタイマリセット信号が断定され
るときならいつでもリセットピン９０３上にパルスを与
えるための手段を含む。ライン２１３上のウォッチドッ
グタイマリセット信号はＮＡＮＤゲート９１２に対する
１９の入力として接続される。インバータ９１３の出力
において与えられたものとしてのウォッチドッグタイマ
リセット信号の反転はＮＯＲゲート９１４の１９の入力
において接続される。インバータ９１３に対する入力は
ライン２１３からのウォッチドッグタイマリセット信号
である。

ＮＡＮＤゲート９１２はプロセッサクロックの位相１状
１！３の間クロック回路９１５によってクロックされる
。ＮＯＲゲート９１４はプロセッサクロックの位相１状
態２の間クロック回路９１６を介してクロックされる。

ＮＡＮＤゲート９１２の出力はインバータ９１７を介し
てプルダウントランジスタ９１８のベースに与えられる
。ＮＯＲゲート９１４の出力は、プルアップトランジス
タとして働くＰチャネルトランジスタ９２０のベースに
与えられる。したがって、プロセッサクロックの位相１
状態２において、ウォッチドッグタイマリセット信号が
オンであるときプルアップトランジスタ９２０はリセッ
トピン９０３を引き上げる。状態３位相１において、プ
ルダウントランジスタ９１８はリセットピンを引き下げ
るであろう。

これによりパルスは、ウォッチドッグタイマリセットの
警告を与えるために外部回路によって検出されるリセッ
トピン９０３において与えられる。

■、結論 結論として、この発明は、マイクロコントローラまたは
リアルタイム操作を行なうプロセッサの信頼できる操作
を維持するために用いられるウォッチドッグタイマを提
供する。この発明に従うウォッチドッグタイマは他のウ
ォッチドッグタイマには見られない信頼性および適応性
をさらに提供する、いくつかの建築術の特徴および設計
技術を含む。特に、ＥＳＤ、電力故障および同様に誤っ
たソフトウェアから免れたセル内に与えられる特徴選択
ビットに加えて、静電放電、電力故障および誤ったソフ
トウェアから免れた時間値コードの提供は、厳しい環境
においても正しい操作を維持するウォッチドッグタイマ
を与える。誤ったソフトウェアからの保護は、さらに、
ウォッチドッグタイマシステムが能動化されている間、
間違ったソフトウェアおよび、キードシーケンスウォッ
チドッグタイマリセットコードの提供によるアクセスか
らプログラム可能なウォッチドッグタイマ時間値レジス
タを保護することによって与えられる。

最後に、ウォッチドッグタイマに応答して発生したリセ
ットシグナルのためのドライバは、ホストプロセッサの
リセットピンを駆動する外部リセット回路によって引き
起こされるリセットと、ウォッチドッグタイマによって
引き起されるリセットを識別するように適合された。

この発明の好ましい実施例の先の説明は、例示および説
明のために提示された。余すところがないこと、または
この発明を開示された厳密な型式に限定することは意図
されていない。明らかに、当業者には多くの修正および
変更が明らかになるであろう。実施例は、この発明の原
理および実用的な適用を最もよく説明し、それによって
他の当業者が、様々な実施例のための、かつ意図される
特別な使用に適した様々な修正を有するこの発明を理解
することが可能になるように選ばれ述べられた。この発
明の範囲は以下の請求の範囲およびそれに等しいものに
よって規定されることが意図されている。

【図面の簡単な説明】

第１図はこの発明を用いるプロセッサのブロック図であ
る。 第２図はこの発明に従うウォッチドッグタイマのブロッ
ク図である。 第３図および第４図は第２図からのウォッチドッグタイ
マ制御ブロックの論理図である。 第５図は第２図のウォッチドッグタイマ選択ブロックの
論理図である。 第６図は第２図のウォッチドッグタイマ状態、マシーン
の論理図である。 第７図は第２図のウォッチドッグタイマレジスタの論理
図である。 第８図はこの発明に従うパワーダウンイネーブル回路を
示す論理図である。 第９図は第１図に示されるリセットドライバの論理図で
ある。 第１０図はヒユーズセルを用いる第２図のウォッチドッ
グタイマ選択ブロックの代替実施例のブロック図である
。 第１１図は第６図の状態マシーンの動作を示すフローチ
ャートである。 図において１０５はウォッチドッグタイマ、１０８はリ
セットドライバ、２０１はウォッチドッグタイマの状態
マシーン、２０２はウオッチドックタイマセレクタであ
る。

Claims (37)

【特許請求の範囲】
1. （１）正しく作動しているときに、予め選択された時間
   期間内において表示信号を発生し、かつリセット信号に
   応答してプロセッサをリセットするためのプログラム制
   御プロセッサとともに用いるための、装置であって、 プログラム化されるようにされた、プリセット時間期間
   を表わすハードワイヤードプリセットコードを与えるた
   めの手段（５０１、１００１）と、表示信号を受けるよ
   うに接続され、表示信号を受けてからの経過時間を表わ
   すタイマコードを発生するためのタイミング手段（２０
   ３）と、プリセットコードおよびタイマコードを受ける
   ように接続され、タイマコードによって表わされた経過
   時間がプリセットコードによって表わされた時間期間を
   越えたときリセット信号を発生するための比較手段（第
   ４図）とを含む、装置。
2. （２）ハードワイヤードプリセットコードを与えるため
   の手段がディプリーションインプラントマスクプログラ
   ム化可能トランジスタ（５３４、５３５、３５６、３５
   ７）を含む、請求項１に記載の装置。
3. （３）プロセッサが、ヒューズセルをプログラム化する
   ためのヒューズアドレス回路（１００９）を含みかつハ
   ードワイヤードプリセットコードを与えるための手段（
   １００１）がヒューズアドレス回路を介して書込可能な
   、プログラム化可能ヒューズセルを含む、請求項１に記
   載の装置。
4. （４）プログラム化に適合された、ハードワイヤードプ
   リセットイネーブル信号を与えるための手段（５３３、
   ６１３、６１４）と、 ハードワイヤードプリセットイネーブル信号（ＷＤＴＦ
   ＩＸＯＮ）に応答して、リセット信号を発生するために
   装置を能動化するための手段（６３２）とをさらに含む
   、請求項１に記載の装置。
5. （５）ハードワイヤードプリセットイネーブル信号を与
   えるための手段がディプリーションインプラントマスク
   プログラム化可能トランジスタ（５３３）を含む、請求
   項４に記載の装置。
6. （６）プロセッサがヒューズセルをプログラム化するた
   めのヒューズアドレス回路（１００９）を含みかつハー
   ドワイヤードプリセットイネーブル信号（ＷＤＴＦＩＸ
   ＯＮ）を与えるための手段がヒューズアドレス回路を介
   して書込可能な、ヒューズセル（１００１）を含む、請
   求項４に記載の装置。
7. （７）表示信号がキードシーケンス（Ａ５−５Ａ）であ
   る、請求項１に記載の装置。
8. （８）タイミング手段（２０３）が、クリア信号（ＷＤ
   ＴＣＬＲ）に応答してタイマコードをクリアするための
   手段（７０８）、および経過時間を表わすためにタイマ
   コードを増分させるための手段（７０３、７１３）を含
   み、かつ表示信号が第１キーおよび第２キーを含み、そ
   の装置はさらにクリア信号を発生するための手段を含み
   、プロセッサに接続され、表示信号のプロセッサによっ
   て発生を検出するための手段（３００、３０１）と、 表示信号に応答して、表示信号が第１キーと等しいなら
   、第１状態に入るための手段（６００、６０１）と、 第１状態および表示信号に応答して、もし表示信号が第
   ２キーと同じなら、クリア信号を発生するための手段（
   ６２９、６０３）を含む、請求項１に記載の装置。
9. （９）第１状態に応答して、もし表示信号が第１キーま
   たは第２キーと等しくないなら、リセッ信号（ＳＯＦＴ
   ＲＳＴ）を発生するための手段（６０３、６０４）をさ
   らに含む、請求項８に記載の装置。
10. （１０）プロセッサが、外部回路に接続されるように適
    合されるハードウェアリセット入力ピン（９０３）を含
    み、かつプロセッサが、ハードウェアリセット入力ピン
    に与えられる信号に対して、装置によって発生するリセ
    ット信号とは異なった応答をし、かつ ハードウェアリセット入力ピンを介して外部回路に与え
    るためのリセットパルスを発生するためにリセット信号
    を受けるために接続された手段（９２０、９１８）、お
    よび リセットパルスおよび外部回路からのハードウェアリセ
    ット入力ピンに対して与えられる信号を識別するための
    手段（９０１、９０２）をさらに含む、請求項１に記載
    の装置。
11. （１１）識別のための手段が、外部回路からのハードウ
    ェアリセット入力ピンに与えられる信号に応答してハー
    ドウェアリセット信号ＰＩＮＰＯＣを発生するための手
    段（９０８）を含む、請求項１０に記載の装置。
12. （１２）正しく作動しているとき、予め選択された時間
    期間内において表示信号を発生し、かつリセット信号に
    応答してプロセッサをリセットするためのプログラム制
    御プロセッサとともに用いるための装置であって、 プリセット時間期間を表示するハードワイヤードプリセ
    ットコード（ＷＤＴＦＩＸ（３；０））を与えるための
    プログラム化に適合される手段（５０１、１００１）と
    、 プロセッサと通信して、プログラム制御下において、プ
    ログラム可能時間期間を表わすプログラム化可能コード
    （ＷＤＳＥＬＱ（３；０））を記憶するための手段（５
    ００、１００５）と、プリセットコードおよびプログラ
    ム化可能コードを受けるように接続され、セレクタ制御
    信号（ＦＩＸＳＥＬ）に応答して、出力コード（ＷＤＳ
    ＥＬ（３；０））として、プリセットコードまたはプロ
    グラム化可能コードを選択するための選択手段（５０２
    、１００７）と、 選択手段にセレクタ制御信号を与えるための手段（５２
    １、５２４、１００３）と 表示信号を受けるように接続され、表示信号を受けてか
    らの経過時間を表わすタイマコード（ＷＤＴＩＭ（１５
    ；０））を発生するためのタイミング手段（２０３、第
    ７図）と、 出力コードおよびタイマコードを受けるように接続され
    、タイマコードによって表示された経過時間が出力コー
    ドによって表わされた時間期間を越えるときリセット信
    号（ＷＤＴＲＳＴ）を発生するための比較手段（第４図
    ）を含む、装置。
13. （１３）セレクタ制御信号を与えるための手段（５３１
    ）が、プログラム化に適合された、セレクタ制御信号と
    してハードワイヤード信号を与えるための手段を含む、
    請求項１２に記載の装置。
14. （１４）ハードワイヤードプリセットコードを与えるた
    めの手段がディプリーションインプラントマスクプログ
    ラム化可能トランジスタ（５３４、５３５、５３６、５
    ３７）を含む、請求項１２に記載の装置。
15. （１５）セレクタ制御信号を与えるための手段（５３１
    ）が、プログラム化に適合され、セレクタ制御信号とし
    てハードワイヤード信号を与えるための手段を含む、請
    求項１４に記載の装置。
16. （１６）セレクタ制御信号を与えるための手段（５３２
    １）がディプリーションインプラントマスクプログラム
    化可能トランジスタを含む、請求項１４に記載の装置。
17. （１７）プロセッサがヒューズセルをプログラム化する
    ためのヒューズアドレシング回路（１００９）を含み、
    かつハードワイヤードプリセットコードを与えるための
    手段（１００１）がヒューズアドレシング回路を介して
    書込可能なヒューズセルを含む、請求項１２に記載の装
    置。
18. （１８）セレクタ制御信号を与えるための手段がセレク
    タ制御信号を記憶する他のヒューズセルを含みかつ他の
    ヒューズセルがヒューズアドレシング回路を介して書込
    可能な、請求項１７に記載の装置。
19. （１９）ハードワイヤードプリセットイネーブル信号を
    与えるための手段（５３３、６１３、６１４）、および ハードワイヤードプリセットイネーブル信号（ＷＤＴＦ
    ＩＸＯＮ）に応答して、リセット信号を発生するために
    装置を能動化するための手段（６３２）とをさらに含む
    、請求項１２に記載の装置。
20. （２０）ハードワイヤードプリセットイネーブル信号を
    与えるための手段がディプリーションインプラントマス
    クプログラム化可能トランジスタ（５３３）を含む、請
    求項１９に記載の装置。
21. （２１）プロセッサがヒューズセルをプログラム化する
    ためのヒューズアドレシング回路（１００９）を含み、
    かつハードワイヤードプリセットイネーブル信号（ＷＤ
    ＴＦＩＸＯＮ）を与えるための手段がヒューズアドレシ
    ング回路を介して書込可能なヒューズセル（１００１）
    を含む、請求項１９に記載の装置。
22. （２２）イネーブル信号に応答して、リセット信号を発
    生するために装置を能動化するための手段（６３２）と
    、 能動化のための手段にイネーブル信号を与えるための手
    段（５３３、６１３、６１４）、およびプログラム化可
    能コードを記憶しイネーブル信号を受けるための手段に
    接続され、かつ装置が能動化されている間、プログラム
    制御下でプロセッサがプログラム化可能コードを変化さ
    せることを防ぐための手段（３０２、３６５、３７０）
    をさらに含む、請求項１２に記載の装置。
23. （２３）表示信号がキーされたシーケンス （Ａ５−５Ａ）である、請求項１２に記載の装置。
24. （２４）タイミング手段（２０３）が、クリア信号（Ｗ
    ＤＴＣＬＲ）に応答してタイマコードをクリアするため
    の手段（７０８）、および経過時間を表示するためにタ
    イマコードを増加させるための手段（７０６、７１３）
    を含み、かつ表示信号が第１キーおよび第２キーを含み
    、その装置がさらにクリア信号を発生するための手段を
    含み、表示信号のプロセッサによって発生を検出するた
    めのプロセッサに接続された手段（３００、３０１）と
    、 表示信号に応答して、もし表示信号が第１キーと同じな
    ら第１状態に入るための手段（６００、６０１）、およ
    び 第１状態および表示信号に応答して、もし表示信号が第
    ２キーと同じなら、クリア信号（ＷＤＴＣＬＲ）を発生
    するための手段（６２９、６０３）を含む、請求項１２
    に記載の装置。
25. （２５）第１状態に応答して、もし表示信号が第１キー
    または第２キーと等しくないならリセット信号（ＳＯＦ
    ＴＲＳＴ）を発生するための手段（６０３、６０４）を
    さらに含む、請求項２４に記載の装置。
26. （２６）プロセッサが外部回路に接続されるべきハード
    ウェアリセット入力ピン（９０３）を含み、かつプロセ
    ッサがハードウェアリセット入力ピンに与えられる信号
    に対して、装置によって発生したリセット信号とは異な
    った応答をし、さらに リセット信号を受けるために接続され、ハードウェアリ
    セット入力ピンを介して外部回路に与えるためにリセッ
    トパルスを発生するための手段（９２０、９１８）、お
    よび リセットパルスと外部回路からのハードウェアリセット
    入力ピンに与えられる信号を識別するための手段（９０
    １、９０２）を含む、請求項１２に記載の装置。
27. （２７）識別するための手段が、外部回路からのハード
    ウェアリセット入力ピンに与えられる信号に応答して、
    ハードウェアリセット信号ＰＩＮＰＯＣを発生するため
    の手段（９０８）を含む、請求項２６に記載の装置。
28. （２８）正しく作動しているとき、予め選択された時間
    期間内において表示信号を発生し、かつリセット信号に
    応答して、プロセッサをリセットするためにプログラム
    制御プロセッサとともに用いるための装置であって、 予め選択された時間期間を表わす予め選択されたコード
    を与えるための手段（２０２）と、表示信号を受けるた
    めに接続され、表示信号を受けてからの経過時間を表示
    するタイマコードを発生するためのタイミング手段（２
    ０３）と、予め選択されたコードおよびタイマコードを
    受けるために接続され、タイマコードによって表わされ
    た経過時間が予め選択されたコードによって表わされた
    時間期間を越えたとき、リセット信号を能動化されたと
    き発生するための比較手段（第４図）、および プログラム化に適合され、ハードワイヤードイネーブル
    コードを与えるための手段（５３３、１００１）および
    イネーブル信号としてイネーブルコードを接続するため
    の手段（６３２）を含み、イネーブル信号に応答してタ
    イミング手段（２０３）を能動化するための手段（７０
    ４）を含む、装置。
29. （２９）プロセッサはパワーダウンイネーブリング信号
    ＰＷＲＤＮＥ＾＊に応答して入れられるパワーダウンモ
    ードを含み、かつ イネーブル信号を受けかつ応答するために接続され、パ
    ワーダウンイネーブリング信号の断定を妨げるための手
    段（８１４）をさらに含む、請求項２８に記載の装置。
30. （３０）ハードワイヤードイネーブルコードを与えるた
    めの手段がディプリーションインプラントマスクプログ
    ラム化可能トランジスタ（５３３）を含む、請求項２８
    に記載の装置。
31. （３１）プロセッサがヒューズセルをプログラム化する
    ためのヒューズアドレシング回路（１００９）を含み、
    かつ、ハードワイヤードイネーブルコードを与えるため
    の手段がヒューズアドレシング回路を介して書込可能な
    ヒューズセル（１００１）を含む、請求項２８に記載の
    装置。
32. （３２）正しく作動しているとき、予め選択された時間
    期間内において表示信号を発生し、かつリセット信号に
    応答してプロセッサをリセットするためのプログラム制
    御プロセッサとともに用いるための装置であって、 予め選択された時間期間を表わす予め選択されたコード
    を与えるための手段（２０２）と、表示信号を受けるた
    めに接続され、表示信号を受けてからの経過時間を示す
    タイマコードを発生するためのタイミング手段（３００
    、２０１、２０３）を含み、 予め選択されたコードおよびタイマコードを受けるため
    に接続され、タイマコードによって表示される経過時間
    が予め選択されたコードによって表示される時間期間を
    越えるとき、リセット信号を、能動化されたときに発生
    するための手段（第４図）を含み、かつ イネーブル信号に応答して、リセット信号を発生するた
    めの装置を能動化するための手段（７０４）と、 能動化のための手段にイネーブル信号を与えるための手
    段（６３２）を含み、さらに、 予め選択されたコードを与え、イネーブル信号を受ける
    ための手段に接続され、かつ装置が能動化されている間
    プロセッサが予め選択されたコードを変化させることを
    防ぐための手段（３６５）を含む装置。
33. （３３）プロセッサがパワーダウンイネーブリング信号
    ＰＷＲＤＮＥ＾＊に応答して入れられるパワーダウンモ
    ードを含み、さらに イネーブル信号を受けかつ応答するために接続され、パ
    ワーダウンイネーブリング信号の断定を防ぐための手段
    （８１４）をさらに含む、請求項３２に記載の装置。
34. （３４）正しく作動しているとき、予め選択された時間
    期間内において表示信号を発生するプログラム制御プロ
    セッサとともに用いるための装置であって、表示信号が
    第１および第２キーを含み、さらにリセット信号に応答
    して、プロセッサをリセットし、 予め選択された時間期間を示す予め選択されたコードを
    与えるための手段（２０２）と、 表示信号を受けるために接続され、表示信号を受けてか
    らの経過時間を示すタイマコードを発生するためのタイ
    ミング手段（３００、２０１、２０３）とを含み、タイ
    ミング手段はクリア信号（ＷＤＴＣＬＲ）に応答してタ
    イマコードをクリアするための手段（７０８）、および
    、経過時間を表示するためにタイマコードを増加させる
    ための手段（７０６、７１３）を含み、 プロセッサに接続され、表示信号のプロセッサによって
    発生を検出するための手段（３００、３０１）と、 表示信号に応答して、もし表示信号が第１キーと等しい
    なら、第１状態に入るための手段（６００、６０１）と
    、 第１状態および表示信号に応答して、もし表示信号が第
    ２キーと等しいなら、クリア信号を発生するための手段
    （６２９、６０３）と、さらに、予め選択されたコード
    およびタイマコードを受けるために接続され、タイマコ
    ードによって表示される経過時間が予め選択されたコー
    ドによって表示される時間期間を越えるとき、リセット
    信号を発生するための比較手段（第４図）を含む装置。
35. （３５）第１状態に応答して、もし表示信号が第１キー
    または第２キーと等しくないなら、リセット信号（ＳＯ
    ＦＴＲＳＴ）を発生するための手段（６３０、６０４）
    をさらに含む、請求項３４に記載の装置。
36. （３６）正しく作動しているとき、予め選択された時間
    期間内において表示信号を発生し、かつリセット信号に
    応答してプロセッサをリセットするプログラム制御プロ
    セッサとともに用いるための装置であって、プロセッサ
    が外部回路に接続されるハードウェアリセット入力ピン
    （９０３）を含み、かつプロセッサがハードウェアリセ
    ット入力ピンに与えられる信号に対しては、装置によっ
    て発生するリセット信号とは異なった応答し、予め選択
    された時間期間を示す予め選択されたコードを与えるた
    めの手段（２０２）と、 表示信号を受けるために接続され、表示信号を受けてか
    らの経過時間を示すタイマコードを発生するためのタイ
    ミング手段（３００、２０１、２０３）と、 予め選択されたコードおよびタイマコードを受けるため
    に接続され、タイマコードによって示される経過時間が
    予め選択されたコードによって示される時間期間を越え
    るとき、リセット信号を発生するための比較手段（第４
    図）と、 リセット信号を受けるために接続され、ハードウェアリ
    セット入力ピンを介して外部回路に与えるためのリセッ
    トパルスを発生するための手段（９１８、９２０）と、
    さらに、 リセットパルスと、外部回路からのハードウェアリセッ
    ト入力ピンに与えられる信号を識別するための手段（９
    ０１、９０２）を含む装置。
37. （３７）識別のための手段が、外部回路からのハードウ
    ェアリセット入力ピンに与えられる信号に応答して、ハ
    ードウェアリセット信号（ＰＩＮＰＯＣ）を発生するた
    めの手段（９０８、９０１）を含む、請求項３６に記載
    の装置。