JPH02228020A - 集積回路作製方法 - Google Patents
集積回路作製方法Info
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- JPH02228020A JPH02228020A JP1049137A JP4913789A JPH02228020A JP H02228020 A JPH02228020 A JP H02228020A JP 1049137 A JP1049137 A JP 1049137A JP 4913789 A JP4913789 A JP 4913789A JP H02228020 A JPH02228020 A JP H02228020A
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はフォトレジストを用いるパターニングプロセス
を経て集積回路を形成する集積回路作製方法に関する。
を経て集積回路を形成する集積回路作製方法に関する。
［従来の技術］
微小な半導体チップに１０６個以上の素子が形成された
半導体集積回路はコンピュータを始め種々の機器に用い
られており、その集積度の向上とともにいかに精度良く
大量生産するかが大きな課題となっている。
半導体集積回路はコンピュータを始め種々の機器に用い
られており、その集積度の向上とともにいかに精度良く
大量生産するかが大きな課題となっている。
第６図に従来の集積回路作製方法のフローチャート図を
示す。酸化膜形成プロセス１０で半導体基板上に酸化膜
を形成し、多結晶シリコン堆積プロセスにて多結晶シリ
コン膜を前記酸化膜の上に形成する。その後、塗布プロ
セス１４、露光プロセス１６及び加工プロセス１８より
なるパターニングプロセスにて回路のバターニングを行
ない、最後に配線プロセス２０にてアルミニウムにより
各素子の配線を行なう。
示す。酸化膜形成プロセス１０で半導体基板上に酸化膜
を形成し、多結晶シリコン堆積プロセスにて多結晶シリ
コン膜を前記酸化膜の上に形成する。その後、塗布プロ
セス１４、露光プロセス１６及び加工プロセス１８より
なるパターニングプロセスにて回路のバターニングを行
ない、最後に配線プロセス２０にてアルミニウムにより
各素子の配線を行なう。
ここで、前述した一連のプロセスのうちリソグラフィプ
ロセス１４．１６を第８図を用いてより詳細に説明する
。第８図は、第７図に示すシリコンウェーハ２２内の微
小領域２４のＩＸ−ＩＸ断面を示しており、第８図ａは
シリコン基板２６上に順次Ｓ １０２酸化膜２８、多結
晶シリコン膜３０が形成され、更に塗布プロセス１４で
紫外線照射によりアルカリ可溶となるポジ形レジスト３
２がスピンコードされたところを示している。
ロセス１４．１６を第８図を用いてより詳細に説明する
。第８図は、第７図に示すシリコンウェーハ２２内の微
小領域２４のＩＸ−ＩＸ断面を示しており、第８図ａは
シリコン基板２６上に順次Ｓ １０２酸化膜２８、多結
晶シリコン膜３０が形成され、更に塗布プロセス１４で
紫外線照射によりアルカリ可溶となるポジ形レジスト３
２がスピンコードされたところを示している。
次に、露光プロセス１６にてフォトマスクを介して前記
ポジ形レジスト膜３２に一定時間紫外線を照射し、露光
部分を塩基性水溶液で溶解させたものが第８図すである
。
ポジ形レジスト膜３２に一定時間紫外線を照射し、露光
部分を塩基性水溶液で溶解させたものが第８図すである
。
以上のりソグラフィプロセスについで、加工プロセス１
８にて前記露光プロセス１６で多結晶シリコン膜３０上
に残ったレジストをマスクとしてふっ素あるいは塩素を
含むガス中で反応性イオンエツチング（ＲＩ Ｅ）を行
ない、多結晶シリコン膜３０を加工する。第８図Ｃは加
工後の状態を示している。
８にて前記露光プロセス１６で多結晶シリコン膜３０上
に残ったレジストをマスクとしてふっ素あるいは塩素を
含むガス中で反応性イオンエツチング（ＲＩ Ｅ）を行
ない、多結晶シリコン膜３０を加工する。第８図Ｃは加
工後の状態を示している。
このように、従来においては塗布プロセス１４、露光プ
ロセス１６及び加工プロセス１８のパターニングプロセ
スを微小領域２４のみならずシリコンウェーハ２２内の
他の領域でもまったく同様に一括して行ない、所望の回
路のパターニングを行なっていた。
ロセス１６及び加工プロセス１８のパターニングプロセ
スを微小領域２４のみならずシリコンウェーハ２２内の
他の領域でもまったく同様に一括して行ない、所望の回
路のパターニングを行なっていた。
［発明が解決しようとする課題］
しかしながら、従来の方法においては、加工プロセス１
８にてレジストをマスクとしてイオンエツチングする際
、幾つかの問題が生じていた。即ち、ＣＣｌ４等のガス
中でレジストをマスクにして反応性イオンエツチングを
行なうと、レジストからＣ５ＣＪｌを含んだ重合体（ポ
リマー）が発生し、エツチングパターン側壁に付着する
のである。
８にてレジストをマスクとしてイオンエツチングする際
、幾つかの問題が生じていた。即ち、ＣＣｌ４等のガス
中でレジストをマスクにして反応性イオンエツチングを
行なうと、レジストからＣ５ＣＪｌを含んだ重合体（ポ
リマー）が発生し、エツチングパターン側壁に付着する
のである。
この重合体はイオンエツチングに対してマスクとして作
用するため、例えば、第９図に示すようなゲート領域３
４と配線領域３６．３８が並列する場合には、配線領域
３６の側壁にはゲート領域３４上のレジストからの重合
体が配線領域３８の側壁よりも多量に付着し、このため
、第１０図に示すように加工後の配ｖＡ領域３７と３９
ではその線幅に大きなバラツキが生じてしまい、正確な
回路形成ができないという問題があった。
用するため、例えば、第９図に示すようなゲート領域３
４と配線領域３６．３８が並列する場合には、配線領域
３６の側壁にはゲート領域３４上のレジストからの重合
体が配線領域３８の側壁よりも多量に付着し、このため
、第１０図に示すように加工後の配ｖＡ領域３７と３９
ではその線幅に大きなバラツキが生じてしまい、正確な
回路形成ができないという問題があった。
本発明は上記従来の課題に鑑みなされたものであり、そ
の目的は従来のパターニングプロセスを改善して回路の
配線幅のバラツキを低減し、精度良く回路を形成するこ
とが可能な集積回路作製方法を提供することにある。
の目的は従来のパターニングプロセスを改善して回路の
配線幅のバラツキを低減し、精度良く回路を形成するこ
とが可能な集積回路作製方法を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明はパターニングプロ
セスにおいて、第１図に示すように多結晶シリコン膜上
にフォトレジストを塗布する塗布プロセス１４と、シリ
コンウェーハを仮想の格子縞で複数の領域に分割して前
記複数の領域のうち互い違いの関係にある領域を抽出し
、抽出された領域上のフォトレジストのみを露光する選
択露光プロセス４２と、 前記多結晶シリコン膜をイオンエツチングする加工プロ
セス１８と、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことを°
特徴としている。
セスにおいて、第１図に示すように多結晶シリコン膜上
にフォトレジストを塗布する塗布プロセス１４と、シリ
コンウェーハを仮想の格子縞で複数の領域に分割して前
記複数の領域のうち互い違いの関係にある領域を抽出し
、抽出された領域上のフォトレジストのみを露光する選
択露光プロセス４２と、 前記多結晶シリコン膜をイオンエツチングする加工プロ
セス１８と、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことを°
特徴としている。
［作用］
即ち、シリコンウェーハ内を従来のように一括してパタ
ーニングするのではなく、幾つかの領域に分割し、その
中から一定の関係を有し前記ウェーハ内にほぼ均一に散
在した幾つかの領域を抽出し選択的に露光することによ
り前記シリコンウェーハをリアクティブイオンエツチン
グにて加工する際に前記選択露光プロセスにて選択され
なかった領域には未露光のレジストが残っているため従
来の一括露光の方法よりも多量の重合体が発生する。す
ると、例えば第９図に示されるような粗密パターンが選
択領域に存在するときにも配線領域３６および３８の側
壁には前記未露光レジストからの重合体がほぼ同量付む
し、加工後の配線幅のバラツキをなくすことができる。
ーニングするのではなく、幾つかの領域に分割し、その
中から一定の関係を有し前記ウェーハ内にほぼ均一に散
在した幾つかの領域を抽出し選択的に露光することによ
り前記シリコンウェーハをリアクティブイオンエツチン
グにて加工する際に前記選択露光プロセスにて選択され
なかった領域には未露光のレジストが残っているため従
来の一括露光の方法よりも多量の重合体が発生する。す
ると、例えば第９図に示されるような粗密パターンが選
択領域に存在するときにも配線領域３６および３８の側
壁には前記未露光レジストからの重合体がほぼ同量付む
し、加工後の配線幅のバラツキをなくすことができる。
その後、再び塗布プロセス１８にてフォトレジストを塗
布し、未選択の領域を新たに選択して前述のパターニン
グプロセスを繰り返すことにより同様に選択領域での配
線幅のバラツキをなくすことができる。
布し、未選択の領域を新たに選択して前述のパターニン
グプロセスを繰り返すことにより同様に選択領域での配
線幅のバラツキをなくすことができる。
なお、パターニングプロセスの繰り返し時に既に加工さ
れた領域は再塗布されたフォトレジストによってマスク
されているために再びエツチングされる恐れはない。
れた領域は再塗布されたフォトレジストによってマスク
されているために再びエツチングされる恐れはない。
以上のパターニングプロセスを選択すべき領域がなくな
るまで繰り返すことによりシリコンウェーハ全域で配線
幅のバラツキをなくすことができる。
るまで繰り返すことによりシリコンウェーハ全域で配線
幅のバラツキをなくすことができる。
し実施例］
以下図面を用いて本発明に係る集積回路作製方法の好適
な実施例を説明する。
な実施例を説明する。
第２図はシリコンウエーノ１２２に順次ＳｉＯ２酸化膜
、多結晶シリコン膜およびポジ形レジスト膜が従来と同
様の方法で形成されたところが示されており、本実施例
では前記シリコンウェー／Ｘ２２を２点鎖線で示す仮想
格子縞で多数の微小領域に分割している。そして、前記
領域のうち図中Ｘ印で示される互い違いの関係にある領
域群４４を抽出し、前記抽出領域の−の領域の断面が第
３図に示されている。第３図ａ、 ｂおよびＣは本実
施例のパターニングプロセスにて所望のパターニングが
形成される様子が示されており、選択露光プロセス４２
にてフォトマスクを介してポジ形レジスト膜３２に一定
時間紫外線を照射し、露光部分を塩基性水溶液で溶解さ
せる（第３図ｂ）。
、多結晶シリコン膜およびポジ形レジスト膜が従来と同
様の方法で形成されたところが示されており、本実施例
では前記シリコンウェー／Ｘ２２を２点鎖線で示す仮想
格子縞で多数の微小領域に分割している。そして、前記
領域のうち図中Ｘ印で示される互い違いの関係にある領
域群４４を抽出し、前記抽出領域の−の領域の断面が第
３図に示されている。第３図ａ、 ｂおよびＣは本実
施例のパターニングプロセスにて所望のパターニングが
形成される様子が示されており、選択露光プロセス４２
にてフォトマスクを介してポジ形レジスト膜３２に一定
時間紫外線を照射し、露光部分を塩基性水溶液で溶解さ
せる（第３図ｂ）。
そして、加工プロセス１８にて前記露光プロセス１６で
多結晶シリコン膜３０上に残ったレジストをマスクとし
てふっ素あるいは塩素を含むガス中で反応性イオンエツ
チング（ＲＩ Ｅ）を行ない、多結晶シリコン膜３０を
加工する（第３図Ｃ）。
多結晶シリコン膜３０上に残ったレジストをマスクとし
てふっ素あるいは塩素を含むガス中で反応性イオンエツ
チング（ＲＩ Ｅ）を行ない、多結晶シリコン膜３０を
加工する（第３図Ｃ）。
この時、前記シリコンウェーハ２２内で抽出されなかっ
た領域、即ち図中無印領域は未露光であるためレジスト
が除去されておらず、第３図ａの構成が維持される。従
って、第３図Ｃの加工時に前記無印領域の未露光レジス
トから多量の重合体が発生し、図中Ｘ印の選択領域４４
のエツチング側壁部に多量に付着するので、第９図に示
す粗密パターンが存在するときにも第４図のように加工
後の配線領域５０．５１とも同様な配線幅となり、バラ
ツキをなくすことができる。
た領域、即ち図中無印領域は未露光であるためレジスト
が除去されておらず、第３図ａの構成が維持される。従
って、第３図Ｃの加工時に前記無印領域の未露光レジス
トから多量の重合体が発生し、図中Ｘ印の選択領域４４
のエツチング側壁部に多量に付着するので、第９図に示
す粗密パターンが存在するときにも第４図のように加工
後の配線領域５０．５１とも同様な配線幅となり、バラ
ツキをなくすことができる。
その後、再び塗布プロセスに移り、今度は第２図の無印
領域を抽出して選択露光し、第３図と同様のプロセスを
行ない所望のパターニングを形成する。このとき、第２
図のＸ印で示される加工領域は第５図に示すようにその
エツチング部が塗布レジスト３２によって保護されてお
り、このレジストから図中無印領域のエツチングパター
ン側壁部に重合体が多量に付着するので前述したように
配線幅のバラツキをなくすと共に加工領域の再エツチン
グを防ぐ作用も行なう。
領域を抽出して選択露光し、第３図と同様のプロセスを
行ない所望のパターニングを形成する。このとき、第２
図のＸ印で示される加工領域は第５図に示すようにその
エツチング部が塗布レジスト３２によって保護されてお
り、このレジストから図中無印領域のエツチングパター
ン側壁部に重合体が多量に付着するので前述したように
配線幅のバラツキをなくすと共に加工領域の再エツチン
グを防ぐ作用も行なう。
この様に、本発明はシリコンウエーノ１の露光領域を幾
つかに分割し、パターニングプロセスをすべての領域が
加工されるまで繰り返すことにより、加工プロセスにお
いてレジストからの重合体を多量に発生させる事を可能
にしたものであり、従来生じていた配線幅のバラツキを
なくして精度良く回路形成を行なうことができる。
つかに分割し、パターニングプロセスをすべての領域が
加工されるまで繰り返すことにより、加工プロセスにお
いてレジストからの重合体を多量に発生させる事を可能
にしたものであり、従来生じていた配線幅のバラツキを
なくして精度良く回路形成を行なうことができる。
なお、本実施例においてはパターニングブロセ。
スを２回繰り返すことによりパターニングを行なったが
、必要に応じて２回以上繰り返してパターニングを完成
させることも可能である。
、必要に応じて２回以上繰り返してパターニングを完成
させることも可能である。
［発明の効果］
以上説明したように、本発明に係る集積回路作製方法に
よれば、配線幅のバラツキをな（して精度良く回路形成
を行うことが可能となる。
よれば、配線幅のバラツキをな（して精度良く回路形成
を行うことが可能となる。
第１図は本発明に係る集積回路作製方法のフローチャー
ト図、 第２図はシリコンウェーハの分割説明図、第３図は本発
明に係る集積回路作製方法におけるプロセス説明図、 第４図および第５図は本発明に係る集積回路作製方法の
作用説明図、 第６図は従来の集積回路作製方法のフローチャート図、 第７図はシリコンウェーハ構成図、 第８図は従来の集積回路作製方法のプロセス説明図、 第９図および第１０図は従来の集積回路作製方法による
加工を示す説明図である。 １０・・・・・・酸化膜形成プロセス １２・・・・・・多結晶シリコン膜堆積プロセス１４・
・・・・・塗布プロセス １８・・・・・・加工プロセス ４２・・・・・・選択露光プロセス
ト図、 第２図はシリコンウェーハの分割説明図、第３図は本発
明に係る集積回路作製方法におけるプロセス説明図、 第４図および第５図は本発明に係る集積回路作製方法の
作用説明図、 第６図は従来の集積回路作製方法のフローチャート図、 第７図はシリコンウェーハ構成図、 第８図は従来の集積回路作製方法のプロセス説明図、 第９図および第１０図は従来の集積回路作製方法による
加工を示す説明図である。 １０・・・・・・酸化膜形成プロセス １２・・・・・・多結晶シリコン膜堆積プロセス１４・
・・・・・塗布プロセス １８・・・・・・加工プロセス ４２・・・・・・選択露光プロセス
Claims (1)
- 【特許請求の範囲】 半導体基板上に順次酸化膜、多結晶シリコン膜を形成し
パターニングプロセスを経て前記半導体基板上に集積回
路を形成する集積回路作製方法において、 前記パターニングプロセスは、 前記多結晶シリコン膜上にフォトレジストを塗布する塗
布プロセスと、 前記半導体基板を仮想の格子縞で複数の領域に分割し、
前記複数の領域のうち互い違いの関係にある領域上の前
記レジストのみを露光する選択露光プロセスと、 前記多結晶シリコン膜をイオンエッチングする加工プロ
セスと、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことによ
り精度良く回路を形成することができることを特徴とし
た集積回路作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049137A JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049137A JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228020A true JPH02228020A (ja) | 1990-09-11 |
| JP2815602B2 JP2815602B2 (ja) | 1998-10-27 |
Family
ID=12822686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049137A Expired - Lifetime JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815602B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282429A (ja) * | 2002-01-28 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置の製造のためのパターニング方法 |
| JP2015046459A (ja) * | 2013-08-28 | 2015-03-12 | ソニー株式会社 | エッチング方法、電子デバイスの製造方法および偏光板の製造方法 |
-
1989
- 1989-02-28 JP JP1049137A patent/JP2815602B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282429A (ja) * | 2002-01-28 | 2003-10-03 | Samsung Electronics Co Ltd | 半導体装置の製造のためのパターニング方法 |
| JP2015046459A (ja) * | 2013-08-28 | 2015-03-12 | ソニー株式会社 | エッチング方法、電子デバイスの製造方法および偏光板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2815602B2 (ja) | 1998-10-27 |
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