JPH02228105A - 発振器内蔵半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばマイクロコンピュータのような発振器
内蔵半導体集積回路に関する。

〔従来の技術］ 第６図は従来のこの種の発振器内蔵半導体集積回路を示
す回路図である。この回路は、発振回路１及びこの発振
回路１の発振出力を増幅する発振出力バッファ回路５か
ら成る発振装置６と、この発振装置６の発振出力に従っ
て作動す°るディジタル論理部３とにより構成されてい
る。これら発振回路１１発振出力バッファ回路５及びデ
ィジタル論理部３には、寄生抵抗ｒａ＋　　ｒｂ＋　　
ｒａ＋　　ｒｄ＋ｒｅを有する電源ラインを介して電源
電圧ＶＤＤが供給されると共に、寄生抵抗ｒｔ＋　　ｒ
ｇ＋　　ｒｈ＋ｒ＋＋ｒＪを有する接地ラインを介して
接地電圧ＧＮＤが供給されている。発振回路１は、水晶
又はセラミックからなる振動子１３及び帰還抵抗１４を
インバータ１５の入力端と出力端との間に並列接続した
ゲート発振回路により構成されており、電源ライン上の
Ａ点及び接地ライン上のＦ点から夫々電源電圧Ｖｌ）Ｄ
及び接地電圧ＧＮＤを供給されて、振動子１３の固有振
動数で決定される周波数の発振出力りを出力する。発振
出力バッフ１回路５は、電源ライン上のＢ点及び接地ラ
イン上のＧ点から夫々電源電圧ｖＤＤ及び接地電圧ＧＮ
Ｄを供給されて動作するインバータ１Ｂ、により構成さ
れており、発振回路１の発振出力りを入力して、これを
反転した発振出力Ｍを出力する。また、ディジタル論理
Ｎ３は、電源ライン上の０点、Ｄ点及び接地ライン上の
Ｈ点、１点から夫々電源電圧ｖＤＤ及び接地電圧ＧＮＤ
を供給されて動作するＣＭＯＳインバータ１７．１８等
から構成される装置 作を行なうものとなっている。

このように構成された従来の発振器内蔵半導体集積回路
の動作について第７図及び第８図を参照して説明する。

第７図（ａ）は発振回路１を構成するインバータ１５の
入出力特性を示す特性図である。この発振回路１は、イ
ンバータ１５の出力を帰還抵抗１４及び振動子１３によ
り構成される帰還回路を介して入力に帰還させて発振出
力Ｌを得ている。ここで、この発振出力Ｌの発振動作中
心電圧Ｖ　ｏｓｃは、インバータ１５の入出力特性の中
点Ｐ（以下、動作安定点という）に設定される。

また、第７図（ｂ）は、このような発振動作中心電圧Ｖ
ｏｓｃを有する発振回路１の発振初期の発振出力Ｌの波
形を示す波形図である。非発振期間において、発振回路
１は動作安定点Ｐに固定されている。そして、発振開始
点において発振を開始すると、時間の経過に伴ってその
振幅は徐々に大きくなり［第７図（ｂ）発振開始期間］
、安定発振期間に至ると、発振出力Ｌの振幅は飽和し、
安定した発振波形が得られる。

第８図は上述した発振出力Ｌを入力する発振出力バッフ
１回路５及びこの発振出力バッファ回路５の発振出力Ｍ
を入力するディジタル論理部３の動作を示す特性図であ
る。

発振出力バッファ回路５が前述した発振回路１の発振出
力Ｌを入力すると、発振開始期間では、第８図中Ｉに示
すように、発振出力バッファ回路５を構成するインバー
タ１６ｂはＭＯＳ｝ランジスタの遷移領域Ｑで動作する
。そして、発振出力バッファ回路５からの発振出力Ｍは
、ディジタル論理部３を構成するインバータ１７の入力
閾値を挟んで第８図中Ｉに示すＭの範囲で変化し、この
発振出力Ｍを入力するインバータ１７も、第８図■に示
すように、それを構成するＭＯＳ｝ランジスタの遷移領
域で動作をする。そして、時間の経過と共に、発振出力
Ｌの振幅が飽和すると、発振出力バッファ回路５の発振
出力Ｍの振幅も飽和し、ディジタル論理部３はこの発振
出力Ｍを供給されて動作する。

［発明が解決しようとする課Ｍ］ しかしながら、上述した従来の発振器内蔵半導体集積回
路においては、発振出力バッファ回路５の入力閾値が発
振回路１の発振動作中心電圧ｖｏｓｃ付近にあるため、
発振開始期間の発振出力Ｌの微小振幅が発振出力バッフ
ァ回路５によって増幅され、ディジタル論理部３に伝達
される。そして、この発振初期においては、発振出力バ
ッファ回路５の発振出力Ｍを入力するＣＭＯＳ構成のイ
ンバータ１７が第８図中■に示すように遷移領域で動作
することになるため、この遷移領域において、電源ライ
ンから接地ラインへ第８図中■で示すような大きな貫通
電流が流れることになる。

このため、電源ライン及び接地ラインに付随する寄生抵
抗ｒａ＋　　ｒｈｏ　　ｒｃ＋＋　　ｒｄ＋　　ｒａ及
びｒｒ＋ｒｔ＋　　ｒｈｏ　　ｒｔｓ　　ｒＪに貫通電
流が流れ、コレら電源ライン及び接地ラインに接続され
た発振装置６及びディジタル論理部３に電気的ノイズを
与えてしまう。この結果、振動子１３の微小な励起電圧
が乱され、発振回路１が正常に発振しなくなるという問
題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
発振開始点近傍における電気的ノイズを抑制し、異常発
振を招来することがない発振器内蔵半導体集積回路を提
供することを目的とする。

［課題を解決するための手段コ 本発明に係る発振器内蔵半導体集積回路は、発振回路と
、この発振回路の出力を増幅する発振出力バッフ１回路
と、この発振出力バッファ回路の出力を入力する回路と
が同一の電源ラインに接続された発振器内蔵半導体集積
回路において、前記発振出力バッファ回路は、その人力
閾値が前記発振回路の発振出力の中心電圧よりも低いレ
ベルに設定されていることを特徴とする。

［作用］ 本発明においては、発振回路の出力を入力し１これを増
幅して次段の回路に出力する発振出力バッファ回路の入
力閾値が発振回路の発振出力の中心電圧よりも低いレベ
ルに設定されているから、発振回路の出力振幅が特定の
値以上にならないと、発振出力バッファ回路からは発振
出力が得られない。従って、発振回路が不安定な状態で
ある発振開始期間では、発振出力が発振出力バッファ回
路から出力されることがなく、発振回路が安定し、その
発振出力の振幅が飽和してから発振出力）＜ツファ回路
の出力が次段の回路に出力されることになる。

従って、本発明によれば、発振回路の発振開始期間にお
ける貫通電流の発生が抑制され、これに起因した電源ラ
インのノイズ発生を防止することができる。このため、
発振回路から安定した発振出力を得ることができる。

また、本発明においては、発振出力バッファ回路の入力
閾値を発振回路の発振出力の中心電圧よりも低いレベル
に入力閾値を設定することにより、この発振出力バッフ
ァ回路をＣＭＯＳインバータによって構成する場合、こ
のＣＭＯＳインバータの回路定数の設定を容易に行なう
ことができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図である。なお、第１図において第
６図と同一物には同一符号を付して詳しい説明を省略す
る。

本実施例が第６図に示す従来例と相違する点は、従来の
発振出力バッファ回路５で使用されていたインバータ１
６ｂに代えて、入出力特性にヒステリシス特性を有する
シュミットトリガ回路１６゜を使用して発振出力バッフ
ァ回路２を構成した点である。シュミットトリガ回路１
６．は、その入力不感帯幅が発振開始期間における発振
回路１の振幅よりも広く設定されている。この発振出力
バッフ１回路２及び発振回路１により発振装置４が構成
されている。

このように構成された第１の実施例の動作について第２
図を参照しながら説明する。

発振回路１が発振を開始すると、発振開始期間において
は、発振回路１の発振出力りの振幅が発振出力バッファ
回路２のシュミットトリガ回路１６ａの入力不感帯幅以
下であるから、発振出力バッファ回路２の出力Ｍの電圧
は接地電圧ＧＮＤ近傍のレベル又は電源電圧ＶＤＤ近傍
のレベルのいずれか一方のレベルに固定される（第２図
中Ｉ）。

この結果、この発振出力Ｍを入力するインバータ１７は
第２図中Ｈに示すように電源電圧ｖＤＤレベル又は接地
電圧ＧＮＤレベルに固定されるため、第２図中■からも
明らかなように、このインバータ１７に貫通電流が流れ
ることはない。

従って、従来のような貫通電流に起因した電気的ノイズ
が発生することはなく、これによって発振回路１が異常
発振することもなくなる。

次に、本発明の第２の実施例について説明する。

この実施例では、シュミットトリガ回路１６１に代えて
、入力閾値を発振動作中心電圧Ｖ　ｏｓｃ［第７図（ａ
）］よりも高く設定したインツイータ（図示せず）を使
用して発振出力バッフ１回路を構成している。

即ち、通常、インバータを０ＭＯ８で構成する場合、そ
の入力閾値は、インバータを構成するＰチャネル（以下
Ｐｃｈ））ランジスタ及びＮチャネル（以下Ｎｃｈ））
ランジスタの各相互コンダクタンス（以下、ｇｍという
）の比に依存する。

ここでｇｍは以下の式で定義される。

ｇｍ＝　［δＩＤ／δｖＧ］　ｖｏ−Ｗ／Ｌ・　（１）
ＩＤニドレイン電流　　Ｗ：ゲート幅 ■Ｄニドレイン電圧　　Ｌ：ゲート長 ｖＧ：ゲート電圧 即ち、ｇｍとは、ある一定ドレイン電圧ＶＤのもとての
ゲート電圧ＶＧの変化分に対するドレイン電流ＩＤの変
化分で定義され、トランジスタのゲート幅Ｗとゲート長
しの比にほぼ比例する。通常、ＣＭＯＳインバータでは
、Ｐｃｈ）ランジスタとＮｃｈ）ランジスタとのｇｍの
比を１：１に設定することによりＣＭＯＳインバータの
入力閾値を電源電圧ＶＤＤの１７２としているが、ｇｍ
。

比を１：１からずらすことによりこのＣＭＯＳインバー
タの入力閾値を変化させることができる。

第３図はＣＭＯＳインバータの入出力特性のｇｍ依存性
を示す特性図である。即ち、ＣＭＯＳインバータの入力
閾値はＰｃｈ）ランジスタのｇｍを大きくすれば上昇し
、Ｎｃｈトランジスタのｇｍを大きくすれば低下する方
向に移動する。

また、ＰｃｈトランジスタとＮｃｈ）ランジスタとのｇ
ｍ比は、（１）式より、Ｐ　ｃ　ｈ及びＮｃｈトランジ
スタの各ゲート幅Ｗ及びゲート長しの比を変えることに
より変更することができる。従って、例えば、ｇｍ比を
１：０．７のようにＰｃｈトランジスタ側のｇｍを大き
くすればインバータの入力閾値を発振回路の発振動作中
心電圧Ｖ　ｏｓｃより高く設定することができる。

第４図は発振出力バッファ回路を構成するインバータを
ＣＭＯＳで構成し、この入力閾値を発振回路の発振動作
中心電圧Ｖ　ｏｓｃより高く設定した場合の伝搬特性を
示した特性図である。第４図中■に示すように、発振出
力バッファ回路に発振回路から発振開始点近傍の小振幅
の電圧が入力されたとしても、発振出力しは発振出力バ
ッファ回路を構成するインバータの入力閾値を超えない
ため、その出力は電源電圧ｖＤＤ近傍のレベルに固定さ
れる。このため、第４図中ｆｆ、　ＩＩＩから明らかな
ようにディジタル論理部も論理的変化をせず、貫通電流
も流れない。また、次段への変化の伝搬はないので電源
ラインと接地ラインとの間に貫通電流は流れない。従っ
て、発振回路の発振開始動作時において、悪影響を与え
る電気的ノイズが生じることはない。

次に、本発明の第３の実施例について説明する。

この実施例では、第２の実施例における発振出力バッフ
ァ回路を構成するインバータに代えて、発振回路の発振
動作中心電圧Ｖ　ｏｓｃより入力閾値を低く設定したイ
ンバータ（図示せず）を使用して発振出力バッファ回路
を構成している。

即ち、本実施例では、前述したＣＭＯＳインバータとは
逆に、第３図に示すように、Ｐｃｈ及びＮｃｈ）ランジ
スタのｇｍ比を、例えば０．７　：　１のようにＮｃｈ
）ランジスタ側のｇｍを大きくすることにより、発振出
力バッファ回路を構成するインバータの発振回路の発振
動作中心電圧Ｖ　ｏｓｃより低く設定している。

第５図は発振出力バッファ回路を構成するインバータの
入力閾値を発振回路の発振動作中心電圧Ｖ　ｏｓｃより
低く設定した場合の伝搬特性を示した特性図である。第
５図中Ｉに示すように発振出力バッファ回路に発振回路
から発振開始点近傍の小振幅の電圧が入力されたとして
も、発振出力しはインバータの入力閾値を超えないため
、その出力は接地電圧ＧＮＤ近傍のレベルに固定される
。このため、第５図中■に示すように、ディジタル論理
部も論理的変化をせず、第５図中■から明らかなように
、貫通電流も流れない。また、次段への変化の伝搬はな
いので、電源ラインと接地ラインとの間に貫通電流は流
れない。従って、発振回路の発振開始動作時において、
悪影響を与える電気的ノイズが生じることはない。

なお、この実施例では、特に発振出力バッフ１回路の入
力閾値を、発振回路の発振出力の中心電圧よりも低いレ
ベルに設定したので、この発振出力バッファ回路をＣＭ
ＯＳインバータで構成する場合に、この回路定数を容易
に設定することができる。即ち、第３図に示すように、
ＣＭＯＳインバータの入力閾値を低レベルに設定するに
は、このＣＭＯＳインバータを構成するＮｃｈ）ランジ
スタのｇｍをＰｃｈ）ランジスタのそれに比して大きく
すればよいが、一般に、電子をキャリアとして動作する
Ｎｃｈ）ランジスタのｇｍの方がＰｃｈ）ランジスタの
それに比して大きい。従って、本来的にｇｍが大きいＮ
ｃｈ）ランジスタとＰｃｈ　）ランジスタとのゲート幅
及びゲート長を同τにして設計しても、このインバータ
の入力閾値は低レベルとなり、パターン設計上、Ｎ　ｃ
　ｈ　トランジスタとＰｃｈ）ランジスタとのゲート幅
及びゲート長に極端なアンバランスを生じることなく、
入力閾値が低いレベルの発振出力バッファ回路を実現す
ることができる。

［発明の効果コ 以上説明したように本発明は、発振回路の発振出力を増
幅して出力する発振出力バッフ１回路の入力閾値を発振
開始点近傍における発振出力の中心電圧よりも低いレベ
ルに設定したから、発振開始点近傍においては、発振出
力バッファ回路の出力は接地のレベルの近傍に固定され
、この発振出力バッフ１回路の出力を入力する回路の動
作は安定し、電気的ノイズを発生することがない。従っ
て、本発明によれば、この電気的ノイズによって発振回
路が異常発振することがないという効果を有する。

また、本発明における発振出力バッフ１回路をＣＭＯＳ
インバータによって構成する場合、Ｐチャネルトランジ
スタのｇｍに比して、本来的にＮチャネルトランジスタ
側のｇｍが大きいので、発振出力バッファ回路の入力閾
値を、パターンレイアウト上の極端なアンバランスを生
じることなく低く設定することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図、第２図は第１図に示す回路の動
作を説明するための特性図、第３図は本発明の第２及び
第３の実施例の回路の動作を説明するための特性図、第
４図は本発明の第２の実施例の回路の動作を説明するた
めの特性図、第５図は本発明の第３の実施例の回路の動
作を説明するための特性図、第６図は従来の発振器内蔵
半導体集積回路を示す回路図、第７図は第６図に示す発
振回路の動作を説明するための特性図、第８図は第６図
に示す回路の動作を説明するための特性図である。 １；発振回路、２，５；発振出力バッファ回路、３；デ
ィジタル論理部、４，８；発振装置、１３；振動子、１
４；抵抗、１５，１６ｂ、１７，１８；インバータ、ｌ
ｅａ；シュミットトリガ回路、ＧＮＤ　；接地電圧、Ｌ
、Ｍ；発振出力、Ｎ；出力信号、ｒａ＋　　ｒｂ＋　　
ｒａｍ　　ｒｄ＋　　ｒｓ＋　　ｒｆ＋ｒｇ＋　　ｒｈ
＋　　ｒａｔ　　ｒＪ　：寄生抵抗、ｖＤＤ；電源電圧 ＣＭＯＳインパーク特−住、０９ｍ似５４１、第３図 （ａ） （ｂ） 第 図

Claims (1)

【特許請求の範囲】
1. （１）発振回路と、この発振回路の出力を増幅する発振
   出力バッファ回路と、この発振出力バッファ回路の出力
   を入力する回路とが同一の電源ラインに接続された発振
   器内蔵半導体集積回路において、前記発振出力バッファ
   回路は、その入力閾値が前記発振回路の発振出力の中心
   電圧よりも低いレベルに設定されていることを特徴とす
   る発振器内蔵半導体集積回路。