JPH02228120A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPH02228120A JPH02228120A JP4658489A JP4658489A JPH02228120A JP H02228120 A JPH02228120 A JP H02228120A JP 4658489 A JP4658489 A JP 4658489A JP 4658489 A JP4658489 A JP 4658489A JP H02228120 A JPH02228120 A JP H02228120A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- counter
- pulse width
- reset
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータ等の制御装置を利用し
て任意の波形発生を行う際等に用いるパルス発生装置に
関するものである。
て任意の波形発生を行う際等に用いるパルス発生装置に
関するものである。
従来、マイクロコンピュータを利用して任意のパルス幅
のパルスを出力する際には、出力ポートを利用してプロ
グラム・メモリにより制御するように、ソフト構成して
いた。
のパルスを出力する際には、出力ポートを利用してプロ
グラム・メモリにより制御するように、ソフト構成して
いた。
〔発明が解決しようとす３課題〕
しかしながら、上記従来例では、以下のような問題があ
った。
った。
マイクロコンピュータ（以下ＣＰＵという）の出力ポー
トをプログラム・メモリにより操作して行う手法では、
プログラム・メモリ上での時間管理が必要であり、例え
ば、ある所定時間のパルス幅出力を行う際には、出力ポ
ートを必要なレベルに設定し、所定の時間を内蔵のタイ
マ等で時間管理を行い、タイマカウント終了時にパルス
出力を停止する為のボート操作を行うといった複雑な操
作が必要である。また、連続に出力を行う際には時間毎
の割り込みをかける等の処理が必要である（マイクロコ
ンピュータの介入する時間が多い）。
トをプログラム・メモリにより操作して行う手法では、
プログラム・メモリ上での時間管理が必要であり、例え
ば、ある所定時間のパルス幅出力を行う際には、出力ポ
ートを必要なレベルに設定し、所定の時間を内蔵のタイ
マ等で時間管理を行い、タイマカウント終了時にパルス
出力を停止する為のボート操作を行うといった複雑な操
作が必要である。また、連続に出力を行う際には時間毎
の割り込みをかける等の処理が必要である（マイクロコ
ンピュータの介入する時間が多い）。
この為に、複写機、プリンタ等のシーケンス制御及びプ
ロセス制御を行うＣＰＵで、上記任意の波形発生を行わ
せる為には、システム全体での処理時間と任意波形発生
の為の処理時間とで多大の時間を要する為に、複写機、
プリンタ等のシステム構成に於いては十分な検討を要し
ていた。
ロセス制御を行うＣＰＵで、上記任意の波形発生を行わ
せる為には、システム全体での処理時間と任意波形発生
の為の処理時間とで多大の時間を要する為に、複写機、
プリンタ等のシステム構成に於いては十分な検討を要し
ていた。
本発明は、このような事情のもとでなされたもので、パ
ルス幅データを与えるだけで任意のパルス幅のパルスを
発生することのできるパルス発生装置を供給することを
目的とするものである。
ルス幅データを与えるだけで任意のパルス幅のパルスを
発生することのできるパルス発生装置を供給することを
目的とするものである。
（課題を解決するための手段）
上記目的を達成するため１本発明ではパルス発生装置を
つぎの（１）、（２）のとおりに構成するものである。
つぎの（１）、（２）のとおりに構成するものである。
（１）カウント開始の初期値が書き込まれ、その書込み
のタイミングに応じてカウントが開始されるカウンタと
、該書込みのタイミングに応じてセットされ該カウンタ
のキャリ又はボローによってリセットされ、該セットと
該リセットの時間間隔のパルスを出力するセットリセッ
ト回路とを備えるようにする。
のタイミングに応じてカウントが開始されるカウンタと
、該書込みのタイミングに応じてセットされ該カウンタ
のキャリ又はボローによってリセットされ、該セットと
該リセットの時間間隔のパルスを出力するセットリセッ
ト回路とを備えるようにする。
（２）上記（１）において、セットリセット回路の出力
を、カウンタを駆動するクロックに同期させる同期回路
を備えるようにする。
を、カウンタを駆動するクロックに同期させる同期回路
を備えるようにする。
上記（１）、（２）の構成により、カウント開始の初期
値（パルス幅データ）を入力するだけで所要のパルス幅
のパルスが得られ、更に（２）の構成では、クロックに
同期したパルスを得ることができる。
値（パルス幅データ）を入力するだけで所要のパルス幅
のパルスが得られ、更に（２）の構成では、クロックに
同期したパルスを得ることができる。
（実施例〕
以下本発明を実施例により説明する。
第１図は、本発明の第１実施例のブロック図である。
図において、１は、ＣＰＵを介し任意のパルス幅データ
が格納されている記憶領域よりのデータを、ＣＰＵのシ
ステム信号によりデータロードするパルス幅データ取込
み回路であり、同時にパルス出力中におけるデータの書
込みを禁止する為のパルス出力中データロード禁止回路
を持ち合わせている。２は任意のパルス幅データ（カウ
ント開始の初期値）によりカウントを行うアップカウン
タであり、本実施例では非同期カウンタを用いている。
が格納されている記憶領域よりのデータを、ＣＰＵのシ
ステム信号によりデータロードするパルス幅データ取込
み回路であり、同時にパルス出力中におけるデータの書
込みを禁止する為のパルス出力中データロード禁止回路
を持ち合わせている。２は任意のパルス幅データ（カウ
ント開始の初期値）によりカウントを行うアップカウン
タであり、本実施例では非同期カウンタを用いている。
３は非同期カウンタ２のカウント終了信号（キャリ）と
ＣＰＵのシステム信号によるデータ取込み信°号（デー
タロード信号６）とでリセリト、セットを行うセットリ
セット回路（フリップフロップ）であり、４は、セット
リセット回路３の出力を１本回路に入力される所定のカ
ウントクロックと同期させる為の同期回路である。非同
期カウンタ２．セットリセット回路３．同期回路４は、
それぞれリセット信号８により初期設定が可能となって
いる。
ＣＰＵのシステム信号によるデータ取込み信°号（デー
タロード信号６）とでリセリト、セットを行うセットリ
セット回路（フリップフロップ）であり、４は、セット
リセット回路３の出力を１本回路に入力される所定のカ
ウントクロックと同期させる為の同期回路である。非同
期カウンタ２．セットリセット回路３．同期回路４は、
それぞれリセット信号８により初期設定が可能となって
いる。
次に本実施例の動作概要を説明する。
第１図の構成において、先ず、リセット信号８により各
部の初期設定を行い、次に、ＣＰＵバス５のパルス幅デ
ータをデータロード信号によりパルス幅データ取込み回
路１を介して非同期カウンタ２にロードする。非同期カ
ウンタ２は、ロードされたデータに基づきデータが入力
されたと同時にカウントを開始し、カウント終了後にセ
ットリセット回路３にカウント終了信号キャリを出力す
る。セットリセット回路３では、前述したデータロード
信号６によりセットを行い、非同期カウンタ２のキャリ
信号によってリセットを行い、入力されたパルス幅デー
タに従い、所定のパルス幅のパルスを出力している。ま
た同期回路４では、セットリセット回路３の出力と入力
クロック７との同期をとっている。これはカウントクロ
ック７を基準として時間管理が行え、カウントクロック
７の周期とパルス幅データとで正確に出力パルス幅を決
定できるようにする為である。
部の初期設定を行い、次に、ＣＰＵバス５のパルス幅デ
ータをデータロード信号によりパルス幅データ取込み回
路１を介して非同期カウンタ２にロードする。非同期カ
ウンタ２は、ロードされたデータに基づきデータが入力
されたと同時にカウントを開始し、カウント終了後にセ
ットリセット回路３にカウント終了信号キャリを出力す
る。セットリセット回路３では、前述したデータロード
信号６によりセットを行い、非同期カウンタ２のキャリ
信号によってリセットを行い、入力されたパルス幅デー
タに従い、所定のパルス幅のパルスを出力している。ま
た同期回路４では、セットリセット回路３の出力と入力
クロック７との同期をとっている。これはカウントクロ
ック７を基準として時間管理が行え、カウントクロック
７の周期とパルス幅データとで正確に出力パルス幅を決
定できるようにする為である。
以下、第２図により本実施例の詳細回路の説明を行う。
第２図は、前述した第１図のブロック図を回路図化した
ものである。
ものである。
第２図の各部を第１図のブロックに対応させると、Ｑ１
〜Ｑ１２がＤタイプのフリップフロップで構成した非同
期カウンタ２であり、Ｑ１３〜Ｑ３６．Ｑ４３．Ｑ４４
がパルス幅データ取込み回路１で、Ｑ３９．Ｑ４０及び
Ｑ３７．Ｑ３８゜Ｑ４１を含む部分がセットリセット回
路３であり、Ｑ４２は入力クロックＣＬにと同期を取り
パルス出力を行う同期回路４である。また、Ｑ４５〜Ｑ
４７は、本回路全体をリセット状態又は動作可能な状態
に設定する為の、外部ＣＰＵより命令により設定される
システムフラグである。
〜Ｑ１２がＤタイプのフリップフロップで構成した非同
期カウンタ２であり、Ｑ１３〜Ｑ３６．Ｑ４３．Ｑ４４
がパルス幅データ取込み回路１で、Ｑ３９．Ｑ４０及び
Ｑ３７．Ｑ３８゜Ｑ４１を含む部分がセットリセット回
路３であり、Ｑ４２は入力クロックＣＬにと同期を取り
パルス出力を行う同期回路４である。また、Ｑ４５〜Ｑ
４７は、本回路全体をリセット状態又は動作可能な状態
に設定する為の、外部ＣＰＵより命令により設定される
システムフラグである。
本実施例に於いては、Ｑ４７のフラグは、ＦＬＤＡＴＡ
と５ＴＯ２の２つの信号によ７て設定されているが、こ
れは外部のＣＰＵの信号に応じた一例である。同様に、
パルス幅データ取込みのロード信号もＬＤＡＴＡとＳＴ
Ｏ１との２つの信号にて作られているが、この２信号は
パルス幅データを、ＣＰＵ側の格納されている記憶領域
より取り出すシステム信号の一例である。
と５ＴＯ２の２つの信号によ７て設定されているが、こ
れは外部のＣＰＵの信号に応じた一例である。同様に、
パルス幅データ取込みのロード信号もＬＤＡＴＡとＳＴ
Ｏ１との２つの信号にて作られているが、この２信号は
パルス幅データを、ＣＰＵ側の格納されている記憶領域
より取り出すシステム信号の一例である。
以下第２図の回路動作を第３図のタイミングチャートを
使用して順次説明する。
使用して順次説明する。
第３図は、第２図の回路に於いての、ＤＢＯＯ〜ＤＢＯ
２が１でＤＢ０３〜ＤＢＩＩがＯの場合の動作例のタイ
ミングチャートである。動作は、まずＱ４５〜Ｑ４７で
構成されるシステムフラグを動作可能な状態へする為に
フラグＦＬＤＡＴＡは０→１へ設定し、ＣＰＵ側のシス
テムクロック５ＴＯ２が人力される。この２つの信号の
入力によりＱ１〜Ｑ１２で構成される非同期カウンタの
リセット入力をＯ→１へと解除する（■のポイント参照
）。次にＣＰＵバスを介し、ＣＰＵ側の所定のデータ格
納領域からのデータがＤＢＯＯ〜ＤＢＩＩまでの端子へ
与え、ＣＰＵ側のデータ読出しクロックのＬＤＡＴＡと
ＳＴＯ１の両信号によりアンド回路Ｑ１３〜Ｑ２４を介
して、非同期カウンタのフリップフロップＱｌ−Ｑ１２
ヘデータをロードする。
２が１でＤＢ０３〜ＤＢＩＩがＯの場合の動作例のタイ
ミングチャートである。動作は、まずＱ４５〜Ｑ４７で
構成されるシステムフラグを動作可能な状態へする為に
フラグＦＬＤＡＴＡは０→１へ設定し、ＣＰＵ側のシス
テムクロック５ＴＯ２が人力される。この２つの信号の
入力によりＱ１〜Ｑ１２で構成される非同期カウンタの
リセット入力をＯ→１へと解除する（■のポイント参照
）。次にＣＰＵバスを介し、ＣＰＵ側の所定のデータ格
納領域からのデータがＤＢＯＯ〜ＤＢＩＩまでの端子へ
与え、ＣＰＵ側のデータ読出しクロックのＬＤＡＴＡと
ＳＴＯ１の両信号によりアンド回路Ｑ１３〜Ｑ２４を介
して、非同期カウンタのフリップフロップＱｌ−Ｑ１２
ヘデータをロードする。
第３図のタイミングチャートでは、ＤＢＯＯ〜ＤＢＯ２
までが１となっている為、フリップフロップＱｌ−Ｑ３
は、ＬＤＡＴＡとＳＴＯ１のクロック信号によりデータ
がロードされ、その出力は０の状態ヘセットされる（■
のポイント参照）。また、他のＤＢ０３〜ＤＢＩ １ま
での出力は、データがロードされた時点で０→１とセッ
トされる。
までが１となっている為、フリップフロップＱｌ−Ｑ３
は、ＬＤＡＴＡとＳＴＯ１のクロック信号によりデータ
がロードされ、その出力は０の状態ヘセットされる（■
のポイント参照）。また、他のＤＢ０３〜ＤＢＩ １ま
での出力は、データがロードされた時点で０→１とセッ
トされる。
また、ロード信号とカウント開始信号は１つの信号線で
兼用され、データロード信号が０−＋１へ変化すると同
時に、第２図のＱｌ〜Ｑ１２までのフリップフロップに
非同期でデータがセットされ、次のクロック入力の立下
り時点よりカウントが開始される。ＬＤＡＴＡとＳＴＯ
１とで作られるデータロート信号は、非同期カウンタ２
にデータをロードすると同時に、Ｑ３８〜Ｑ４０で構成
されるＲ−Ｓフリップフロップをセットし、Ｑ４０の出
力は１→０となる。また次段のクロック同期回路４では
、非同期カウンタ２の初段人力クロックをＱ４２に入力
し入力クロックと同期して出力を得ており、これにより
正確な時間幅を得ることが可能となっている。ここでは
、ＬＤＡＴＡとＳＴＯ１とで作られるデータロード信号
によりＱ４０が１→０と変化することで、Ｑ４１のイン
バータを介しＱ４２の０人力には１が与えられ、Ｑ４２
の出力であるＯＵＴ端子は、Ｑ４２のクロック入力と同
期してｌ→０へ立下り、パルス幅出力が開始される（■
のポイント参照）。ＯＵＴ端子出力が１→０へ変化する
ことでＬＤＡＴＡとＳＴＯ１がら成るデータロード端子
は、ＯＵＴ信号が０の間は受付不可能な状態となる。
兼用され、データロード信号が０−＋１へ変化すると同
時に、第２図のＱｌ〜Ｑ１２までのフリップフロップに
非同期でデータがセットされ、次のクロック入力の立下
り時点よりカウントが開始される。ＬＤＡＴＡとＳＴＯ
１とで作られるデータロート信号は、非同期カウンタ２
にデータをロードすると同時に、Ｑ３８〜Ｑ４０で構成
されるＲ−Ｓフリップフロップをセットし、Ｑ４０の出
力は１→０となる。また次段のクロック同期回路４では
、非同期カウンタ２の初段人力クロックをＱ４２に入力
し入力クロックと同期して出力を得ており、これにより
正確な時間幅を得ることが可能となっている。ここでは
、ＬＤＡＴＡとＳＴＯ１とで作られるデータロード信号
によりＱ４０が１→０と変化することで、Ｑ４１のイン
バータを介しＱ４２の０人力には１が与えられ、Ｑ４２
の出力であるＯＵＴ端子は、Ｑ４２のクロック入力と同
期してｌ→０へ立下り、パルス幅出力が開始される（■
のポイント参照）。ＯＵＴ端子出力が１→０へ変化する
ことでＬＤＡＴＡとＳＴＯ１がら成るデータロード端子
は、ＯＵＴ信号が０の間は受付不可能な状態となる。
また、非同期カウンタ２は、第３図のタイミングチャー
トで示すようにＱ１〜Ｑ３．Ｑ４〜Ｑ１２それぞれカウ
ント動作を行い、Ｑ１〜Ｑ１２まで全て１の状態で次の
カウントクロックの立下りでＱ３７よりカウント終了信
号キャリが出され、Ｑ３８〜Ｑ４０で構成されるＲ−Ｓ
フリップフロップがリセットされ、Ｑ４０の出力は０→
１へとリセットされる（■の状！！！４）。また、Ｒ−
Ｓフリップフロップの結果に基づき、Ｑ４２のＤ入力は
１→０へ変化し、ＯＵＴ端子出力はカウント人力クロッ
クと同期してＯ→１へと変化する。
トで示すようにＱ１〜Ｑ３．Ｑ４〜Ｑ１２それぞれカウ
ント動作を行い、Ｑ１〜Ｑ１２まで全て１の状態で次の
カウントクロックの立下りでＱ３７よりカウント終了信
号キャリが出され、Ｑ３８〜Ｑ４０で構成されるＲ−Ｓ
フリップフロップがリセットされ、Ｑ４０の出力は０→
１へとリセットされる（■の状！！！４）。また、Ｒ−
Ｓフリップフロップの結果に基づき、Ｑ４２のＤ入力は
１→０へ変化し、ＯＵＴ端子出力はカウント人力クロッ
クと同期してＯ→１へと変化する。
本実施例は、パルス幅のデータをセットし単に１パルス
を出力することのみに着目したものであるが、第２図の
フリップフロップＱ１〜Ｑ１２にカウンタのデータ読出
し用の端子Ｄ００１〜Ｄ０１２を設けたのが第４図に示
す第２実施例である。この実施例に於いて、データをカ
ウンタＱ１〜Ｑ１２のＱ出力端子より読み出すことによ
り、カウンタ用のフリップフロップと読出しレジスタを
兼用することが可能であり、シンプルな構成で機能追加
が可能である。
を出力することのみに着目したものであるが、第２図の
フリップフロップＱ１〜Ｑ１２にカウンタのデータ読出
し用の端子Ｄ００１〜Ｄ０１２を設けたのが第４図に示
す第２実施例である。この実施例に於いて、データをカ
ウンタＱ１〜Ｑ１２のＱ出力端子より読み出すことによ
り、カウンタ用のフリップフロップと読出しレジスタを
兼用することが可能であり、シンプルな構成で機能追加
が可能である。
また、本実施例とｃｐｕとの組合せで使用例を考えると
、通常は、ＤＢＯＯ〜ＤＢＩＩの入力データによるパル
ス出力を行い、このパルス幅により動作する負荷の異常
をＣＰＵの他のボートで検知を行い、異常時にはデータ
読出し端子Ｄ００１〜Ｄ０１２の任意のカウント値をＣ
ＰＵで検知し出力パルスを停止させるといった手法が可
能となる。
、通常は、ＤＢＯＯ〜ＤＢＩＩの入力データによるパル
ス出力を行い、このパルス幅により動作する負荷の異常
をＣＰＵの他のボートで検知を行い、異常時にはデータ
読出し端子Ｄ００１〜Ｄ０１２の任意のカウント値をＣ
ＰＵで検知し出力パルスを停止させるといった手法が可
能となる。
なお、以上の第１実施例、第２実施例は、非同期カウン
タに、データを外側のＣＰＵバスよりインバータを介し
てロードし、カウントアツプする例であるが、非同期カ
ウンタをダウンカウンタとし、データをインバータを介
さすカウンタに人力し、カウントダウンしても同様の効
果が得られる。
タに、データを外側のＣＰＵバスよりインバータを介し
てロードし、カウントアツプする例であるが、非同期カ
ウンタをダウンカウンタとし、データをインバータを介
さすカウンタに人力し、カウントダウンしても同様の効
果が得られる。
又、非同期カウンタのかわりに同期カウンタを用いても
よいことは勿論である。
よいことは勿論である。
（発明の効果）
以上説明したように１本発明によれば、パルス幅のデー
タを与えるだけで任意のパルス幅のパルスが発生でき、
コンピュータの負担が少なくてすむ。
タを与えるだけで任意のパルス幅のパルスが発生でき、
コンピュータの負担が少なくてすむ。
【図面の簡単な説明】
第１図は第１実施例のブロック図、第２図は同実施例の
回路図、第３図はそのタイミングチャート、第４図は第
２実施例の回路図である。 ２ ・−−−−非同期カウンタ ３・・・−セットリセット回路 ４−−−−−−同期回路
回路図、第３図はそのタイミングチャート、第４図は第
２実施例の回路図である。 ２ ・−−−−非同期カウンタ ３・・・−セットリセット回路 ４−−−−−−同期回路
Claims (2)
- （１）カウント開始の初期値が書き込まれ、その書込み
のタイミングに応じてカウントが開始されるカウンタと
、該書込みのタイミングに応じてセットされ該カウンタ
のキャリ又はボローによってリセットされ、該セットと
該リセットの時間間隔のパルスを出力するセットリセッ
ト回路とを備えていることを特徴とするパルス発生装置
。 - （２）セットリセット回路の出力を、カウンタを駆動す
るクロックに同期させる同期回路を備えていることを特
徴とする請求項１記載のパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658489A JPH02228120A (ja) | 1989-03-01 | 1989-03-01 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4658489A JPH02228120A (ja) | 1989-03-01 | 1989-03-01 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228120A true JPH02228120A (ja) | 1990-09-11 |
Family
ID=12751352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4658489A Pending JPH02228120A (ja) | 1989-03-01 | 1989-03-01 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311709A (ja) * | 2004-04-21 | 2005-11-04 | Advantest Corp | 波形発生回路及び半導体試験装置 |
-
1989
- 1989-03-01 JP JP4658489A patent/JPH02228120A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311709A (ja) * | 2004-04-21 | 2005-11-04 | Advantest Corp | 波形発生回路及び半導体試験装置 |
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