JPH0222856A - 電源回路及びその電源回路用の半導体集積回路装置 - Google Patents
電源回路及びその電源回路用の半導体集積回路装置Info
- Publication number
- JPH0222856A JPH0222856A JP63172481A JP17248188A JPH0222856A JP H0222856 A JPH0222856 A JP H0222856A JP 63172481 A JP63172481 A JP 63172481A JP 17248188 A JP17248188 A JP 17248188A JP H0222856 A JPH0222856 A JP H0222856A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- type
- power supply
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は電源回路及びその電源回路用の半導体集積回路
装置に関し、特に定電流電源回路及びその定電流電源回
路用の半導体集積回路装置に関するものである。
装置に関し、特に定電流電源回路及びその定電流電源回
路用の半導体集積回路装置に関するものである。
口、従来技術
従来、例えば高耐圧用のデイスプレィドライバ（この回
路では多数の電流出力を必要とする。）では、定電流源
として第５図に示すような回路構成の定電流源が考えら
れる。即ち、図のよ−うに電ｉ３ （Ｖｔｔ）側にＰＮ
Ｐスイッチングトランジスタ（高耐圧用）Ｑ＋ 、Ｑｔ
、Ｑ２・・・・・・Ｑ、４のエミッタが夫々共通に接
続され、これらのスイッチングトランジスタＱ、 、Ｑ
、 、Ｑ、・・・・・・Ｑ、４のベースは夫々スイッチ
５１．５２．５３・・・・・・８４に接続されている（
この回路図では、スイッチがＯＮ状態、即ちベース電圧
が例えばＯｖの状態を示す）。
路では多数の電流出力を必要とする。）では、定電流源
として第５図に示すような回路構成の定電流源が考えら
れる。即ち、図のよ−うに電ｉ３ （Ｖｔｔ）側にＰＮ
Ｐスイッチングトランジスタ（高耐圧用）Ｑ＋ 、Ｑｔ
、Ｑ２・・・・・・Ｑ、４のエミッタが夫々共通に接
続され、これらのスイッチングトランジスタＱ、 、Ｑ
、 、Ｑ、・・・・・・Ｑ、４のベースは夫々スイッチ
５１．５２．５３・・・・・・８４に接続されている（
この回路図では、スイッチがＯＮ状態、即ちベース電圧
が例えばＯｖの状態を示す）。
そして、スイッチングトランジスタＱ、 、Ｑｔ。
Ｑ ２ ”” ”” Ｑ ３４のコレクタが夫々抵抗Ｒ
，，Ｒ，、Ｒコ・・””Ｒ１４を介して出力端子Ｔ、
、Ｔ２、Ｔ。
，，Ｒ，、Ｒコ・・””Ｒ１４を介して出力端子Ｔ、
、Ｔ２、Ｔ。
・・・・−Ｔ２４に夫々接続されている。なお、図のＺ
ｏ、Ｚｔ 、Ｚｓ・・・・・・Ｚ、４は夫々負荷インピ
ーダンス（例えばプラズマデイスプレィの画素’） 、
５ （Ｖｃｃ）は負の電源を示す。
ｏ、Ｚｔ 、Ｚｓ・・・・・・Ｚ、４は夫々負荷インピ
ーダンス（例えばプラズマデイスプレィの画素’） 、
５ （Ｖｃｃ）は負の電源を示す。
次に、本回路図において、破線で示す部分の単位回路１
ｏｔ ＜１０２．１０３・・・・・・１３４について
も同様に説明できる）について説明すると、抵抗Ｒ３の
抵抗値を大きくし、この抵抗Ｒ，による電圧降下（この
Ｒ１を流れる電流を！。とすると、Ｒ４・■。）を大き
くすることにより、電源３の変動及び負荷インピーダン
スＺ、の変動による出力電流の変動を抑えている。即ち
、電源３の変化をΔｖ！Ｅとし、負荷インピーダンスＺ
１の変動による出力電圧ＶＣＣの変化をΔＶＣＣ１負荷
インピーダンスＺ、の変化をΔＺ、とすると、 Ｒ１＋ＺＩ ＋Δｚｔ Ｒ１＋ＺＩ ＋Δ２゜Ｒ。
ｏｔ ＜１０２．１０３・・・・・・１３４について
も同様に説明できる）について説明すると、抵抗Ｒ３の
抵抗値を大きくし、この抵抗Ｒ，による電圧降下（この
Ｒ１を流れる電流を！。とすると、Ｒ４・■。）を大き
くすることにより、電源３の変動及び負荷インピーダン
スＺ、の変動による出力電流の変動を抑えている。即ち
、電源３の変化をΔｖ！Ｅとし、負荷インピーダンスＺ
１の変動による出力電圧ＶＣＣの変化をΔＶＣＣ１負荷
インピーダンスＺ、の変化をΔＺ、とすると、 Ｒ１＋ＺＩ ＋Δｚｔ Ｒ１＋ＺＩ ＋Δ２゜Ｒ。
（但し、Ｒｔ＞Ｚｔ ＋ΔＺ＋ 、Ｉｓ ＲＡＰΔｖ
０、ＩＯＲｔ）ΔＶ ｃｃ） が成立する。従って、Ｒ８を大とし く１．Ｒ１＞＞Δｖ０、ΔＶ ｃｃ）とすれば、Ｉｏは
ほぼ一定にすることができる。
０、ＩＯＲｔ）ΔＶ ｃｃ） が成立する。従って、Ｒ８を大とし く１．Ｒ１＞＞Δｖ０、ΔＶ ｃｃ）とすれば、Ｉｏは
ほぼ一定にすることができる。
しかし、多数の電流出力を必要とする回路の場合（第５
図では破線で示す回路１０１．１０２．１０３・・・・
・・１３４からなる３４個の電流出力をもつ電源回路を
示す、）、上述した抵抗値の大きい抵抗Ｒ６が多数（例
えばＲｔ 、Ｒｔ 、Ｒ３・・・・・・Ｒ３４の３４個
）あるため、この抵抗による電圧降下が大きくなり、無
駄な電力を消費する。これは上述のデイスプレィドライ
バ全体の消費電力の大きな部分を占めるという問題があ
る。また、抵抗値の大きい多数の抵抗を半導体ＩＣ（集
積回路）内に精度よく （抵抗値のばらつきが少なく）
形成するのは困難（即ち、定電流を出力することが困ａ
）であるという問題もある。
図では破線で示す回路１０１．１０２．１０３・・・・
・・１３４からなる３４個の電流出力をもつ電源回路を
示す、）、上述した抵抗値の大きい抵抗Ｒ６が多数（例
えばＲｔ 、Ｒｔ 、Ｒ３・・・・・・Ｒ３４の３４個
）あるため、この抵抗による電圧降下が大きくなり、無
駄な電力を消費する。これは上述のデイスプレィドライ
バ全体の消費電力の大きな部分を占めるという問題があ
る。また、抵抗値の大きい多数の抵抗を半導体ＩＣ（集
積回路）内に精度よく （抵抗値のばらつきが少なく）
形成するのは困難（即ち、定電流を出力することが困ａ
）であるという問題もある。
ハ０発明の目的
本発明の目的は、消費電力を少なくし、出力電流のばら
つきが小さい電源回路及びその電源回路用の半導体集積
回路装置を提供することにある。
つきが小さい電源回路及びその電源回路用の半導体集積
回路装置を提供することにある。
ニ０発明の構成
即ち、本発明は、第１のトランジスタ（例えば後述のＮ
ＰＮ Ｉ−ランジスタＱ１６、Ｑ３いＱ１？・・・・・
・Ｑ ｈ ｓ ）と、抵抗と、前記第１のトランジスタ
とは逆極性の第２のトランジスタ（例えば後述のＰＮＰ
トランジスタにＬ 、Ｑｔ 、Ｑ３・・・・・・Ｑ、４
）とがこの順に電源側と出力側との間に直列接続されて
いる電源回路に係るものである。
ＰＮ Ｉ−ランジスタＱ１６、Ｑ３いＱ１？・・・・・
・Ｑ ｈ ｓ ）と、抵抗と、前記第１のトランジスタ
とは逆極性の第２のトランジスタ（例えば後述のＰＮＰ
トランジスタにＬ 、Ｑｔ 、Ｑ３・・・・・・Ｑ、４
）とがこの順に電源側と出力側との間に直列接続されて
いる電源回路に係るものである。
また、本発明は、第１のトランジスタ素子と、拡散抵抗
素子と、前記第１のトランジスタ素子とは逆極性の第２
のトランジスタ素子とが共通の半導体基体に夫々形成さ
れており、前記第１のトランジスタ素子と前記拡散抵抗
素子と前記第２のトランジスタ素子とを直列に接続する
配線が前記半導体基体上に設けられている電源回路用の
半導体集積回路装置も提供するものである。
素子と、前記第１のトランジスタ素子とは逆極性の第２
のトランジスタ素子とが共通の半導体基体に夫々形成さ
れており、前記第１のトランジスタ素子と前記拡散抵抗
素子と前記第２のトランジスタ素子とを直列に接続する
配線が前記半導体基体上に設けられている電源回路用の
半導体集積回路装置も提供するものである。
ホ、実施例
以下、本発明の詳細な説明する。
第１図〜第３図は本発明の第１の実施例を示すものであ
る。
る。
第１図に示すように、本例による電源回路は破線で示す
単位回路２０１．２０２．２０３−・・・・・２３４か
らなり、３４個の電流出力をもつ電源回路である。電源
１ （ｖｔ ：例えば÷５Ｖ）にＮＰＮバイポーラ
トランジスタＱ、＋いＱ、いＱ３？−・・・・・Ｑ６゜
のコレクタが夫々接続され、このトランジスタＱ３Ｓ％
Ｑ３いＱ３．・・・・・・Ｑｏのエミッタが夫々抵抗
Ｒ３Ｓ、Ｒ１いＲ１，・・−・・・Ｒｂａ（例えば夫々
約４．３にΩ）を介してＰＮＰバイポーラトランジスタ
Ｑ、 、Ｑ、、Ｑ、・・・＝＝Ｑｉｉ（従来の第５図の
例と同様のトランジスタ）のエミッタに夫々接続されて
いる。
単位回路２０１．２０２．２０３−・・・・・２３４か
らなり、３４個の電流出力をもつ電源回路である。電源
１ （ｖｔ ：例えば÷５Ｖ）にＮＰＮバイポーラ
トランジスタＱ、＋いＱ、いＱ３？−・・・・・Ｑ６゜
のコレクタが夫々接続され、このトランジスタＱ３Ｓ％
Ｑ３いＱ３．・・・・・・Ｑｏのエミッタが夫々抵抗
Ｒ３Ｓ、Ｒ１いＲ１，・・−・・・Ｒｂａ（例えば夫々
約４．３にΩ）を介してＰＮＰバイポーラトランジスタ
Ｑ、 、Ｑ、、Ｑ、・・・＝＝Ｑｉｉ（従来の第５図の
例と同様のトランジスタ）のエミッタに夫々接続されて
いる。
そして、トランジスタＱｌ 、Ｑｒ 、Ｑ３ ”・・・
・Ｑ、４のコレクタが出力端子Ｔ ４１ ”’ Ｔ ？
４に夫々接続されている。これらの各出力端子はプラ
ズマデイスプレィ （図示省略：第５図の２．〜Ｚ３４
に相当）の一画素に接続される。また、ＮＰＮトランジ
スタＱ３Ｓ％ Ｑ３ｂ、Ｑ ３ ？−・・・・・Ｑ６．
とＰＮＰ ｌ−ランジスタＱ、 、Ｑｔ 、Ｑ３・・・
・・・Ｑ２４のベースは夫々共通に電源２ （ｖｚ
：例えば＋２．７Ｖ）及び電源４ （Ｖ４）ＸはＯＶ（
アース）に夫々接続されている。なお、Ｉ＋、Ｉｔ、Ｉ
ｓ・・・・・・■１．（例えば夫々２５０μＡ）は出力
電流を示す。
・Ｑ、４のコレクタが出力端子Ｔ ４１ ”’ Ｔ ？
４に夫々接続されている。これらの各出力端子はプラ
ズマデイスプレィ （図示省略：第５図の２．〜Ｚ３４
に相当）の一画素に接続される。また、ＮＰＮトランジ
スタＱ３Ｓ％ Ｑ３ｂ、Ｑ ３ ？−・・・・・Ｑ６．
とＰＮＰ ｌ−ランジスタＱ、 、Ｑｔ 、Ｑ３・・・
・・・Ｑ２４のベースは夫々共通に電源２ （ｖｚ
：例えば＋２．７Ｖ）及び電源４ （Ｖ４）ＸはＯＶ（
アース）に夫々接続されている。なお、Ｉ＋、Ｉｔ、Ｉ
ｓ・・・・・・■１．（例えば夫々２５０μＡ）は出力
電流を示す。
上述のような構成において、破線で示す回路２０１につ
いて説明する（他の回路２０２．２０３、・・・・・・
２３４についても同様に説明できる）。
いて説明する（他の回路２０２．２０３、・・・・・・
２３４についても同様に説明できる）。
まず、電源１ （ｖ＋）の変動によりＮＰＮ）ランジス
タＱ３Ｓのコレクタ電流！。１．（但し、図示はしてい
ない）が増加しようとする場合について考えると、以下
に示す通りになる。
タＱ３Ｓのコレクタ電流！。１．（但し、図示はしてい
ない）が増加しようとする場合について考えると、以下
に示す通りになる。
（１）、コレクタ電流Ｉ Ｃ３Ｓが増加すると、Ｉｔｉ
ｓ ＝ Ｉｃ３ｓ ” ｆ１３ｓの関係式からＩ ＥＳ
％が増加する。（但し、ｌ７３５はエミッタ電流を表し
、図示省略しである。） （２）、 ＩＥ：＋ｓが増加すると、抵抗Ｒ１Ｓの両
端電圧は上昇する。
ｓ ＝ Ｉｃ３ｓ ” ｆ１３ｓの関係式からＩ ＥＳ
％が増加する。（但し、ｌ７３５はエミッタ電流を表し
、図示省略しである。） （２）、 ＩＥ：＋ｓが増加すると、抵抗Ｒ１Ｓの両
端電圧は上昇する。
（３）、抵抗Ｒｓｓの両端電圧が上昇すると、ベース・
エミッタ間の電圧ＶＩＥ３Ｓｓ更にはＰＮＰ ）ランジ
スタＱ１のベース・エミッタ間電圧■、、。
エミッタ間の電圧ＶＩＥ３Ｓｓ更にはＰＮＰ ）ランジ
スタＱ１のベース・エミッタ間電圧■、、。
が小さくなる。
（４）、電圧ｖｍｔｘｓ、更にはＰＮＰ）ランジスタＱ
。
。
のベース・エミッタ間電圧Ｖｌｔｌが小さくなると、コ
レクタ電流ｔ ｃｓｓ も小さくなる。
レクタ電流ｔ ｃｓｓ も小さくなる。
従って、電源１ （Ｖｌ）の変動により、トランジス
タＱ３５のコレクタ電流！。１％が増加しようとする場
合にはその増加が抑えられることになる。また、逆に電
源１ （Ｖｌ）の変動により、トランジスタＱｚｓの
コレクタ電流Ｉ Ｃ２％が減少しようとする場合には、
上記の（１）〜（４）の逆の動作として説明でき、コレ
クタ電流■。１．の減少が抑えられる。なお、ＮＰＮ
トランジスタＱ２Ｓのエミッタ接地電流増幅率βは１０
０以上と高いので、電源２ （Ｖｚ）が出力する電流は
少なくて済み、多数のＮＰＮ）ランジスタを接続できる
。
タＱ３５のコレクタ電流！。１％が増加しようとする場
合にはその増加が抑えられることになる。また、逆に電
源１ （Ｖｌ）の変動により、トランジスタＱｚｓの
コレクタ電流Ｉ Ｃ２％が減少しようとする場合には、
上記の（１）〜（４）の逆の動作として説明でき、コレ
クタ電流■。１．の減少が抑えられる。なお、ＮＰＮ
トランジスタＱ２Ｓのエミッタ接地電流増幅率βは１０
０以上と高いので、電源２ （Ｖｚ）が出力する電流は
少なくて済み、多数のＮＰＮ）ランジスタを接続できる
。
次に、出力側の負荷インピーダンス（第１図では図示省
略しである）の変動により、ＰＮＰ ）ランジスタＱ、
のコレクタ電流１ｃ＋（即ち、出力電流１＋）が増加し
ようとする場合について考えると、以下に示す通りとな
る。
略しである）の変動により、ＰＮＰ ）ランジスタＱ、
のコレクタ電流１ｃ＋（即ち、出力電流１＋）が増加し
ようとする場合について考えると、以下に示す通りとな
る。
（ｌ）、コレクタ電流ＩＣＩが増加すると、エミッタ電
流ＩＥＩが増加する。
流ＩＥＩが増加する。
（２）、エミッタ電流Ｉｌ＋が増加すると、抵抗Ｒ３％
の両端電圧は大きくなる。
の両端電圧は大きくなる。
（３）、抵抗Ｒ３Ｓの両端電圧が大きくなると、ベース
・エミッタ間の電圧ｖｓｔｔ ％更にはＮＰＮ ）ラン
ジスタＱ３ｓのベース・エミッタ間電圧Ｖ、□が小さく
なる。
・エミッタ間の電圧ｖｓｔｔ ％更にはＮＰＮ ）ラン
ジスタＱ３ｓのベース・エミッタ間電圧Ｖ、□が小さく
なる。
（４）、電圧■１８、更にはＮＰＮ トランジスタＱ３
Ｓのベース・エミッタ間電圧Ｖ ＩＩＩ：１１が小さく
なると、コレクタ電流ｔｅｌも小さくなる。（但し、コ
レクタ電流１ｃいエミッタ電流■、及びベース電流１．
は図示していない。）従って、出力側の負荷インピーダ
ンスの変動により、トランジスタＱ、のコレクタ電流ｒ
Ｃ＋（出力電流１１）が増加しようとする場合には、そ
の増加が抑えられることになる。また、逆に出力側の負
荷インピーダンスの変動によりトランジスタＱ、のコレ
クタ電流ＩＣＩが減少しようとする場合には、上記の（
１）〜（４）の逆の動作として説明でき、コレクタ電流
Ｉｃｅ（出力電流１．）の減少が抑えられる。
Ｓのベース・エミッタ間電圧Ｖ ＩＩＩ：１１が小さく
なると、コレクタ電流ｔｅｌも小さくなる。（但し、コ
レクタ電流１ｃいエミッタ電流■、及びベース電流１．
は図示していない。）従って、出力側の負荷インピーダ
ンスの変動により、トランジスタＱ、のコレクタ電流ｒ
Ｃ＋（出力電流１１）が増加しようとする場合には、そ
の増加が抑えられることになる。また、逆に出力側の負
荷インピーダンスの変動によりトランジスタＱ、のコレ
クタ電流ＩＣＩが減少しようとする場合には、上記の（
１）〜（４）の逆の動作として説明でき、コレクタ電流
Ｉｃｅ（出力電流１．）の減少が抑えられる。
また、上述に加えて、通常ＮＰＮ）ランジスタＱ１．及
びＰＮＰ）ランジスタＱ、のコレクタ・ベース間は夫々
逆バイアスされているので、電源１（ｖｌ）及び負荷イ
ンピーダンスの変動によるトランジスタＱ３Ｓ及びトラ
ンジスタＱ、の夫々のコレクタ電流の変動を抑えること
ができる（即ち、このことはＮＰＮ）ランジスタ（ｌｓ
ｓ及びＰＮ−Ｐｌ−ランジスタＱ、の夫々のコレクタの
入力インピーダンスが非常に大きいということを意味す
る）。
びＰＮＰ）ランジスタＱ、のコレクタ・ベース間は夫々
逆バイアスされているので、電源１（ｖｌ）及び負荷イ
ンピーダンスの変動によるトランジスタＱ３Ｓ及びトラ
ンジスタＱ、の夫々のコレクタ電流の変動を抑えること
ができる（即ち、このことはＮＰＮ）ランジスタ（ｌｓ
ｓ及びＰＮ−Ｐｌ−ランジスタＱ、の夫々のコレクタの
入力インピーダンスが非常に大きいということを意味す
る）。
また、トランジスタＱ１及びトランジスタＱ：Ｉｓが飽
和領域で動作するような条件にあるものとすると、抵抗
Ｒ１ｓを流れる電流ｔｓｓは、により決定される（ここ
で、トランジスタＱ、はベース接地とすればｈ□のばら
つきの影響を小さくできる。Ｑｌのベース接地電流増幅
率をαとすると、出力電流■、は、１．＝α！１％とな
る）。
和領域で動作するような条件にあるものとすると、抵抗
Ｒ１ｓを流れる電流ｔｓｓは、により決定される（ここ
で、トランジスタＱ、はベース接地とすればｈ□のばら
つきの影響を小さくできる。Ｑｌのベース接地電流増幅
率をαとすると、出力電流■、は、１．＝α！１％とな
る）。
従ッテ、抵抗Ｒ３ｓ ハ電源２ （ｖｚ）と電源４（Ｖ
４）の間の電圧（即ち、上記の式の分子に相当）により
電流ｔｓｓを作り出す。
４）の間の電圧（即ち、上記の式の分子に相当）により
電流ｔｓｓを作り出す。
また、抵抗Ｒ３％はＶ、。５及びＶ、１．と抵抗値の温
度係数が逆なので、温度による電流変動も小さい（即ち
、一般に拡散抵抗（Ｒａｓ）の温度係数は正であり、上
述のトランジスタＱ３％及びトランジスタＱＩのベース
・エミッタ間電圧Ｖ、。、及びＶ、□の温度係数は夫々
負である。従って、上述のｔｓｓを決定する式において
、分母と分子の温度係数の符号は同じなので、電流変動
が小さくなる）。
度係数が逆なので、温度による電流変動も小さい（即ち
、一般に拡散抵抗（Ｒａｓ）の温度係数は正であり、上
述のトランジスタＱ３％及びトランジスタＱＩのベース
・エミッタ間電圧Ｖ、。、及びＶ、□の温度係数は夫々
負である。従って、上述のｔｓｓを決定する式において
、分母と分子の温度係数の符号は同じなので、電流変動
が小さくなる）。
以上に説明したように、本実施例の回路によれば、ＮＰ
Ｎ）ランジスタＱｓｓ及び抵抗Ｒ３％により、電源１
（Ｖｌ）の変動によるトランジスタＱＣｓのコレクタ
電流の変動を抑え、さらに抵抗Ｒ２，により電源２（Ｖ
り及び電源４ （Ｖオ）の変動による電流（抵抗Ｒ３Ｓ
を流れる電流）の変動を抑えることができる。また、Ｐ
ＮＰ ）ランジスタＱ、及び抵抗Ｒ□により、出力側の
負荷インピーダンスの変動によるトランジスタＱ、のコ
レクタ電流（即ち、出力電流１υの変動を抑えることが
できるので、常に一定の定電流（即ち、Ｉ＋ ＝ Ｉｔ
＝ Ｉａ ＝・・・・・弓８．）を出力側に供給でき
る。しかも、抵抗値の高い抵抗を必要としないので、こ
の抵抗の電圧降下による消費電力の増加も小さく抑える
ことができる。
Ｎ）ランジスタＱｓｓ及び抵抗Ｒ３％により、電源１
（Ｖｌ）の変動によるトランジスタＱＣｓのコレクタ
電流の変動を抑え、さらに抵抗Ｒ２，により電源２（Ｖ
り及び電源４ （Ｖオ）の変動による電流（抵抗Ｒ３Ｓ
を流れる電流）の変動を抑えることができる。また、Ｐ
ＮＰ ）ランジスタＱ、及び抵抗Ｒ□により、出力側の
負荷インピーダンスの変動によるトランジスタＱ、のコ
レクタ電流（即ち、出力電流１υの変動を抑えることが
できるので、常に一定の定電流（即ち、Ｉ＋ ＝ Ｉｔ
＝ Ｉａ ＝・・・・・弓８．）を出力側に供給でき
る。しかも、抵抗値の高い抵抗を必要としないので、こ
の抵抗の電圧降下による消費電力の増加も小さく抑える
ことができる。
第２図及び第３図において、本例によるデバイスの構造
について説明する。
について説明する。
Ｐ型シリコン基板５の一主面に、Ｎ１型埋め込み層６を
介してＮ−型エピタキシャル層８が形成され、このＮ−
型エピタキシャル層８内に形成されたＮ中型拡散領域１
５、Ｐ型拡散領域１１及びこのＰ型拡散領域に形成され
たＮ＋型拡散領域１６を夫々コレクタ取り出し領域、ベ
ース取り出し領域及びエミッタ取り出し領域としてＮＰ
ＮＰＮＰイポーラトランジスタ％が構成されている。
介してＮ−型エピタキシャル層８が形成され、このＮ−
型エピタキシャル層８内に形成されたＮ中型拡散領域１
５、Ｐ型拡散領域１１及びこのＰ型拡散領域に形成され
たＮ＋型拡散領域１６を夫々コレクタ取り出し領域、ベ
ース取り出し領域及びエミッタ取り出し領域としてＮＰ
ＮＰＮＰイポーラトランジスタ％が構成されている。
同様に、Ｐ型シリコン基板５の一生面上に形成されたＮ
＋型埋め込み層６を介して形成されたエピタキシャル層
８内にＰ型拡散領域１２が形成されて拡散抵抗Ｒｓｓが
構成されている。
＋型埋め込み層６を介して形成されたエピタキシャル層
８内にＰ型拡散領域１２が形成されて拡散抵抗Ｒｓｓが
構成されている。
また、Ｐ型シリコン基板５の；主面上に形成されたＮ″
″″型埋み層６を介して形成されたＮ−型エピタキシャ
ル層８内に形成されたＮ 型拡散領域１８、Ｐ型拡散領
域１３、Ｐ型拡散領域１４を夫々ベース取り出し領域、
コレクタ取り出し領域及びエミッタ取り出し領域として
ＰＮＰＮＰＮイポーラトランジスタが構成されている。
″″型埋み層６を介して形成されたＮ−型エピタキシャ
ル層８内に形成されたＮ 型拡散領域１８、Ｐ型拡散領
域１３、Ｐ型拡散領域１４を夫々ベース取り出し領域、
コレクタ取り出し領域及びエミッタ取り出し領域として
ＰＮＰＮＰＮイポーラトランジスタが構成されている。
なお、図に示す符号で、７はＰ型アイソレージ目ン領域
、１７はＮ土壁拡散領域、１９はコンタクトホール、２
１〜２８は夫々半導体基板上に設けたアルミニウム等の
配線、３１〜３４は電極、３５は絶縁層、日はベース電
極、Ｃはコレクタ電極、Ｅはエミッタ電極である。
、１７はＮ土壁拡散領域、１９はコンタクトホール、２
１〜２８は夫々半導体基板上に設けたアルミニウム等の
配線、３１〜３４は電極、３５は絶縁層、日はベース電
極、Ｃはコレクタ電極、Ｅはエミッタ電極である。
また、ＮＰＮ ）ランジスタのＰＮ接合を逆バイアスす
ることにより、拡散抵抗（Ｐ型拡散領域１２）を分離さ
せるため、Ｎ−型エピタキシャル層８を配線２３により
最高電位（電源Ｖ、）に接続している。そして、Ｐ型シ
リコン基板５（即ち、Ｐ型頭域７）を配線２８により最
低電位に接続している。
ることにより、拡散抵抗（Ｐ型拡散領域１２）を分離さ
せるため、Ｎ−型エピタキシャル層８を配線２３により
最高電位（電源Ｖ、）に接続している。そして、Ｐ型シ
リコン基板５（即ち、Ｐ型頭域７）を配線２８により最
低電位に接続している。
以上に説明したように、本例のデバイスによれば、共通
の半導体基体にＮＰＮ型バイポーラトランジスタ、拡散
抵抗及びＰＮＰ型バイポーラトランジスタが夫々形成さ
れ、これらが直列接続されているので、多数（＃１では
３４個）のＮＰＮ型バイポーラトランジスタ同士、拡散
抵抗同士及びＰＮＰ型バイポーラトランジスタ同士を近
接して配置できる。従って、各トランジスタのベース・
エミッタ間の電圧及び電流増幅率、各拡散抵抗の抵抗値
のばらつきを小さくすることができ、各出力の電流のば
らつきを小さくできる（即ち、１＋ ＃Ｉｔ ＃１３
＝・＝−＝ １３４）。特に、ＮＰＮトランジスタに
比べＰＮＰトランジスタのｈＦＥは１０〜５０程度であ
って、Ｉ＋＋の影響が無視できず、ばらつきの原因とな
り易いが、本例のデバイスのように同一チップ内に各Ｐ
ＮＰ ）ランジスタを近接配置すると、Ｉｃのばらつき
は小さい。
の半導体基体にＮＰＮ型バイポーラトランジスタ、拡散
抵抗及びＰＮＰ型バイポーラトランジスタが夫々形成さ
れ、これらが直列接続されているので、多数（＃１では
３４個）のＮＰＮ型バイポーラトランジスタ同士、拡散
抵抗同士及びＰＮＰ型バイポーラトランジスタ同士を近
接して配置できる。従って、各トランジスタのベース・
エミッタ間の電圧及び電流増幅率、各拡散抵抗の抵抗値
のばらつきを小さくすることができ、各出力の電流のば
らつきを小さくできる（即ち、１＋ ＃Ｉｔ ＃１３
＝・＝−＝ １３４）。特に、ＮＰＮトランジスタに
比べＰＮＰトランジスタのｈＦＥは１０〜５０程度であ
って、Ｉ＋＋の影響が無視できず、ばらつきの原因とな
り易いが、本例のデバイスのように同一チップ内に各Ｐ
ＮＰ ）ランジスタを近接配置すると、Ｉｃのばらつき
は小さい。
第４図は他の実施例を示すものであって、上述の第１図
の例に、出力電流をＯＮ、ＯＦＦするためのＭＯＳ）ラ
ンジスタを接続した例である。
の例に、出力電流をＯＮ、ＯＦＦするためのＭＯＳ）ラ
ンジスタを接続した例である。
即ち、Ｐチャネル型ＭＯ３）ランジスタＳ１．〜ｓｂａ
のドレイン（またはソース）及び基板（パソクゲート）
が夫々電源２ （Ｖ２）に接続され、ゲートが夫々コン
トロール端子Ｔ８．〜Ｔ１，４に接続されている。そし
て残ったトランジスタＳＺＳ、５３ｈｓＳ’＋？・・・
・・・Ｓ４’？”−ス（またはドレイン）は夫々ＮＰＮ
バイポーラトランジスタＱ３Ｓ％ Ｑ３いＱ３゜・・・
・・・ｃｔａｓのベースに接続されている。
のドレイン（またはソース）及び基板（パソクゲート）
が夫々電源２ （Ｖ２）に接続され、ゲートが夫々コン
トロール端子Ｔ８．〜Ｔ１，４に接続されている。そし
て残ったトランジスタＳＺＳ、５３ｈｓＳ’＋？・・・
・・・Ｓ４’？”−ス（またはドレイン）は夫々ＮＰＮ
バイポーラトランジスタＱ３Ｓ％ Ｑ３いＱ３゜・・・
・・・ｃｔａｓのベースに接続されている。
また、Ｎチャネル型ＭＯＳ）ランジスタＳ、〜５ｆｆｉ
４のドレイン（またはソース）及び基板（バンクゲート
）が夫々電源４（更にはＰＮＰバイポーラトランジスタ
Ｑ＋ 、Ｑｔ −Ｑｘ・・・・・・Ｑ３４）に接続され
、ゲー）が夫々コントロール端子Ｔ□、Ｔ’ａｚ、Ｔｏ
・・・・” Ｔ ｔ ＋ ４に接続されている。そして
トランジスタＳ＋ 、３２ 、Ｓ：ｔ・・・・・・Ｓ３
４の残ったソース（またはドレイン）は夫々ＰＮＰバイ
ポーラトランジスタＱ、〜Ｑ３４のエミッタに接続され
ている。なお、その他の構成については第１図の例と同
様とする。
４のドレイン（またはソース）及び基板（バンクゲート
）が夫々電源４（更にはＰＮＰバイポーラトランジスタ
Ｑ＋ 、Ｑｔ −Ｑｘ・・・・・・Ｑ３４）に接続され
、ゲー）が夫々コントロール端子Ｔ□、Ｔ’ａｚ、Ｔｏ
・・・・” Ｔ ｔ ＋ ４に接続されている。そして
トランジスタＳ＋ 、３２ 、Ｓ：ｔ・・・・・・Ｓ３
４の残ったソース（またはドレイン）は夫々ＰＮＰバイ
ポーラトランジスタＱ、〜Ｑ３４のエミッタに接続され
ている。なお、その他の構成については第１図の例と同
様とする。
上述の構成において、破線で示す回路３０１について動
作を説明する（他の回路３０２．３０３・・・・−３３
４についても同様に説明できる）。
作を説明する（他の回路３０２．３０３・・・・−３３
４についても同様に説明できる）。
まず、コントロール端子Ｔ□に電源４と等しい電圧■４
を加えた場合、Ｐチャネル型ＭＯ３）ランジスタＳＯ８
がオンしてＮＰＮバイポーラトランジスタＱ２Ｓのベー
スに電圧ｖ２が加わり、トランジスタＱ１．がオンする
。また、Ｎチャネル型ＭＯＳトランジスタＳｌがオフし
てＰＮＰバイポーラトランジスタＱ、のエミッタにトラ
ンジスタＧｈＳのベース・エミッタ及び抵抗Ｒ□を通じ
てトランジスタＱ、のベース・エミッタ間が順方向にバ
イアスされるように電圧が加わり、トランジスタＱ。
を加えた場合、Ｐチャネル型ＭＯ３）ランジスタＳＯ８
がオンしてＮＰＮバイポーラトランジスタＱ２Ｓのベー
スに電圧ｖ２が加わり、トランジスタＱ１．がオンする
。また、Ｎチャネル型ＭＯＳトランジスタＳｌがオフし
てＰＮＰバイポーラトランジスタＱ、のエミッタにトラ
ンジスタＧｈＳのベース・エミッタ及び抵抗Ｒ□を通じ
てトランジスタＱ、のベース・エミッタ間が順方向にバ
イアスされるように電圧が加わり、トランジスタＱ。
がオンする。従って、出力端子Ｔ４１から所定の電流が
流れることになる。
流れることになる。
次に、コントロール端子Ｔ□に電源１と等しい電圧Ｖ、
を加えた場合、Ｐチャネル型ＭＯＳトランジスタＳ３ｓ
がオフしてＮＰＮバイポーラトランジスタＱ３％のベー
スに電圧■２が加わらなくなり、トランジスタＱ３Ｓが
オフする。また、Ｎチャネル型ＭＯ３Ｉ−ランジスタＳ
１がオンしてＰＮＰ型バイポーラトランジスタＱ、のエ
ミッタとベース間がほぼ同電位となり、トランジスタＱ
、がオフする。従って、出力端子Ｔ４１から電流は流れ
ないことになる。
を加えた場合、Ｐチャネル型ＭＯＳトランジスタＳ３ｓ
がオフしてＮＰＮバイポーラトランジスタＱ３％のベー
スに電圧■２が加わらなくなり、トランジスタＱ３Ｓが
オフする。また、Ｎチャネル型ＭＯ３Ｉ−ランジスタＳ
１がオンしてＰＮＰ型バイポーラトランジスタＱ、のエ
ミッタとベース間がほぼ同電位となり、トランジスタＱ
、がオフする。従って、出力端子Ｔ４１から電流は流れ
ないことになる。
以上、本発明を実施例について説明したが、上述の例は
本発明の技術的思想に基づいて更に変更が可能である。
本発明の技術的思想に基づいて更に変更が可能である。
例えば、上述の例ではＮＰＮ型トランジスタ、ひ１
抵抗及びＰＮＰ型トランジスタ宏この順に電源側と出力
側との間に直列接続されているが、電源の極性等によっ
てはＮＰＮ型トランジスタとＰＮＰ型トランジスタの接
続を逆にしても良い。
側との間に直列接続されているが、電源の極性等によっ
てはＮＰＮ型トランジスタとＰＮＰ型トランジスタの接
続を逆にしても良い。
また、トランジスタとしてＭＯＳ）ランジスタを用いる
ことも可能であるし、抵抗としてＭＯＳトランジスタ等
適宜のものを用いてよい、上述の各半導体領域の導電型
を変換してもよい。また、本発明の電源回路は上述以外
の用途に゛も適用できる。
ことも可能であるし、抵抗としてＭＯＳトランジスタ等
適宜のものを用いてよい、上述の各半導体領域の導電型
を変換してもよい。また、本発明の電源回路は上述以外
の用途に゛も適用できる。
へ０発明の作用効果
本発明は上述のように、第１のトランジスタと、抵抗と
、上記第１のトランジスタとは逆挽性の第２のトランジ
スタとがこの順に電源側と出力側との間に直列接続され
ているので、出力側に抵抗値の大きい抵抗を設けなくて
も消費電力の少ない一定電流を供給できる。また、第１
のトランジスタ素子と、拡散抵抗素子と、上記第１のト
ランジスタ素子とは逆極性の第２のトランジスタ素子と
が共通の半導体基体に夫々形成されているので、各トラ
ンジスタ素子及び拡散抵抗素子のばらつきを少なくでき
る。従って、出力電流のばらつきの小さい電源回路用の
半導体集積回路装置を提供できる。
、上記第１のトランジスタとは逆挽性の第２のトランジ
スタとがこの順に電源側と出力側との間に直列接続され
ているので、出力側に抵抗値の大きい抵抗を設けなくて
も消費電力の少ない一定電流を供給できる。また、第１
のトランジスタ素子と、拡散抵抗素子と、上記第１のト
ランジスタ素子とは逆極性の第２のトランジスタ素子と
が共通の半導体基体に夫々形成されているので、各トラ
ンジスタ素子及び拡散抵抗素子のばらつきを少なくでき
る。従って、出力電流のばらつきの小さい電源回路用の
半導体集積回路装置を提供できる。
第１図〜第４図は本発明の実施例を示すものであって、
第１図は第１の実施例による定電流電源回路の等価回路
図、 第２図は第１図のデバイス構造を示す断面図（後述の第
３図のｎ−ｎ線矢視断面図）、第３図は第２図の平面図
、 第４図は他の実施例を示す等価回路図 である。 第５図は従来考えられた定電流電源回路の等価回路図で
ある。 なお、図面に示す符号において、 １ ・・・・電源（Ｖ＋） Ｑ１０、 Ｑｓｈ、 Ｑツク・・・・・・Ｑ６１・・・
・第１のトランジスタ（素子） Ｒ３５％ Ｒｊ＆、Ｒ３？・・・・・・Ｒｏｌｌ・・・
・ （拡散）抵抗（素子） Ｑ＋ 、Ｑｚ 、Ｑ４・・・・・・ＱＳ４・・・・第２
のトランジスタ（素子） Ｔ４いＴ、２、Ｔａ２・・・・・・Ｔ？４・・・・出力
端子 １＋、Ｉｔ−１ｚ・・・・・・Ｉｔ４ ・・・・出力電流 ２１．２２．２３．２４．２５．２６．２７２８ ・
・・・配線 である。 代理人 弁理士 逢 坂 宏
図、 第２図は第１図のデバイス構造を示す断面図（後述の第
３図のｎ−ｎ線矢視断面図）、第３図は第２図の平面図
、 第４図は他の実施例を示す等価回路図 である。 第５図は従来考えられた定電流電源回路の等価回路図で
ある。 なお、図面に示す符号において、 １ ・・・・電源（Ｖ＋） Ｑ１０、 Ｑｓｈ、 Ｑツク・・・・・・Ｑ６１・・・
・第１のトランジスタ（素子） Ｒ３５％ Ｒｊ＆、Ｒ３？・・・・・・Ｒｏｌｌ・・・
・ （拡散）抵抗（素子） Ｑ＋ 、Ｑｚ 、Ｑ４・・・・・・ＱＳ４・・・・第２
のトランジスタ（素子） Ｔ４いＴ、２、Ｔａ２・・・・・・Ｔ？４・・・・出力
端子 １＋、Ｉｔ−１ｚ・・・・・・Ｉｔ４ ・・・・出力電流 ２１．２２．２３．２４．２５．２６．２７２８ ・
・・・配線 である。 代理人 弁理士 逢 坂 宏
Claims (1)
- 【特許請求の範囲】 １、第１のトランジスタと、抵抗と、前記第１のトラン
ジスタとは逆極性の第２のトランジスタとがこの順に電
源側と出力側との間に直列接続されている電源回路。 ２、第１のトランジスタ素子と、拡散抵抗素子と、前記
第１のトランジスタ素子とは逆極性の第２のトランジス
タ素子とが共通の半導体基体に夫々形成されており、前
記第１のトランジスタ素子と前記拡散抵抗素子と前記第
２のトランジスタ素子とを直列に接続する配線が前記半
導体基体上に設けられている電源回路用の半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172481A JP2805198B2 (ja) | 1988-07-11 | 1988-07-11 | 電源回路及びその電源回路用の半導体集積回路装置 |
| US07/377,508 US4954766A (en) | 1988-07-11 | 1989-07-10 | Power supply circuit and semiconductor integrated circuit device using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172481A JP2805198B2 (ja) | 1988-07-11 | 1988-07-11 | 電源回路及びその電源回路用の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222856A true JPH0222856A (ja) | 1990-01-25 |
| JP2805198B2 JP2805198B2 (ja) | 1998-09-30 |
Family
ID=15942790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172481A Expired - Lifetime JP2805198B2 (ja) | 1988-07-11 | 1988-07-11 | 電源回路及びその電源回路用の半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4954766A (ja) |
| JP (1) | JP2805198B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270632A (ja) * | 1990-03-16 | 1991-12-02 | Mitsubishi Electric Corp | 事前警報付回路遮断器 |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417335B2 (en) | 2002-07-22 | 2008-08-26 | Seagate Technology Llc | Method and apparatus for integrated circuit power up |
| KR100835028B1 (ko) * | 2003-05-07 | 2008-06-03 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 매트릭스형 표시 장치 |
| US8716827B2 (en) | 2012-09-11 | 2014-05-06 | Texas Instruments Incorporated | Diffusion resistor with reduced voltage coefficient of resistance and increased breakdown voltage using CMOS wells |
-
1988
- 1988-07-11 JP JP63172481A patent/JP2805198B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-10 US US07/377,508 patent/US4954766A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270632A (ja) * | 1990-03-16 | 1991-12-02 | Mitsubishi Electric Corp | 事前警報付回路遮断器 |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
| JP2003017603A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4954766A (en) | 1990-09-04 |
| JP2805198B2 (ja) | 1998-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960012249B1 (ko) | 래치업 방지회로를 가진 cmos 집적회로장치 | |
| US5338986A (en) | Latch-up resistant CMOS output circuit | |
| JPH0222856A (ja) | 電源回路及びその電源回路用の半導体集積回路装置 | |
| CA1157949A (en) | Semiconductor integrated circuit device | |
| US4812891A (en) | Bipolar lateral pass-transistor for CMOS circuits | |
| US4723081A (en) | CMOS integrated circuit protected from latch-up phenomenon | |
| US4689651A (en) | Low voltage clamp | |
| US4256984A (en) | Interlevel interface for series powered IIL or SITL | |
| US4158782A (en) | I2 L interface with external inputs and method thereof | |
| JPH0654777B2 (ja) | ラテラルトランジスタを有する回路 | |
| US5949122A (en) | Integrated circuit with a device having a predetermined reverse conduction threshold and a thermal compensation device with Vbe multipliers | |
| US6768139B2 (en) | Transistor configuration for a bandgap circuit | |
| KR20060103091A (ko) | 반도체 집적회로 | |
| GB2344689A (en) | Analogue switch | |
| US5523613A (en) | Band gap reference power supply device | |
| JP3570338B2 (ja) | 電源逆接続保護回路 | |
| US6404266B1 (en) | Differential input stage with bias current reduction for latch-up prevention | |
| JP2615767B2 (ja) | 半導体記憶装置 | |
| US6768145B1 (en) | Semiconductor integrated circuit device | |
| JPH0278095A (ja) | 半導体集積回路 | |
| JP3315310B2 (ja) | 半導体装置 | |
| JPH0620178Y2 (ja) | 定電流源回路 | |
| JPH04147666A (ja) | 半導体集積回路 | |
| JPH04256216A (ja) | 半導体回路 | |
| JPS639410B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070724 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |