JPH02228818A - 転移可能な電位を有する単一抵抗連を備えたディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般にディジタル・アナログ変換器（ＤＡＣ）
に関するものでめり、更に詳細には、電流対最下位ビッ
トの比が大きく、消費電力を増さずに速度を上げること
ができ、しかも上位ビットの精度が電流に無関係なりＡ
Ｃに関する。

（従来の技術および発明が解決しようとする課題）アナ
ログ出力電流、またはアナログ入力基準電圧とディジタ
ル入力語との一次積であるアナログ出力電圧を供給する
ディジタル・アナログ変換器（ＤＡＣ）に関しては幾つ
かの形式が当業者に周知であり、これにはＲ連ＤＡＣ，
Ｒ−２Ｒ抵抗ラダ、電流ステアリング（ｓｔｅｅｒｉｎ
（１＞　ＤＡＣ，および容量性ＤＡＣがある。Ｒ連ＤＡ
Ｃは２個の演痒増幅器により供給される二つの基準電圧
の間に直列に結合されている第１の複数の抵抗器を備え
ている。第２の複数の抵抗器は第１の複数の抵抗器の各
抵抗器に並列に選択的に結合されている。第２の複数の
抵抗器の各抵抗器間の電圧は多重化されてアナログ出力
を発生する。しかし、特定の複数の抵抗器の並列組合せ
では、第１の複数の直列接続抵抗器に電流誤差が生ずる
。伝統的に、この電流誤差′を減らすため、特定の複数
の抵抗器は大ぎな抵抗を持っている。しかしこうするこ
とによって回路の動作速度が甚だしく低下する。

電流ステアリングＤＡＣはディジタル２進の重み付けを
した入力信号により切替えられてアナログ電流を出力に
供給する複数の電流源を備えている。抵抗器は各電流源
が出力電圧に寄与する電圧を決定するのに典型的に使用
される。しかし、低電流用途の電流源として使用される
トランジスタに整合させることは困難である。

Ｒ−２Ｒ抵抗ラダーは直列に接続された第１の複数の抵
抗器、および各抵抗が２進入力信号の各ビットと第１の
複数の抵抗器の各抵抗器同土間のノードとの間に結合さ
れた第２の複数の抵抗器から構成されている。第２の複
数の抵抗器の各々の抵抗は第１の複数の抵抗器の各々の
抵抗の２倍である。アナログ信号は第１の複数の抵抗器
の一端に発生する。しかし、ラダーの総抵抗は小さく、
非常に容量性でおって、低速の、高消費電力の回路とな
る。

このように、必要なのは電流対最下位ビットの比が大き
く、消費電力を増さずに速さを上げることができ、しか
も上位ビットの精度が電流に無関係なりＡＣである。

したがって、本発明の目的は改良されたディジタル・ア
ナログ変換器を提供することである。

本発明の他の目的は電流対最下位ビットの比が大きいデ
ィジタル・アナログ変換器を提供することである。

本発明の更に他の目的は上位ビットの精度が電流とは無
量なディジタル・アナログ変換器を提供することである
。

本発明の更に別の目的は消費電力を増さずに速度を上げ
ることができるディジタル・アナログ変換器を提供する
ことである。

（課題を解決するための手段および作用）本発明の上述
のおよび他の目的を一つの形態で実行するにあたり、直
列に結合された複数の抵抗器を備え、直列に結合された
前記複数の抵抗器のそれぞれの端に第１および第２のノ
ードを、および複数の抵抗器の各々の間に一つづつ複数
のノートを、備えているディジタル・アナログ変換器か
提供される。多重化回路が第１および第２のノード、お
よび複数のノードに結合されて、ディジタル入力信号に
応じて第１および第２のノードおよび複数のノードの一
つにかかる電圧を選択し、結果をアナログ出力信号とし
て発生する。入力回路は第１および第２のノードに結合
されてディジタル入力信号に応じて第１および第２の両
ノードの電圧レベルを調節し、第１のノードと第２のノ
ードとの間の電圧差を実質上変えず、各抵抗器を通る電
流を実質上変えない。

本発明の上述および他の目的、特徴、および利点は添付
図面と関連して行う以下の詳細な説明から一層良く理解
されるであろう。

（実施例） 第１図を参照して、好適実施例は入力端子１０乃至１７
においてそれぞれビットＢｏ乃至Ｂ７を含むディジタル
入力信号を受け、端子１８にアナログ出力信号０ＬＩＴ
ＰＵＴを導出する８ビツト・ディジタル・アナログ変換
器（ＤＡＣ）を備えている。

８ビツトＤＡＣは例として示しであるに過ぎない。

本発明はどんなビット数から”成るＤＡＣに対しても実
施することができる。抵抗器２１乃至３７は直列に結合
されて、それぞれ、ノード４１乃至５８を有する抵抗器
「連」を形成している。演算増幅器６１はその第１の入
力が端子６２と結合されて高電圧基準ｖ１を受け、その
第２の入力がノード４１と結合され、その出力がステア
リングＤＡＣ６３の入力ＯＰ１に結合されている。演算
増幅器６４はその第１の入力が端子６５に結合されて低
電圧基準Ｖ、を受け、その第２の入力がノード５８に結
合され、その出力がステアリングＤＡＣ６３の入力ＯＰ
２に結合されている。増幅器６１および６４は基準電圧
ｖＨおよびＶ、がそれぞれノード４１および５８に現わ
れるように、それぞれ電圧ＯＰ１およびＯＦ２を導出す
る。

インバータ６６乃至６９はそれぞれ端子１０乃至１３と
電流ステアリングＤＡＣ６３のそれぞれ人力Ｂ。乃至彦
との間に結合されている。入力端子１０乃至１３は更に
、それぞれ人力Ｂ。乃至Ｂ３に結合されている。電流ス
テアリングＤＡＣ６３の電流ステアリング出力ｃ１．１
．ｃＨ，Ｃ，、およびＣ１はそれぞれノード４１．４２
．５７、および５８に結合されている。Ｃ，およびＣＦ
ｌからノード４１および４２へのそれぞれの出力電流の
レベル、およびノード５７および５８からステアリング
ＤＡＣ６３のＣＥおよびＣ１への電流はそれぞれビット
Ｂｏｈ至８３により決まる。Ｃ１およびＣ４への電流の
総和（およびＣ１およびＣＩからの）は一定であり、抵
抗器２２乃至３６を通る電流と実質上同じである。ビッ
トＢ。

ｈ至８３が状態を変えるにつれて、ノード４２および５
７における電圧が変る。

アナログ・マルチプレクサ７１乃至７４は各々ノード４
５乃至４２．４９乃至４６．５３乃至５０．および５７
乃至５４にそれぞれ結合されている入力ＩＮｏ乃ＩＮ３
を備えている。ディジタル・マルチプレクサ７５の入力
Ｂ、およびＢＨはそれぞれ端子１４および１５に接続さ
れており、出力Ｓ。乃至＄３はそれぞれインバータ７６
乃至７９の入力に接続されている。インバータ７６乃至
７９の出力はそれぞれインバータ８１乃至８４の入力に
、およびマルチプレクサ７１乃至７４の入力Ｓ。乃至Ｓ
３にそれぞれ接続されている。

インバータ８１乃至８４の出力はそれぞれマルチプレク
サ７１乃至７４の入力Ｓｏ乃至Ｓ３に接続されている。

ディジタル・マルチプレクサ８５はその人力Ｂ。

およびＢ１がそれぞれ端子１６および１７に接続されて
おり、その出力Ｓ。乃至８３がインバータ８６乃至８９
の入力に接続されている。インバータ８６乃至８９の出
力はそれぞれインバータ９１乃至９４の入力に、および
アナログ・マルチプレクサ９５の入力Ｓｏ乃至Ｓ３にそ
れぞれ接続されている。インバータ９１乃至９４の出力
はそれぞれマルチプレクサ９５の入力Ｓｏ乃至Ｓ３に接
続されている。マルチプレクサ９５の入力ＩＮＯ乃至Ｉ
Ｎ３はそれぞれマルチプレクサ７４乃至７１の出力に接
続されており、出力は出力端子１８に接続されている。

ビットＢ４乃至Ｂ７に応答して、ノード４２乃至５７の
一つにおける電圧がマルチプレクサ７１乃至７４および
９５により選択され、端子１８にアナログ出力信号とし
て導出される。

第２図を参照して、電流ステアリングＤＡＣ６３は、そ
のゲートが信号ＯＰ１を受けるように結合され、そのソ
ースが電圧端子ＶＤＤを供給するように接続されている
トランジスタ１０１乃至１０４・を備えている。トラン
ジスタ１０５．　１０７．　１０９．および１１１は、
そのゲートがそれぞれ信号Ｂ３乃至Ｂｏを受けるように
結合されており、そのソースがそれぞれトランジスタ１
０１乃至１０４のドレインに接続されており、そのドレ
インが信号Ｃ１を供給するように接続されている。トラ
ンジスタ１０６゜１０８、　１１０．および１１２はそ
のゲートがそれぞれ信号Ｂ３乃至Ｂｏを受けるように結
合されており、そのソースがそれぞれトランジスタ１０
１乃至１０４のドレインに接続されており、そのドレイ
ンが信号Ｃ■を発生するように接続されている。

同様に、トランジスタ１１３乃至１１６・はそのゲート
が信号ＯＰ２を受けるように結合されており、そのソー
スは電圧端子に接続されている。トランジスタ１１７．
　１１９．　１２１．および１２３はそのゲートがそれ
ぞれ信号Ｂ３乃至Ｂ。を受けるように結合されており、
そのソースがそれぞれトランジスタ１１３乃至１１６の
ドレインに接続されており、そのドレインが信号Ｃ１を
供給するように接続されている。トランジスタ１１８．
　１２０．　１２２．および１２４はそのゲートがそれ
ぞれ信号８３乃至Ｂ。を受けるように結合されており、
そのソースがそれぞれトランジスター１３乃至１１６の
ドレインに接続されており、そのドレインが信号でイ゛
を供給するように接続されている。ビットＢ３およびＢ
３の状態はトランジスター１７または１１８を選択して
電圧で−およびＣ［を適切に導出する。電流は増幅［ 器６４から供給される電圧ＯＰ２にしたがってトランジ
スタ１１３によりトランジスター１７および１１８に供
給される。それ故、Ｃ，、Ｃ，、ＣＨ，およびＣＨへの
電流はビットＢ。７′！７至８３の状態によって決まる
。

トランジスター０１乃至１０４および１１３乃至１１６
はそれぞれの差動トランジスタ対に対する電流源として
働く。これらトランジスタ　−０１乃至１０４および１
１３乃至１１６はトランジスタ１１６．　１１５．　１
１４、および１１３（同様にｉ〜ランジスタ１０４．　
１０３゜１０２、および１０１）を通る電流の値が製造
時に適切な大きざを選定することにより次のそれぞれの
・トランジスタの電流の値の２倍になるように重み付け
される。換言すれば、トランジスタ１１５はトランジス
タ１１６の２倍の電流を流し、トランジスタ１１３はト
ランジスタ１１６の８倍の電流を流す。

トランジスタ１１６・および１０４・はそれぞれトラン
ジスタ１１６および１０４と同じ電流を流す。それ故、
トランジスタ１１６および１０４はそれぞれｌ−ランラ
スタ１１３乃至１１６・およびトランジスタ１０１乃至
１０４・に流れる全電流の１７１６を流す。

入力信号Ｂｏ乃至Ｂ７の上部４ビツトはノード４２乃至
５７から抵抗器２１乃至３７の上に分配された１６の出
力をアナログ・マルチプレックス（多重化）する。電流
ステアリングＤＡＣ６３は入力信＠Ｂ。

乃至Ｂ７の下位４ビツトにしたがって抵抗器２２乃至３
６の連にかかる電圧レベルを調節する。トランジスタ１
１８．　１２０．　１２２．および１２４が導通してい
れば、Ｃ［への電流が最大になり、抵抗３７を通って電
流が流れず、電圧Ｖ、がノード５７に現われる。抵抗器
２１乃至３７の抵抗値はすべて同じであるので、抵抗器
内の電流により抵抗器２１乃至３７の各々を横切って１
６のＶＬＳＢ　（最下位ビット電圧）が発生する。差動
トランジスタ対の一つを切替えることにより、すなわち
、トランジスタ１２４を遮断し、トランジスタ１２３を
導通させることにより、ノード５７における電圧がＩＶ
ＬＳＢだけ増大する。

別の差動トランジスタ対を切替えることにより、すなわ
ち、トランジスタ１１８を遮断し、トランジスタ１１７
を導通させることにより、ノード５７における電圧が８
ＶＬＳＢだけ増大する。トランジスタ１０５乃至１１２
の動作は、抵抗器２１による電流変化が抵抗器３７によ
る電圧変化の逆でおることを除けば、同じである。それ
故、ノード４２の電圧はノード５７の電圧が変化するに
つれて変化する。抵抗器２２乃至３６を横切る電圧差は
この電圧「移動」中度化しないので、抵抗器２２乃至３
６を流れる電流は変化しない。ノード４２および５７に
おける電圧変化は、従来技術の抵抗器ＤＡＣの場合のよ
うに波峰増幅器を駆動する代りに、トランジスタ１０５
乃至１１２および１１７乃至１２４を切替えることによ
り行われるので、演痒増幅器６１および６４は常に同じ
ＤＣ動作状態を持つことになる。これにより回路の速度
を増加させる。

トランジスタ１０５乃至１１２および１１７乃至１２４
の出力インピーダンスは、トランジスタ１０５乃至１１
２および１１７乃至１２４の間の最大電圧差が電圧範囲
の１７１６であるので重大な誤差を生じさせない。

トランジスタのインピーダンスによる最大誤差は典型的
な状態下でＬＳＢの３％である。

（発明の効果） これまで述べたところにより電流対最下位ビットの比が
大きく、消費電力を増さずに速度を増大させ、しかも上
位ビットの正確さが電流とは無関係のＤＡＣが提供され
たことが認められるはずである。

【図面の簡単な説明】

第１図は本発明の好適実施例の部分ブロック図である。 第２図は第１図のステアリングＤＡＣの概要図である。 １０〜１７・・・入力端子、　１８・・・出力端子、２
１〜３７・・・抵抗器、　　６１．６４・・・演算増幅
器、６３・・・電流ステアリングＤＡＣ。 ７１〜７４．　７５．８５゜ ６６〜６９．　７６〜７９゜ ンバータ。 ９５・・・マルチプレクサ、

Claims (1)

1. 【特許請求の範囲】 １、第１のノードと第２のノードとの間に結合された第
   １の抵抗器； 第３のノードと第４のノードとの間に結合された第２の
   抵抗器； 前記第２のノードと第３のノードとの間に結合され、複
   数の抵抗器の各々の間に一つづつ複数のノードを備え、
   直列に結合された複数の抵抗器；前記第２および第３の
   ノードおよび前記複数のノードに結合され、前記第２お
   よび第３のノードおよび前記複数のノードの一つを選択
   してこれに、ディジタル入力信号の第１の部分に応答し
   てアナログ出力信号として電圧を導出する第１の手段；
   前記第１、第２、第３および第４のノードに結合され、
   前記第１、第２、第３および第４のノードにそれぞれ第
   １、第２、第３および第４の電圧を導出し、前記第１、
   第２、第３および第４の電圧は前記入力信号の第２の部
   分に応答して変化する第２の手段を含んで構成し、ここ
   に前記第２の電圧と第３の電圧との電圧差が実質的に同
   じであることを特徴とする抵抗器ディジタル・アナログ
   変換器。 ２、前記第２の手段は、 前記第１、第２、第３、および第４のノードに結合され
   これに、それぞれ、前記ディジタル入力信号の前記第２
   の部分に応答して、前記第１、第２、第３および第４の
   電圧を導出する第３の手段であって、前記第１および第
   ２の電圧値は第５の電圧によって決定され、前記第３お
   よび第４の電圧値は第６の電圧によっても決定され； 前記第１のノードと前記第３の手段との間に結合され、
   前記第５の電圧を導出する第４の手段；前記第４のノー
   ドと前記第４の手段との間に結合され、前記第６の電圧
   を導出する第５の手段；を備える請求項１記載の抵抗器
   ディジタル・アナログ変換器。 ３、前記第３の手段は、前記デジタル入力信号の前記第
   ２の部分を受ける複数の入力、前記第４の手段に結合さ
   れた第１の入力、前記第５の手段に結合された第２の入
   力およびそれぞれ前記第１、第２、第３および第４のノ
   ードに結合された第１、第２、第３および第４の出力を
   備える電流切替ディジタル・アナログ変換器から成る請
   求項２記載の抵抗器ディジタル・アナログ変換器。 ４、前記第４の手段は、第１の基準電圧を受けるために
   結合された第１の入力、前記第１のノードに結合された
   第２の入力および前記電流切替ディジタル・アナログ変
   換器の前記第１の入力に結合された出力を備える演算増
   幅器から成る請求項３記載の抵抗器ディジタル・アナロ
   グ変換器。 ５、前記第５の手段は、第２の基準電圧を受けるために
   結合された第１の入力、前記第４のノードに結合された
   第２の入力および前記電流切替ディジタル・アナログ変
   換器の前記第２の入力に結合された出力を備える演算増
   幅器から成る請求項４記載の抵抗器ディジタル・アナロ
   グ変換器。 ６、前記電流切替ディジタル・アナログ変換器は、 そのゲートが前記電流切替ディジタル・アナログ変換器
   の前記第１の入力に結合され、ソースが第１の供給電圧
   に結合される第１の複数のトランジスタ； そのゲートが前記電流切替ディジタル・アナログ変換器
   の前記第２の入力に結合され、ソースが第２の供給電圧
   に結合される第２の複数のトランジスタ； 各対のそのソースは前記第１の複数のトランジスタの一
   つのドレインに結合され、そのドレインは前記電流切替
   ディジタル・アナログ変換器の前記第１および第２の出
   力にそれぞれ結合される第１の複数の差動接続トランジ
   スタ対；ならびに各対のそのソースは前記第２の複数の
   トランジスタの一つのドレインに結合され、そのドレイ
   ンは前記電流切替ディジタル・アナログ変換器の前記第
   ３および第４の出力にそれぞれ結合される第２の複数の
   差動接続トランジスタ対； から成る請求項５記載の抵抗器ディジタル・アナログ変
   換器。 ７、前記複数の抵抗器の端に第１および第２のノードを
   有し、複数の抵抗器の各々の間に一つづつ複数のノード
   を備え、直列に結合された複数の抵抗器； 前記ディジタル入力信号に応答して調節可能な電流を導
   出する第１の手段； 前記ディジタル入力信号に応答して調節可能な電流を導
   出する第２の手段； 第１の入力が第１の基準電圧に結合され、出力が前記第
   １の手段により前記第１のノードに結合される第１の増
   幅器； 前記第１の増幅器の第２の入力と前記第１のノードとの
   間に結合される第１の抵抗要素； 第１の入力が第２の基準電圧に結合され、出力が前記第
   ２の手段により前記第２のノードに結合される第２の増
   幅器； 前記第２の増幅器の第２の入力と前記第２のノードとの
   間に結合される第２の抵抗要素；ならびに 前記第１および第２のノードおよび前記複数のノードに
   結合され、前記ディジタル入力信号に応答して、前記第
   １および第２のノードおよび前記複数のノードの一つに
   かかる電圧をアナログ出力信号として選択する第３の手
   段； を含んで構成するディジタル・アナログ変換器。 ８、直列に結合されている複数の抵抗器のそれぞれの端
   に第１および第２のノードを有し、前記複数の抵抗器の
   各々の間に一つづつ複数のノードを備える直列に結合さ
   れた複数の抵抗器； 前記第１および第２のノードおよび前記複数のノードに
   結合され、ディジタル入力信号の第１の部分に応答して
   前記複数のノードの一つにかかる電圧を選択し、その結
   果をアナログ出力信号として導出する第１の手段； 前記第１および第２のノードに結合され、前記ディジタ
   ル入力信号の第２の部分に応答して前記第１および第２
   の両ノードの電圧レベルを調節し、前記第１のノードと
   第２のノードとの間の電圧差を実質的に変えず、前記複
   数の抵抗器を流れる電流を実質的に変えない第２の手段
   であつて；該第２の手段は、 ａ、第１の抵抗器； ｂ、第２の抵抗器； ｃ、前記ディジタル入力信号の前記第２の部分を受ける
   ために結合される電流ステアリングディジタル・アナロ
   グ変換器であつて、前記第１のノードに結合される第１
   の出力、前記第１の抵抗器により前記第１の出力に結合
   される第２の出力、前記第２のノードに結合される第３
   の出力および前記第２の抵抗器により前記電流ステアリ
   ングディジタル・アナログ変換器の前記第３の出力に結
   合される第４の出力を備えている電流ステアリングディ
   ジタル・アナログ変換器； ｄ、第１の基準電圧を受けるために結合される第１の入
   力、前記電流ステアリングディジタル・アナログ変換器
   の前記第２の出力に結合される第２の入力および前記電
   流ステアリングディジタル・アナログ変換器の第１の入
   力に結合される出力を備える第１の増幅器； ｅ、第２の基準電圧を受けるために結合される第１の入
   力、前記電流ステアリングディジタル・アナログ変換器
   の前記第４の出力に結合される第２の入力および前記電
   流ステアリングディジタル・アナログ変換器の第２の入
   力に結合される出力を備える第２の増幅器； を含んで構成される抵抗器ディジタル・アナログ変換器
   。