JPH02228819A - Ｂ８ｚｓ符号化回路 - Google Patents
Ｂ８ｚｓ符号化回路Info
- Publication number
- JPH02228819A JPH02228819A JP5059789A JP5059789A JPH02228819A JP H02228819 A JPH02228819 A JP H02228819A JP 5059789 A JP5059789 A JP 5059789A JP 5059789 A JP5059789 A JP 5059789A JP H02228819 A JPH02228819 A JP H02228819A
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- JP
- Japan
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- circuit
- polarity
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- bipolar
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ディジタル信号のＢ８ＺＳ符号化回路に関し、回路構成
が簡単で、回路規模を小型にすることができるＢ８ＺＳ
符号化回路を提供することを目的とし、 ０が８個連続することを検出する０連続検出回路と、０
連続検出回路の出力により正・負の極性出力が反転され
る極性振り分け回路と、Ｏ連続検出回路の出力に応じて
第４ビット目と第５ビット目に駆動信号を発生する制御
信号発生回路と、極性振り分け回路の正・負極性出力を
入力信号とし、制御信号発生回路で発生する駆動信号に
より該入力信号のバイポーラ則ビットを反転させる極性
振り分け制御回路と、を備えるよう構成する。
が簡単で、回路規模を小型にすることができるＢ８ＺＳ
符号化回路を提供することを目的とし、 ０が８個連続することを検出する０連続検出回路と、０
連続検出回路の出力により正・負の極性出力が反転され
る極性振り分け回路と、Ｏ連続検出回路の出力に応じて
第４ビット目と第５ビット目に駆動信号を発生する制御
信号発生回路と、極性振り分け回路の正・負極性出力を
入力信号とし、制御信号発生回路で発生する駆動信号に
より該入力信号のバイポーラ則ビットを反転させる極性
振り分け制御回路と、を備えるよう構成する。
「産業上の利用分野」
本発明はディジタル信号のＢ８ＺＳ符号化回路に関する
。
。
近年、ディジタル信号により各種の情報を伝送するよう
になり、ｌ５ＤＮ（サービス統合ディジタル網）のよう
に国際的に統一した規格によるディジタル通信網が実用
化されつつある。
になり、ｌ５ＤＮ（サービス統合ディジタル網）のよう
に国際的に統一した規格によるディジタル通信網が実用
化されつつある。
ディジタル通信の技術において、基底帯域（ベースバン
ド）伝送の符号化方式として種々の方式が考え出されて
おり、その中に直流分の抑圧と誤り検出が可能な符号化
方式として、“１゛が到来する毎に正極性パルスと負極
性パルスが交互に発生する規則（バイポーラ則）に従っ
たバイポーラ符号（ＡＭＩ符号ともいう）がある。この
符号は０が連続した場合に、自己タイミング抽出を行う
伝送系に対して問題があるため、これを改良した符号と
してＢ ｎ Ｚ Ｓ （Ｂｉｐｏｌａｒ ｗｉｔｈ ｎ
ｚｅｒｏｓ ５ｕｂｓｔｉｔｕｔｉｏｎ ｃｏｄｅ）
が考え出された。
ド）伝送の符号化方式として種々の方式が考え出されて
おり、その中に直流分の抑圧と誤り検出が可能な符号化
方式として、“１゛が到来する毎に正極性パルスと負極
性パルスが交互に発生する規則（バイポーラ則）に従っ
たバイポーラ符号（ＡＭＩ符号ともいう）がある。この
符号は０が連続した場合に、自己タイミング抽出を行う
伝送系に対して問題があるため、これを改良した符号と
してＢ ｎ Ｚ Ｓ （Ｂｉｐｏｌａｒ ｗｉｔｈ ｎ
ｚｅｒｏｓ ５ｕｂｓｔｉｔｕｔｉｏｎ ｃｏｄｅ）
が考え出された。
この改良バイポーラ符号であるＢｎＺＳ符号は、ｎ個の
Ｏが連続した時にその中のＯ信号を特殊パルスで置換す
るもので、特殊パターン中にバイポーラ則に違反する符
号を含み、特殊パターンを含むか否かは、受信側でバイ
ポーラｆｆ１７違反を検出し、パターン照合を行うこと
により判定する。
Ｏが連続した時にその中のＯ信号を特殊パルスで置換す
るもので、特殊パターン中にバイポーラ則に違反する符
号を含み、特殊パターンを含むか否かは、受信側でバイ
ポーラｆｆ１７違反を検出し、パターン照合を行うこと
により判定する。
ＢｎＺＳ符号の中で、ｎ＝８としたＢ８ＺＳ符号により
ディジタル信号の伝送を行う場合、バイポーラ則違反の
パターンを作るために構成が複雑になるなどの問題があ
り、その改善が望まれている。
ディジタル信号の伝送を行う場合、バイポーラ則違反の
パターンを作るために構成が複雑になるなどの問題があ
り、その改善が望まれている。
［従来の技術］
第４図は従来例の構成図である。
最初にＢ８ＺＳ符号化回路の原理を説明する。
この回路は、人力データ列内に“Ｏｍ信号が８ビット連
続したことを検出すると、バイポーラ則パルスＢビット
とバイポーラ則違反パルスＶビットによるＢ８ＺＳ符号
“０ＯＯＶＢＯＶＢ”をデータ列内に挿入する回路であ
る。この場合、■。
続したことを検出すると、バイポーラ則パルスＢビット
とバイポーラ則違反パルスＶビットによるＢ８ＺＳ符号
“０ＯＯＶＢＯＶＢ”をデータ列内に挿入する回路であ
る。この場合、■。
Ｂは共に“ｌゝを表し、Ｂはバイポーラ則に従−９た極
性のパルスであり、その極性は直前の“Ｉ。
性のパルスであり、その極性は直前の“Ｉ。
の極性に応じて決まる。また、■はバイポーラ則に違反
する（バイオレーション： Ｖｉｏｌａｔｉｏｎ）極性
のパルスである。従って、Ｂ８ＺＳ符号の場合、“０”
が８個連続した時に、４ビット目と７ビット目にバイポ
ーラ則違反の極性パルスを発生し、５ビット目と８ビッ
ト目にバイポーラ貝Ｂこ従った極性のパルスを発生する
。
する（バイオレーション： Ｖｉｏｌａｔｉｏｎ）極性
のパルスである。従って、Ｂ８ＺＳ符号の場合、“０”
が８個連続した時に、４ビット目と７ビット目にバイポ
ーラ則違反の極性パルスを発生し、５ビット目と８ビッ
ト目にバイポーラ貝Ｂこ従った極性のパルスを発生する
。
第４図において、フリップフロップ４０〜４７はシフト
レジスタを構成し、データ入力がフリップフロップ４０
に供給され、データに同期したクロック（ＣＬＫで表示
）により順次シフト動作する。
レジスタを構成し、データ入力がフリップフロップ４０
に供給され、データに同期したクロック（ＣＬＫで表示
）により順次シフト動作する。
入力されたデータが８個連続した“０”の時、各フリッ
プフロップ４０〜４７の出力Ｑから“ｌ”が発止して、
ナンド回路ａから“Ｏ”出力が発生し、ノット回路すで
反転して“１”出力が発生する。その出力はフリップフ
ロップ４１，４２，４４．４５の入力端子りに接続する
各オア回路に供給され、次のクロックＣＬＫで各フリッ
プフロップを“ｌ゛にセントする。またノット回ｇｂの
出力はフリップフロップ４８ａ、４９に供給され、同様
に次のクロックＣＬＫでフリップフロップ４８ａをセッ
トし、ＪＫ型のフリップフロ・ンブ４９の状態を反転す
る（これにより１”のデータでないのに反転するのでバ
イポーラ則違反状態になる）。
プフロップ４０〜４７の出力Ｑから“ｌ”が発止して、
ナンド回路ａから“Ｏ”出力が発生し、ノット回路すで
反転して“１”出力が発生する。その出力はフリップフ
ロップ４１，４２，４４．４５の入力端子りに接続する
各オア回路に供給され、次のクロックＣＬＫで各フリッ
プフロップを“ｌ゛にセントする。またノット回ｇｂの
出力はフリップフロップ４８ａ、４９に供給され、同様
に次のクロックＣＬＫでフリップフロップ４８ａをセッ
トし、ＪＫ型のフリップフロ・ンブ４９の状態を反転す
る（これにより１”のデータでないのに反転するのでバ
イポーラ則違反状態になる）。
一方、バイポーラの正極性データは出力′！ｆｆＡ３０
から１”信号として出力され、負極性データは出力線５
１から“１゛信号として出力され、これらの出力を図示
しない駆動回路で受けて、そのタイミングで伝送線路に
正極性パルスまたは負極性パルスを発生する。従って、
“０”のデータ信号を送信する時は出力線５０．５１か
ら何も出力されない。
から１”信号として出力され、負極性データは出力線５
１から“１゛信号として出力され、これらの出力を図示
しない駆動回路で受けて、そのタイミングで伝送線路に
正極性パルスまたは負極性パルスを発生する。従って、
“０”のデータ信号を送信する時は出力線５０．５１か
ら何も出力されない。
フリップフロップ４０へ入力したデータ出力は、６クロ
ック分遅延してフリップフロップ４５から取り出されて
アンド回路ｄ、ｅに供給され、“１“のデータ出力の場
合、ＪＫ型ラフリップフロップ４９状態に応じて、正ま
たは負の極性データ出力が発生する。
ック分遅延してフリップフロップ４５から取り出されて
アンド回路ｄ、ｅに供給され、“１“のデータ出力の場
合、ＪＫ型ラフリップフロップ４９状態に応じて、正ま
たは負の極性データ出力が発生する。
８個の連′ｆｔ“０”を検出した時には、フリップフロ
ップ４６，４７にシフトされている“Ｏ”がすでに送出
されており、これに続くクロックＣＬＫが人力した時は
、フリップフロップ４５からの“０”出力が発生してア
ンド回路ｄ、ｅは共にオフ状態であるため、３クロツク
連続して０”が送出される。次のタイミング（第４クロ
ツク目）でフリップフロップ４５からの“Ｉ”がアンド
回路ｄ、ｅに供給されて、バイポーラ則違反の状態であ
るＪＫ型ラフリップフロップ４９出力に応じた極性の出
力線５０または５１が出力される。続（第５クロツク目
でフリップフロップ ５にシフトしてきた“１”がアンド回路ｄ，ｅに入力し
てバイポーラ則に合った出力を発生する（フリップフロ
ップ４６から“１″出力が発生してＪＫ型ラフリップフ
ロップ４９反転している）。
ップ４６，４７にシフトされている“Ｏ”がすでに送出
されており、これに続くクロックＣＬＫが人力した時は
、フリップフロップ４５からの“０”出力が発生してア
ンド回路ｄ、ｅは共にオフ状態であるため、３クロツク
連続して０”が送出される。次のタイミング（第４クロ
ツク目）でフリップフロップ４５からの“Ｉ”がアンド
回路ｄ、ｅに供給されて、バイポーラ則違反の状態であ
るＪＫ型ラフリップフロップ４９出力に応じた極性の出
力線５０または５１が出力される。続（第５クロツク目
でフリップフロップ ５にシフトしてきた“１”がアンド回路ｄ，ｅに入力し
てバイポーラ則に合った出力を発生する（フリップフロ
ップ４６から“１″出力が発生してＪＫ型ラフリップフ
ロップ４９反転している）。
次の第６クロソクでは、フリップフロップ４３の“０”
出力がフリップフロップ４５にシフトされたタイミング
であり、アンド回路ｄ，ｅはオフとなって極性パルスは
出力されない。この時、フリップフロップ４６からの“
１”出力によりＪＫ型フリップフロフブ４９が反転して
バイポーラ則に従って極性を変換する。続いて第７クロ
ツク目でフリップフロップ４８ｃからの“１”出力（フ
リップフロップ４８ａからシフトした）によりＪＫ型ラ
フリップフロップ４９反転するとともに、フリップフロ
ップ４２からシフトしてきた“１”がアンド回路ｄ，ｅ
に供給されて、バイポーラ別に違反した掘性のデータ出
力を発生する。続いて、第８クロツク目に、フリップフ
ロップ フトした“ｌ”出力がフリップフロップ４５からアンド
回路ｄ，ｅに供給され、フリップフロップ４６からの“
１”出力により反転したＪＫ型ラフリップフロップ４９
出力により指定された極性を表すバイポーラ則に従った
データ出力が発生する。
出力がフリップフロップ４５にシフトされたタイミング
であり、アンド回路ｄ，ｅはオフとなって極性パルスは
出力されない。この時、フリップフロップ４６からの“
１”出力によりＪＫ型フリップフロフブ４９が反転して
バイポーラ則に従って極性を変換する。続いて第７クロ
ツク目でフリップフロップ４８ｃからの“１”出力（フ
リップフロップ４８ａからシフトした）によりＪＫ型ラ
フリップフロップ４９反転するとともに、フリップフロ
ップ４２からシフトしてきた“１”がアンド回路ｄ，ｅ
に供給されて、バイポーラ別に違反した掘性のデータ出
力を発生する。続いて、第８クロツク目に、フリップフ
ロップ フトした“ｌ”出力がフリップフロップ４５からアンド
回路ｄ，ｅに供給され、フリップフロップ４６からの“
１”出力により反転したＪＫ型ラフリップフロップ４９
出力により指定された極性を表すバイポーラ則に従った
データ出力が発生する。
［発明が解決しようとする課ｍ］
上記したように、従来のＢ８ＺＳ符号化回路は、バイポ
ーラ則パルスとバイポーラ則違反のパルスを、フリップ
フロップによるカウンタを用いて極性振り分け回路を制
御して行っている。第４図以外の従来方式（図示せず）
においても数個のＤ型フリップフロップを用いて極性振
り分けの制御を行うものである。
ーラ則パルスとバイポーラ則違反のパルスを、フリップ
フロップによるカウンタを用いて極性振り分け回路を制
御して行っている。第４図以外の従来方式（図示せず）
においても数個のＤ型フリップフロップを用いて極性振
り分けの制御を行うものである。
このように従来の構成では、回路構成が複雑になり、し
かも回路の規模が大きくなって無駄な電力を消費すると
いう問題があった。
かも回路の規模が大きくなって無駄な電力を消費すると
いう問題があった。
本発明は回路構成が簡単で、回路規模を小型にすること
ができるＢ８ＺＳ符号化回路を提供することを目的とす
る。
ができるＢ８ＺＳ符号化回路を提供することを目的とす
る。
［課題を解決するための手段］
第１図は本発明の基本構成図であり、Ａ．に構成図、Ｂ
，に原理説明図を示す。
，に原理説明図を示す。
第１図Ａ．に示す構成図において、１はデータ保持部、
１０は０連続検出回路、２は極性振り分け回路、３は制
御信号発生回路、４は極性振り分け制御回路である。
１０は０連続検出回路、２は極性振り分け回路、３は制
御信号発生回路、４は極性振り分け制御回路である。
本発明は、Ｂ８ＺＳ符号では８連続の“Ｏ”を検出した
時に、ＡＭＩ符号（バイポーラ符号）として、“ＯＯＯ
ＢＢＯＢＢ”を発生してその４ビットと７ビットにバイ
オレーションをかけてバイポーラ則に違反するビット■
を発生させるには、第１図Ｂ．に示すよう２こ４ビット
目と５ビット目のバイポーラ別に従った極性を反転すれ
ばよい点に着目したものである。
時に、ＡＭＩ符号（バイポーラ符号）として、“ＯＯＯ
ＢＢＯＢＢ”を発生してその４ビットと７ビットにバイ
オレーションをかけてバイポーラ則に違反するビット■
を発生させるには、第１図Ｂ．に示すよう２こ４ビット
目と５ビット目のバイポーラ別に従った極性を反転すれ
ばよい点に着目したものである。
［作用］
第１図Ａ．において、データ保持部１に直列に入力した
データ信号Ｓ１の内容が、８個連続した“０”であるこ
とをＯ連続検出回路１０で検出すると、データ保持部ｌ
の検出出力により従来と同様に特定のデータ０００１１
０１１状態となるよう制御Ｂ信号が供給される。これと
同時に制御信号発生回路３に出力信号Ｓ：ｌを発生して
駆動する。
データ信号Ｓ１の内容が、８個連続した“０”であるこ
とをＯ連続検出回路１０で検出すると、データ保持部ｌ
の検出出力により従来と同様に特定のデータ０００１１
０１１状態となるよう制御Ｂ信号が供給される。これと
同時に制御信号発生回路３に出力信号Ｓ：ｌを発生して
駆動する。
極性振り分け回路２はデータ保持部１の特定段の出力信
号Ｓ２を受は取って、“ｌ”が人力される毎にバイポー
ラ則に従った正・負の極性信号Ｓ５Ｓ，を交互に出力し
て振り分けを行い、“０”が人力されると出力を発生し
ない。制御信号発生回路３は駆動されると、２クロツク
の期間だけ制御信号Ｓ４を発生する。
号Ｓ２を受は取って、“ｌ”が人力される毎にバイポー
ラ則に従った正・負の極性信号Ｓ５Ｓ，を交互に出力し
て振り分けを行い、“０”が人力されると出力を発生し
ない。制御信号発生回路３は駆動されると、２クロツク
の期間だけ制御信号Ｓ４を発生する。
極性振り分け回路２から出力された正・負の穫性信号ｓ
ｓ，ｓｉは、極性振り分け制御回路４に入力され制御信
号発生回路３からの制御信号Ｓ４が供給されていると、
極性信号Ｓ５．Ｓ＆を反転し、制御信号Ｓ４が供給され
てないと極性信号Ｓ６．Ｓ４をそのまま通過させて正極
性データ出力５と負極性データ出力６とを発生する。
ｓ，ｓｉは、極性振り分け制御回路４に入力され制御信
号発生回路３からの制御信号Ｓ４が供給されていると、
極性信号Ｓ５．Ｓ＆を反転し、制御信号Ｓ４が供給され
てないと極性信号Ｓ６．Ｓ４をそのまま通過させて正極
性データ出力５と負極性データ出力６とを発生する。
第１図のＢ、により説明すると、“Ｏ゛が８個連続した
ことを検出すると、データ保持部ｌに０００１１０１１
が発生し、そのＡＭＩ符号として正極性信号と負極性信
号の出力が極性振り分け回路２からＢ、の左側に示すよ
うに発生する。この出力を極性振り分け制御回路４に入
力すると、制御信号発生回路３から第４クロツクと第５
クロツクの期間だけ制御信号が入力されるので、正極性
信号と負極性信号を反転して第１図Ｂ、の右側にＢ８Ｚ
Ｓ符号として示す符号を得ることができる。
ことを検出すると、データ保持部ｌに０００１１０１１
が発生し、そのＡＭＩ符号として正極性信号と負極性信
号の出力が極性振り分け回路２からＢ、の左側に示すよ
うに発生する。この出力を極性振り分け制御回路４に入
力すると、制御信号発生回路３から第４クロツクと第５
クロツクの期間だけ制御信号が入力されるので、正極性
信号と負極性信号を反転して第１図Ｂ、の右側にＢ８Ｚ
Ｓ符号として示す符号を得ることができる。
［実施例］
第２図は実施例構成図、第３図は実施例のタイムチャー
トである。
トである。
第２図において、１〜４は第１図の１〜４に対応するも
のである。
のである。
２図の動作を第３図のタイムチャートを参照しながら説
明する。
明する。
データ列内に“Ｏ”が８ビット連続すると、データ保持
部１内のＤ型フリップフロンプ１１〜１８から出力され
る信号Ｓ、〜５ｌ１１が全て“１”になる、この時、ナ
ンド回路とインバータで構成する０連続検出回路１９の
出力信号Ｓ３が“１”になって、データ保持部ｌのオア
回１１９ａ〜１９ｄに入力されて、フリップフロップ１
２，１３１５を次のクロックの立ち上がりで“１”状態
にセットするとともにデータが取り出されるオア回路１
９ｄの出力（これを主信号Ｓ２という）を１”にする。
部１内のＤ型フリップフロンプ１１〜１８から出力され
る信号Ｓ、〜５ｌ１１が全て“１”になる、この時、ナ
ンド回路とインバータで構成する０連続検出回路１９の
出力信号Ｓ３が“１”になって、データ保持部ｌのオア
回１１９ａ〜１９ｄに入力されて、フリップフロップ１
２，１３１５を次のクロックの立ち上がりで“１”状態
にセットするとともにデータが取り出されるオア回路１
９ｄの出力（これを主信号Ｓ２という）を１”にする。
このＯ連続検出回路１９が８ビットの０”を検出するタ
イミングは、主信号Ｓ２の取り出し口がフリップフロッ
プ１５であることから分かるように、８ピントの“０”
の内３ビットの“Ｏ″（フリップフロ・ノブ１６〜１８
に格納されている）が送信された状態であり、Ｂ８ＺＳ
符号の最初の“０００′が送信された時点（クロック１
〜３が経過したタイミング）である。
イミングは、主信号Ｓ２の取り出し口がフリップフロッ
プ１５であることから分かるように、８ピントの“０”
の内３ビットの“Ｏ″（フリップフロ・ノブ１６〜１８
に格納されている）が送信された状態であり、Ｂ８ＺＳ
符号の最初の“０００′が送信された時点（クロック１
〜３が経過したタイミング）である。
前記出力信号Ｓ、は、極性振り分けを制御する制御信号
発生回路３にも入力され、オア回路３２から制御信号Ｓ
４として出力されると共にＤ型フリップフロップ３１に
保持される。制御信号Ｓ４は第３図に示すようにＤ型フ
リップフロップ３１とオア回路３２により、出力信号Ｓ
３のタイミング（クロック４）と次ビットのタイミング
（クロック５）に′ｌ″を出力する。
発生回路３にも入力され、オア回路３２から制御信号Ｓ
４として出力されると共にＤ型フリップフロップ３１に
保持される。制御信号Ｓ４は第３図に示すようにＤ型フ
リップフロップ３１とオア回路３２により、出力信号Ｓ
３のタイミング（クロック４）と次ビットのタイミング
（クロック５）に′ｌ″を出力する。
極性振り分け回路２は主信号Ｓ２に“ｌ”が検出される
とＪＫ型ラフリップフロノブ２１が反転されて、２つの
アンド回路２２．２３に、“１″“Ｏ”を交互に出力す
ることにより、主信号をＡＭｌ符号化した極性信号Ｓｓ
、Ｓｂを出力する。
とＪＫ型ラフリップフロノブ２１が反転されて、２つの
アンド回路２２．２３に、“１″“Ｏ”を交互に出力す
ることにより、主信号をＡＭｌ符号化した極性信号Ｓｓ
、Ｓｂを出力する。
制御信号発生回路３からの制御信号Ｓ４が“１゛の時、
ＡＭＩ符号化されたバイポーラ則め極性信号ＳＳ＋Ｓ＆
を、極性振り分け制御回路４の排他的オア回路４１．４
２において反転させる働きをする。
ＡＭＩ符号化されたバイポーラ則め極性信号ＳＳ＋Ｓ＆
を、極性振り分け制御回路４の排他的オア回路４１．４
２において反転させる働きをする。
制御信号Ｓ４の発生するタイミングは上記したようにＡ
ＭＩ符号“０ＯＯＢＢＯＢＢ″の初めと２番目のＢビッ
ト（上記のクロ・ツク４とクロック５）の“ｌ”である
から、極性振り分け制御回路４からはＢ８ＺＳ符号“０
ＯＯＶＢＯＶＢ”の出力信号Ｓ１．Ｓｓが出力される。
ＭＩ符号“０ＯＯＢＢＯＢＢ″の初めと２番目のＢビッ
ト（上記のクロ・ツク４とクロック５）の“ｌ”である
から、極性振り分け制御回路４からはＢ８ＺＳ符号“０
ＯＯＶＢＯＶＢ”の出力信号Ｓ１．Ｓｓが出力される。
［発明の効果］
本発明によればＢ８ＺＳ符号化回路の構成を簡単にし、
回路規模を小さ（するとともに消費電力を削減すること
ができる。
回路規模を小さ（するとともに消費電力を削減すること
ができる。
第１図は本発明の基本構成図、第２図は実施例構成図、
第３図は実施例のタイムチャート、第４図は従来例の構
成図である。 第１図中、 １：データ保持部 １０：０連続検出回路 ・２：極性振り分け回路 二制御信号発生回路 ：極性振り分け制御回路
第３図は実施例のタイムチャート、第４図は従来例の構
成図である。 第１図中、 １：データ保持部 １０：０連続検出回路 ・２：極性振り分け回路 二制御信号発生回路 ：極性振り分け制御回路
Claims (1)
- 【特許請求の範囲】 ディジタル信号のＢ８ＺＳ符号化回路において、０が８
個連続することを検出する０連続検出回路（１０）を備
えるデータ保持部と、 ０連続検出回路の出力により正・負の極性出力が反転さ
れる極性振り分け回路（２）と、 ０連続検出回路（１０）の出力に応じて第４ビット目と
第５ビット目に駆動信号を発生する制御信号発生回路（
３）と、 極性振り分け回路（２）の正・負極性出力を入力信号と
し、制御信号発生回路（３）で発生する駆動信号により
該入力信号のバイポーラ則ビットを反転させる極性振り
分け制御回路（４）と、 を備えることを特徴とするＢ８ＺＳ符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059789A JPH02228819A (ja) | 1989-03-02 | 1989-03-02 | Ｂ８ｚｓ符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059789A JPH02228819A (ja) | 1989-03-02 | 1989-03-02 | Ｂ８ｚｓ符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228819A true JPH02228819A (ja) | 1990-09-11 |
Family
ID=12863381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059789A Pending JPH02228819A (ja) | 1989-03-02 | 1989-03-02 | Ｂ８ｚｓ符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228819A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222520A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | Ｂ８ｚｓコ−ダ／デコ−ダ回路 |
-
1989
- 1989-03-02 JP JP5059789A patent/JPH02228819A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222520A (ja) * | 1987-03-12 | 1988-09-16 | Fujitsu Ltd | Ｂ８ｚｓコ−ダ／デコ−ダ回路 |
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