JPH02230320A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主にマイクロプロセッサ（ＭＰＵ）の演算フラ
グの生成方式、及び、レジスタ内のビット番号付け規則
に係り、特に，１１数型データのサイズが複数種類規定
されているＭ　１）　Ｕに好適な演算フラグの生成方式
、及び，レジスタ内のビット番号付け規則に関する． 〔従来の技術〕 １６ビット以上のワード長を有するマイクロプロセッサ
では．処理するデータのサイズとして、ワードサイズの
他に１バイト（８ビット）のサイズも必要となっている
．そのため、１つの命令でもサイズによって、数種のバ
リエーションがある．例えば、Ｔ　Ｒ　Ｏ　Ｎ　　Ｔｈ
ｅ　Ｒｅａｌ−Ｔｉｍｅ　Ｏｐｅｒａｔｉｎｇｓｙｓｔ
ｅｍ　Ｎｕｃｌｅｕｓ）仕様に準拠した日立の３２ビッ
トマイクロプロセッサＧｍｉｅｒｏにおいては、整数型
データのデータ長としてワード（３２ビット）サイズの
他に、ハーフワード（１６ビット），バイト（８ビット
）の３種のデータ長が用意されている．この詳細な仕様
については、日立３２ビットマイクロプロセッサＨ３２
／２００プログラミングマニュアルに示されている． Ｈ３２／２００においては、メモリ上の３２ビット（４
バイト）整数型データを扱う場合、小さいアドレスがデ
ータの上位側に対応し、大きいアドレスがデータの下位
側に対応している．また、データ内のビット番号の付け
方としては、最上位ビットを０として下位側にいくに従
ってビット番号が大きくなるように付けている．一方、
Ｈ３２／２００はレジスタとして３２ビット幅のものを
持っている。このレジスタを３２ビットより４−さい整
数型データ、例えば、バイト，ハーフワードの整数型デ
ータとして使う場合、３２ビットのレジスタのうち下位
側（右側）の部分を使っている． 〔発明が解決しようとするＩｌｌｌｆｌ）上記の様に従
来の３２ビットマイクロプロセッサにおいては、レジス
タのサイズより短い整数型データを扱うとき、レジスタ
の下位側（右側）の部分を使っていたので，演算結果の
フラグ（？フラグ，負フラグ，桁上げフラグ等）を生成
するとき，それぞれのサイズに対応したフラグを全て生
成しておき、その中からサイズに合ったものを選択しな
ければならなかった．そのため、演算回路におけるフラ
グ生成回路が複雑になり、単一サイズの整数型データし
か扱わない場合と比べて回路規模が大きくなっていた． また、Ｈ３２／２００では、データのビット番号の付け
方として、最上位ビットをＯとして下位側にいくに従っ
てビット番号が大きくなるように付けているので、レジ
スタのビット番号がサイズによって変ってしまうという
不都合な点があった．つまり，バイトサイズのＯビット
目は、ハーフワードのときには８ビット目に対応し、ワ
ードのときには２４ビット目に対応している．そのため
、同じ位置を示すのにサイズによって違うビット番号を
指定しなければならず、プログラムから見たとき、特別
の注意が必要になる． そこで，本発明の目的は． （１）データのサイズに依存しない演算フラグの生成方
法、及び、生成回路を提供すること、（２）データのサ
イズに依存しないレジスタのビット番号の指定方法を提
供すること、 である． （課題を解決するための手段〕 上記目的は， （１）レジスタを３２ビットより小さい整数型データ．
例えば，バイト，ハーフワードのデータとして使う場合
、３２ビット幅のレジスタのうち上位側（左側）の部分
を使うこと、 （２）３２ビットより小さい整数型データ、例えば、バ
イト，ハーフワードのデータを演算するとき、データを
左詰にし、右側に０を補って演算すること、 により、達成される． 〔作用〕 レジスタを３２ビットより小さいデータ、例えば、バイ
ト，ハーフワードのデータとして使う場合、３２ビット
のレジスタのうち上位側（左側）の部分を使うことによ
り、バイトサイズの０ビット目は、ハーフワード，ワー
ドのときにもＯビット目に対応する．そのため，サイズ
が違っても同じビット番号なら同じ位置を示すことにな
り、プログラマから見たときの特別な注意は不要になる
．また、３２ビットより小さい整数型データ，例えば、
バイト，ハーフワードのデータを演算するとき，データ
を左詰にし、右側にＯを補って演算することにより、演
算結果のフラグ（零フラグ，負フラグ，桁上げフラグ等
）を生成するとき、演算フラグはワードサイズのときの
ものを生成すれば、全てのサイズの場合に適用できる。

つまり、零フラグは３２ビット全体の零、負フラグは０
ビット目の値、桁上げフラグは０ビット目からの桁上げ
を検出すれば，全てのサイズの場合に適用できる．その
結果、それぞれのサイズに対応したフラグを全て生成す
る必要が無くなるので，演算回路におけるフラグ生成回
路が簡単になり，回路規模が小さくなる． 〔実施例〕 以下，本発明の一実施例を図を用いて説明する。

第１図は本発明の一実施例であるデータ処理装置のレジ
スタについて示した図である．レジスタ１・００は３２
ビットのデータ幅を持っている．本実施例のデータ処理
装置では、３２ビットのデータ幅をワードサイズと呼び
、半分の１６ビットのデータ幅をハーフワードサイズ、
８ビットのデータ幅をバイトサイズと呼ぶ．レジスタ１
００は１ワード分のデータ幅を持っている．レジスタ１
００にハーフワードサイズのデータや、バイトサイズの
データを格納するときには，第１図に示したように、レ
ジスタの上位側（左側）に詰めて格納する・． レジスタ内の各ビットは、ビット番号で１ビットずつア
クセスすることができる．ビット番号は、第１図に示し
てあるように、左端の最上位ビット１０１を０ビット目
とし，右側の下位ビットにいくに従ってビット番号が大
きくなるように付けられている．そのため、ハーフワー
ドサイズや、バイトサイズのデータを上記の様にレジス
タに格納することにより、ワードサイズのＯビット目は
ハーフワードやバイトサイズでアクセスしても、常に，
０ビット目となる． 第２図はメモリ上のデータをアクセスする場合の図であ
る．メモリには１バイト単位にアドレスが付けられてい
る．メモリ上のワードサイズやハーフワードサイズのデ
ータを扱う場合、第２図の様になり、小さいアドレスに
対応するバイトがデータの上位側になる．例えば、＄２
０００８地のハーフワードサイズのデータをアクセスす
ると，＄２０００番地の内容がデータの上位側になり、
＄２００１番地の内容がデータの下位側になる．また．
＄２０００番地のワードサイズのデータをアクセスする
と、＄２０００番地から＄２００３番地までの内容が、
第２図に示す様に、データとして扱われる． 本実施例のデータ処理装置ではビットを操作する命令の
１つとして，ＢＴＳＴ命令がある。ＢＴＳＴ命令は、処
理するビット番号とそのビットが格納されている場所を
オペランドとして指定する．ＢＴＳＴ命令は、指定され
たビットの０または１をテストして演算フラグに反映す
る命令である．次の３種の命令 ＢＴＳＴ　　＃Ｏ，（＄２０００）．ｗＢＴＳＴ　　＄
０．（＄２０００）．ｈＢＴＳＴ　　　ＳＯ，　　（＄
２０００）．　　ｂは，メモリの＄２０００番地から始
まる、それぞれワードサイズ，ハーフワードサイズ，バ
イトサイズのデータの０ビット目をテストする命令であ
る。各命令ともビット番号がＯであるので、第２図に示
す様に，各命令とも同一のビット（左端のビット）２０
１をテストする命令である。

一方，次の３種の命令 Ｂ　’ｒＳ　’ｒｎ　Ｏ　，　Ｒ　１　．　ｗＢＴＳＴ
　　＄０，Ｒ１．ｈ ＢＴＳＴ　　＃０．Ｒｌ．ｂ は、１番目のレジスタを，それぞれワードサイズ，ハー
フワードサイズ，バイトサイズのデータとして、０ビッ
ト目をテストする命令である。各命令ともビット番号が
Ｏであるので、第１図に示す様に、各命令とも同一のビ
ット（左端のビット）１０１をテストする命令である． 第３図は従来のデータ処理装置のレジスタについて示し
た図である，従来は、レジスタのサイズより短いデータ
をレジスタに格納するとき、レジスタの下位側（右側）
に詰めて格納していた．そのため、上記の様なビット操
作命令を実行すると、データのサイズにより、同じビッ
ト番号が指すビット位置が変ってしまう。例えば、上記
のＢＴＳＴ命令を実行した場合を考えてみると、 ＢＴＳＴ　　１１０，Ｒｌ．ｗ は、レジスタの最上位ビットであるＯビット目３０１を
対象にしているが、 ＢＴＳＴ　　＃Ｏ，Ｒｌ．ｈ は，レジスタの１６ビット目３０２を対象にしており、
また、 ＢＴＳＴ　　＃Ｏ，Ｒｌ．ｂ は，レジスタの２４ビット目３０３を対象にしている． 以上の様に、従来のデータ格納方式によると、レジスタ
に格納されたデータのビット番号がデータのサイズによ
り変化してしまうという問題点があった． 本実施例のデータ格納方式によれば、サイズの短いデー
タをレジスタの左側に詰めているので、ビットテスト命
令の様にビット番号でデータをアクセスする場合、同じ
ビット番号のビット位置がサイズによって変ることがな
い．したがって、プログラムを作成するときに、サイズ
によるビット番号のずれを意識しなくても良いので、プ
ログラムの作成が容易になり、また、エラーの発生を未
然に防止することができる。

第４図は本発明の一実施例であるデータ処理装置の演算
フラグの生成方式について示した図である。本データ処
理装置の演算フラグには、演算時の最上位ビットからの
桁上がりを示す桁上げ（キャリー．Ｃ）フラグ，及び、
演算結果の正または負を示す負（ネガティブ、Ｎ）フラ
グ、演算結果の零または非零を示す零（ゼロ、Ｚ）フラ
グがある． 第４図（ａ）はワードサイズの整数型データの加算にお
ける演算フラグの生成方式を示している．Ｃフラグは０
ビット目からの桁上げ４０１、Ｎフラグはビット０の値
４０２、Ｚフラグは３２ビット全部のオールＯを検出（
４０３）Ｌ，て反映する．第４図（ｂ）はハーフワード
サイズの整数型データの加算における演算フラグの生成
方式を示している．演算に先立ち入力データは、図に示
す様に、左詰めにされ、左側の残りの部分には０が補充
されている。この場合、左側のＯは演算に関与しないの
で，Ｃフラグは０ビット目からの桁上げ４０１．Ｎフラ
グはビット０の値４０２、また、２フラグは３２ビット
全部のオールＯを検出（４０３）して反映すれば良い． 第４図（ｃ）はバイトサイズの整数型データの加算にお
ける演算フラグの生成方式を示している．第４図（ｂ）
と同様に、演算に先立ち人力データは、図に示す様に、
左詰めにされ、左側の残りの部分にはＯが補充されてい
る．この場合も同様に、右側のＯは演算に関与しないの
で，ＣフラグはＯビット目からの桁上げ４０１、Ｎフラ
グはビットＯの値４０２、また，Ｚフラグは３２ビット
全部のオールＯを検出（４０３）Ｌ，て反映すれば良い
．第５図は、データを右詰めにして演算する、従来のデ
ータ処理装置における、演算フラグの生成方式を示した
ものである． 第５図（ａ）はワードサイズの整数型データの加算にお
ける演算フラグの生成方式を示している．ＣフラグはＯ
ビット目からの桁上げ５０１．ＮフラグはビットＯの値
５０２．Ｚフラグは３２ビット全部のオールＯを検出（
５０３）Ｌ／て反映する．この場合は本発明の実施例と
同じになる．第５図（ｂ）はハーフワードサイズの整数
型データの加算における演算フラグの生成方式を示して
いる．Ｃフラグはレジスタの１６ビット目からの桁上げ
５１１、Ｎフラグは１６ビット目の値５１２，また、２
フラグは下位１６ビットのオールＯを検出（５１３）Ｌ
て反映する必要がある．第５図（ａ）はバイトサイズの
整数型データの加算における演算フラグの生成方式を示
している．Ｃフラグは２４ビット目からの桁上げ５２１
、Ｎフラグは１６ビット目の値５２２、また、２フラグ
は下位８ビットのオール０を検出（５２３）Ｌて反映す
る必要がある． 以上の様に、本発明の実施例によれば，演算フラグの生
成回路をデータのサイズ毎に持つ必要が無くなるので，
演算フラグの生成回路を簡略化できる． なお，上記の説明では、演算として加算の場合について
説明したが，減算、或いは、ＡＮＤ／ＯＲの様な論理演
算の場合でも、右側にＯを補って演算しても問題無いこ
とは明らかである。

第６図はレジスタ内の整数型データのサイズ変換につい
て示したものである． 第６図（ａ）はバイトサイズのデータをワードサイズに
変換する様子を示している．バイトサイズのデータはレ
ジスタに左詰めで格納されているので，ワードサイズに
拡張する場合は、２４ビット右にシフトすれば良い．こ
こで、データを符号無しの２進数とみなす場合は左側か
ら０をシフトインすれば良い．また，データを符号付き
の２進数とみなす場合は最上位のビットと同じ値を左側
からシフトインすれば良い． 第６図（ｂ）はハーフワードサイズのデータをワードサ
イズに変換する様子を示している．バイトサイズからワ
ードサイズへの場合と同様に，ハーフワードサイズのデ
ータもレジスタに左詰めで格納されているので、ワード
サイズに拡張する場合は、１６ビット右にシフトすれば
良い．第６図（ｃ）はバイトサイズのデータをハーフワ
ードサイズに変換する様子を示している．この場合も同
様に、バイトサイズのデータがレジスタに左詰めで格納
されているので，ハーフワードサイズに拡張する場合は
、８ビット右にシフトすれば良い． 以上述べた様に、データを符号無しの２進数として扱う
場合はＯをシフトインし、データを符号付きの２進数と
して扱う場合は符号をシフトインすれば良い．これらの
処理は，マイクロプロセッサの基本的な命令である、論
理右シフト命令と算術右シフトによって容易に実現でき
る．また逆に、長いサイズのデータを短いサイズに変換
する場合は、左にシフトすれば良い．つまり、ワードサ
イズからハーフワードサイズに変換するときは，右側か
ら０をシフトインしながら，１６ビット左にシフトすれ
ば良い．同様に、ワードサイズからバイトサイズに変換
するときは、２４ビット左にシフトし、ハーフワードサ
イズからバイトサイズに変換するときは、８ビット左に
シフトすれば良い． なお、上記のようにデータのサイズを大きくする場合は
、データの符号付き／符号無に関係なく、左からシフト
インする値は常にＯで良い。したがって，この処理も，
マイクロプロセッサの基本的な命令である左シフト命令
によって容易に実現できる． 以上の様に、本発明のデータ処理装置では、データのサ
イズの変換をシフト命令で容易に実現できる．従来のデ
ータ処理装置では、サイズ変換のための専用命令を特別
に設けておく必要があったが，本発明によれば、基本的
なシフト命令を使って容易に実現できるので、特別な命
令を設ける必要がなくなり、命令体系をシンプルにする
ことができる． 第７図は以上に述べてきた本発明の一実施例であるデー
タ処理装置のブロック図である．データ処理装置７００
はレジスタＲｌ（７１１）、Ｒ２　（７１２），Ｒ３　
（７１３）．バレルシフタ７２０、演算器７３０、デー
タ長補正用マスク回路７３１，７３２、メモリデータレ
ジスタ７４０、メモリデータアライナ７４１，メモリバ
ス７４２，及び、データバス７５１，７５２，７５３か
ら成る。

レジスタ７１１，７１２，７１３，７４０、データバス
７５１，７５２，７５３，７４２，及び、演算器類（７
２０，７３０）のデータ輸は３２ビット（４バイト）あ
り、これをワードサイズとよぶ． メモリデータレジスタ７４０は、メモリとのデータ転送
時にバッファとして使用される．メモリデータアライナ
７４１は，４バイトの境界にないメモリデータを扱うと
きに、データの位置を調整するために使用される． 演算器７３０は左詰めにされたデータの加減算，及び、
論理演算を行い、演算結果と演算フラグ７６０を出力す
る．データ長補正用マスク回路７３１，７３２は、ワー
ドサイズより小さいサイズのデータを演算するとき、左
詰めにされたデータ以外の部分に０を挿入するための回
路である．なお、本実施例では上記の様に，データ長補
正用マスク回路７３１，７３２を用いてＯを挿入してい
るが、（１）演算結果をレジスタに格納するとき，右側
のＯも一緒に書き込むこと、（２）短いデータをメモリ
から読み出すとき、アライナ７４１によって右側に０を
補う様にすることにより、データ長補正用マスク回路７
３１，７３２を省略することもできる． バレルシフタ７２０はシフト命令に対応する処理を１サ
イクルで実行する回路である。

次に本実施例の動作について、例をあげて説明する． レジスタ７１１に格納されているハーフワードサイズの
符号付き整数データと、レジスタ７１２に格納されてい
るバイトサイズの符号付き整数データとを加算して、ハ
ーフワードサイズの符号付き整数データとして、レジス
タ７１３に格納する場合を考える． （１）レジスタ７１２のバイトサイズの符号付き整数デ
ータをバレルシフタ７２０を用いて、８ビット分、右に
算術シフトし、その結果を、レジスタ７１２．に格納す
る． （２）レジスタ７１１、及び、７１２の内容をそれぞれ
バス７５１，７５２を介して、演算器に７３０に入力し
て加算する．なおこのとき、入力データは、それぞれデ
ータ長補正用マスク回路７３１，７３２によって、３２
ビットデータ幅のうち右側１６ビットは０にマスクされ
て、演算される． （３）演算器７３０の演算結果をレジスタ７１３に格納
する．また同時に、演算結果のＯビット目からの桁上が
りを桁上げフラグ、０ビット目の値を負フラグ、３２ビ
ット全体のオールＯを検出してそれを零フラグとする． 以上の様に本発明の実施例によれば，演算器やレジスタ
のデータ幅より小さいデータを容易に処理することがで
きる． 〔発明の効果〕 以上述べてきたように本発明によれば、レジスタのビッ
ト番号がデータのサイズによって変らないので，メモリ
のビット番号と同様に扱うことができ、プログラム作成
時にビット番号に対する特別な注意が不要になり、プロ
グラムの作成不良が混入する確率を少なくできる効果が
ある．また、演算フラグの生成回路がデータのサイズに
よる影響を受けないので、生成回路の簡略化ができ、回
路規模削減、並びに、動作速度向上の効果がある． また、本発明によれば、データのサイズを更に拡張する
ときにも、ビット番号の付け方が容易に拡張でき、並び
に、演算フラグの生成回路は変更が不要であることから
、データサイズを拡張したデータ．処理装置の移行が容
易に行なえるという効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ処理装置のレジ
スタの図、第２図は同じくメモリの図、第３図は従来の
データ処理装置のレジスタの図，第４図は本発明の一実
施例であるデータ処理装置における演算フラグの生成方
式を示す図、第５図は従来のデータ処理装置における演
算フラグの生成方式を示す図、第６図は本発明の一実施
例であるデータ処理装置におけるデータサイズの変換方
式を示す図，第７図は本発明の一実施例であるデータ処
理装置のブロック図である． １００・・・レジスタ、７００・・・データ処理装置、
７１１，７１２，７１３・・・レジスタ、７２０・・・
バレルシフタ、７３０・・・演算器．７３１，７３２・
・・データ長補正用マスク回路、７４０・・・メモリデ
ータレジスタ、７４１・・・メモリデータアライナ，７
４２・・・メモリデータバス、７５１，７５２，７５３
・・・データバス． 第 ■ （αつ 第 口 （ｂ） ４ｏ３ ３２ビ，トう辷イイ（シ１１＝４今ｊｌ二，←一−一一
一一一 ノＶイト 第 ハーフワード 口 箒 凹 ／ＤＯ　　　レシ゛スタ ／ｏ＋　　　ｆｔｒイ立ビノト ２０１　　　最ｔ仕ビ・７ト 奉 目 （α） 第 占 図 （　しり 第 Ｓ 口（Ｃ） 第　６　口（α） パイトーワード 第　　６　　図　（ト〕 ハーフ７−ドー　ワード 第　６　口（Ｃ） ノＶイト　ーハーフヮード

Claims (1)

1. 【特許請求の範囲】 １、整数型データとして、複数種類のサイズのデータを
   処理することができるデータ処理装置において、 該データの第１のサイズは、プロセッサ内のレジスタの
   データ幅と同じであり、 該データの第２のサイズは、該第１のサイズの２分の１
   、または、４分の１のサイズであり、該レジスタを該第
   ２のサイズのデータとして使用するときには、該レジス
   タの上位側（左側）を使う ことを特徴とするデータ処理装置。 ２、請求項１記載のデータ処理装置において、該データ
   のビット番号は、最上位ビットを０ビット目とし、以下
   、下位側（右側）のビットにいくにしたがつて、順次大
   きくなるように、ビット番号を対応付ける ことを特徴とするデータ処理装置。 ３、整数型データとして、複数種類のサイズのデータを
   処理することができるデータ処理装置において、 該データの第１のサイズは、プロセッサ内の演算器のデ
   ータ幅と同じであり、 該データの第２のサイズは、該第１のサイズの２分の１
   、または、４分の１のサイズであり、該第２のサイズの
   データを演算するとき、該データを左詰めにして、該演
   算器の上位側を使つて演算する ことを特徴とするデータ処理装置。 ４、請求項３記載のデータ処理装置において、該第２の
   サイズのデータを左詰めにして演算するとき、右側の残
   りの部分に０を挿入して演算する ことを特徴とするデータ処理装置。 ５、請求項３記載のデータ処理装置において、該第２の
   サイズのデータを演算するとき、 該演算器の演算結果のうち左端の最上位ビットを、該第
   ２のサイズのデータ演算の負フラグとする ことを特徴とするデータ処理装置。 ６、請求項３記載のデータ処理装置において、該第２の
   サイズのデータを演算するとき、 該演算器の演算結果のうち左端の最上位ビットからの桁
   上がりを、該第２のサイズのデータ演算の桁上げフラグ
   とする ことを特徴とするデータ処理装置。 ７、請求項４記載のデータ処理装置において、該第２の
   サイズのデータを演算するとき、 該演算器の演算結果の全てのビットの零を検出して、該
   第２のサイズのデータ演算の零フラグとする ことを特徴とするデータ処理装置。