JPH022307B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、阻止電圧が高く、順方向電圧降下が
低くて、かつスイツチング速度の速い静電誘導サ
イリスタに関する。

基本的にはpnpn四層構造で構成される従来の
サイリスタは、ゲート電極によるスイツチオフが
難しく、しかもたとえゲートによる遮断ができて
もその速度が極めて遅いいという欠点を有してい
た。これに対し、ゲートを有するダイオード構造
に構成された静電誘導サイリスタ（以下SIサイリ
スタと称す。）は、ゲートによる遮断が極めて容
易で、しかもその遮断時間が速いという特長を備
えている。SIサイリスタの代表的構造例とその動
作原理を説明する図面を第１図に示す。第１図ａ
は、SIサイリスタの表面ゲート構造の代表例の断
面図である。

第１図ｂは、ゲート・ゲート間のチヤンネル断
面の遮断時のポテンシヤル分布、第１図ｃ及びｄ
は、カソード・アノード間の遮断時のポテンシヤ
ル分布、第１図ｅ及びｆは、ゲート・アノード間
の遮断時のポテンシヤル分布である。

第１図ａで、p⁺領域１１及び１４はアノード
領域、ゲート領域であり、n⁺領域１３はカソー
ド領域、n^-領域１２チヤンネルを構成する領域
である。１１′，１３′，１４′はAl、Mo、Ｗ、
Au等あるいはその他の金属、もしくは低抵抗ポ
リシリコンあるいはこれらの複層構造から成るア
ノード電極、カソード電極、ゲート電極である。
１６はSiO₂、Si₃N₄、Al₂O₃、AlN等あるいはそ
の他の絶縁層、もしくはこれらの複合絶縁層もし
くは複層絶縁層である。アノードに所定の正電圧
が加わつた状態でも電流の流れない遮断状態が実
現される理由を第１図ｂ乃至ｆのポテンシヤル分
布を用いて説明する。第１図ｂは、ゲートに所定
の逆バイアス（V_g＝Ｏも含めて）が加わつた状
態でのチヤンネル断面方向のポテンシヤル分布を
示す。これ以後のポテンシヤル分布はすべて電子
に対して示しており、ポテンシヤルの低い所程電
子は到達し易い。従つて、正電荷を持つホールは
全く逆でポテンシヤルの高い所に程到達し易い。
第１図でポテンシヤルＯとあるのが、カソードの
ポテンシヤルを示している。ｂ図中のV_biはゲー
トチヤンネル間の拡散電位である。チヤンネル中
央のポテンシヤルV_g ^*が電子の有する熱エネルギ
ーKT（Ｋ：ボルツマン定数、Ｔ：温度）より充
分大きければ、カソードからこの障壁を越えてア
ノード側に注入される電子は殆んど存在しない。
第１図ｃ及びｄは、チヤンネル中央のカソードか
らアノードまでのポテンシヤル分布を示してい
る。ｄでのアノード電圧V_aは、ｃ図の場合より
大きくなつている。アノード側に示されている
V_biはアノード・チヤンネル間の拡散電位である。
カソード側からの電子注入は、カソード前面に生
ずるポテンシヤル最大になる点即ち、固有ゲート
のポテンシヤル障壁−V_g ^*により抑止されてい
る。一方、アノード側は、n^-領域１２のアノー
ド近傍が完全には空乏化せずに残るためp⁺n^-接
合の拡散電位によりチヤンネル領域へのホール注
入が抑止されている。即ち、カソードからアノー
ドに至る通路をみるとｎ＋n^-p⁺というダイオー
ド構造になつており、それに順方向電圧が加わつ
ても電流が流れない理由が判つたわけである。即
ち、カソード側アノード側にそれぞれキヤリア注
入を抑える電位障壁が生じていて、電流が流れる
ことを抑えているわけである。更に、アノード電
圧V_aを増大させた時のポテンシヤル分布が第１
図ｄである。カソード側はアノード電圧V_aの増
大につれて、逆方向ゲート電圧V_gをカソード・
ゲート間の耐圧の範囲内で大きくすれば常に十分
高いポテンシヤル障壁を作り得る。ゲート・カソ
ード間は最大順方向阻止電圧を実現するに充分な
耐圧があるとしている。ところが、アノード電圧
V_aがさらに増加して、アノード側はn^-領域１２
がアノード領域まで殆んど完全に空乏化してしま
えば、ホール注入を抑止するポテンシヤル障壁が
図示するように小さくなつてしまう。こうなる
と、カソード側の電子注入は抑えられているが、
アノード側からホールが注入されることになり、
ポテンシヤルの高い方にホールは流れ込む。そう
なると、固有ゲート近傍にもホールが流れ込むか
ら、固有ゲートのポテンシヤル障壁が実質的に低
下し、カソードからの電子注入が起るということ
になつて、電流が流れ始めてしまう。この状態
が、最大の順方向阻止電圧を与えることになる。
もちろん、ゲート・カソード間の耐圧が充分でな
い場合には、カソード側に十分なポテンシヤル障
壁ができずに、アノード側は十分にホール注入を
抑えていても、カソード側から電子注入が起つ
て、電流が流れ始めることもある。

第１図ｅ及びｆは、ゲート・アノード間のポテ
ンシヤル分布をｃ図及びｄ図のV_aに対して示し
ている。ゲート・アノード間はp⁺n^-p⁺構造とな
つており、アノードに正電圧V_a、ゲートに逆バ
イアス（負電圧）（V_g＝Ｏも含めて）が印加され
た状態では、ゲート側が逆方向に、アノード側が
順方向にバイアスされることになる。従つて、空
乏層はゲート側からアノードに向かつて拡がるこ
とになる。電界強度は、ゲート近傍のn^-領域が
一番強いことになる。ゲート・アノード間の電界
分布を、第１図ｆに相当する状態に対して、第１
図ｇに示す。最大電界強度E_naxは、当然のことな
がら、なだれ開始の閾値電界E_Bより小さくなけ
ればならない。カソード側やアノード側の電位障
壁が消滅する電圧印加状態で、E_naxがE_Bを越えれ
ば、最大順方向阻止電圧は、この電圧に決まつて
しまう。

大電力のスイツチングデバイスであるサイリス
タに要求される特性を列記すると、(1)最大順方向
阻止電圧V_{Ba nax}：大、(2)電圧増幅率μ：大（で
きるだけ小さなゲート電圧で大きな阻止の電圧実
現）、(3)導通時の電流Ia：大、(4)導通時電圧降下
V_fd：小（(3)、(4)の意味するところは、導通時の
抵抗小）、(5)スイツチング速度が速い、(6)遮断時
の電流利得Ｇ：大等である。

阻止電圧を大きくするためには、第１図でl₂を
長くしなければならない。しかしある程度以上長
くするようになると、この構造では、ゲート近傍
の電界速度E_naxが大きくなつて、なだれ開始の閾
値電界E_Bを越えてしまい、なだれによつて最大
阻止電圧が決まつてしまうことになる。なだれ開
始の閾値電界は、領域の厚さにもよることではあ
るが、Siでは略々200KV／cm程度、GaAsではも
う少し高い。又、不必要にl₂を長くすることは、
キヤリアの走行時間等を長くしてスイツチング速
度を遅くするし、また導通時の電圧降下V_fdを大
きくする。

本発明の目的は、叙上の欠点を除去し、電圧降
下が小さく、最大順方向阻止電圧も大きく、かつ
スイツチング速度も速い静電誘導サイリスタを提
供することにある。

以下図面を参照しながら本発明を説明する。

最大阻止電圧が許す限り、n^-領域１２の厚さ
は薄い程。スイツチング速度も速く、電流も多く
流れ、電圧降下も小さくて望ましい。そうするた
めには、内部の電界強度ができるだけ均一で、な
だれの閾値電界強度E_Bより小さく抑えられなけ
ればならない。電界強度を均一にするには、n^-
領域１２の不純物密度N_Dは低い程望ましい。し
かし、領域１２の不純物密度が低すぎると、アノ
ード近傍まで、低いアノード電圧で完全に空乏化
してしまい。アノード側のホール注入抑止機構が
きかなくなつて、最大阻止電圧V_{Ba nax}が低下す
る。

第２図は、本発明のSIサイリスタの絶縁ゲート
が主表面に設けられた構造である。この例で、ｐ
領域１４″は、駆動ゲートの役割を果するわけで
はない。カソード領域の電子は、絶縁ゲート１
４′により制御されて、絶縁ゲート（以後MOSゲ
ートと称す）とｐ領域１４″で囲まれるチヤンネ
ルを始めは、ほぼ主表面に沿つて横に流れ、次に
アノード方向に向かつて流れる。第２図ｂは、第
２図ａのカソード領域の紙面垂直方向の断面構造
を示している。図では、ｐ領域１４″には独立し
た電極１４が設けられている。１４には、独
立の電位が与えられてもよいし、浮遊状態になさ
れていてもよい。もちろん、カソード電極１３′
と直結してもよい。この場合には、アノードから
注入されたホールは、殆んどｐ領域１４″に流れ
込み、電極１４を介してカソード電極１３′に
流れるから、ホールのはけがよく動作速度が速
い。当然のことながら、MOSゲートになつてい
るので電流利得は非常に大きい。ｐ領域１４″が
浮遊状態のときには、ｐ領域１４″に流れ込んだ
ホールにより、従来のサイリスタと同じ動作が現
われ、MOSゲートによる遮断ができなくなる場
合がある。多くは、カソード電極と直結するか、
独立電位を与えて動作させることになる。第２図
ｃは、第２図ａを改良したものの例である。
MOSゲートが隣接するカソード領域間に均一に
設けられた例が第２図ａである。中央付近で本来
アノード方向に流れなければならない電子に対し
て、この構造では逆電界ができ易いので、第２図
ｃでは中央付近の絶縁層の厚さを厚くして、逆電
界の現れることを抑えている。第２図のｐ領域の
厚さや不純物密度は、最大阻止電圧印加時にアノ
ード・カソード間がパンチングスルーして直接電
流が流れることのないようにしておけばよい。同
時に、ｐ領域１４″には電流が流れるから、流れ
る電流により生じる電圧降下が充分無視できる程
度に小さくなるように、寸法及び不純物密度を選
べばよい。不純物密度は比較的高いことが望まし
いことになる。

第２図ｄ及びｅは、ゲート・アノード間のポテ
ンシヤル分布である。

内部の電界強度はできるだけ均一にして、しか
も所定のアノード電圧まで電流が流れないように
するには、第２図ａに示すような構造にすればよ
い。即ち、ゲート・アノード間の殆んどの領域は
不純物密度の極めて低いn^--領域１２により構成
され、アノード近傍にだけ不純物密度の比較的高
いｎ領域１５を設ければよい。他の領域は、第１
図ａと全く同様である。

第２図ｅは、第２図ｄに比べてV_aの値が大き
い場合のポテンシヤル図を示している。各領域の
役割は第１図の場合と同じである。新たにｎ領域
１５がアノードに隣接して設けられている。最大
阻止電圧V_{Ba nax}は、n^--領域１２の厚さでかせ
ぎ、アノード側のホール注入抑止はｎ領域１５で
行なう構造になつている。

第２図ｅのポテンシヤル分布は、ほぼ最大阻止
電圧が印加された状態に対応している。ゲートか
ら延びた空乏層が、ｎ領域１５中に入り込みほと
んどアノード領域の到達した状態になつている。
その時の、n^--領域ゲート領域接合面の最大電界
E_naxがなだれ開始の閾電界E_Bよりやや小さな値に
なされており（第２図ｆ）、なだれは開始してい
ない。この電圧印加状態でゲート印加の逆バイア
スも、ゲート・カソード間耐圧に近いように設計
することが望ましい。ｎ領域１５の厚さが厚すぎ
ると、最大阻止電圧印加時でも空乏層にならない
領域がｎ領域１５に多量に残つて、ポテンシヤル
が平坦な部分が長く存在することになる。即ち、
ゲートが開いて電子が流れ込み、ｎ領域１５に電
子が蓄積してアノード側障壁が消滅しても、アノ
ードからチヤンネル側に注入されるホールの注入
効率が低下し、同時にホールの注入速度が遅くな
つて、スイツチング速度の劣化及びV_fdの増大を
引き起す。したがつて、ｎ領域１５は薄い程望ま
しいことになる。薄い領域でしかも所定の最大阻
止電圧で空乏層がほぼアノードに到達するように
するためには、ｎ領域１５の不純物は高い程望ま
しいことになる。ただし、ｎ領域１５の不純物密
度が高い程、ホールのポテンシヤル障壁を引き下
げるために、その領域に流れ込まなければならな
い電子の量が多くなつて、スイツチング時間をや
や遅くすることが起つてくる。

n^--領域１２の不純物密度をN_D1とするとn^--領
域１２が全領域空乏化したときのゲート絶縁膜端
とｎ領域１５に隣接する所の電界強度の差は、
略々N_D1ql2／εで与えられる。ｑは単位電荷、ε
は誘電率である。l₂＝500μｍとすると、N_D1＝１
×10¹³cm^-3としたときのN_D1ql2／εの値は、およ
そ80KV／cmになる。ゲート絶縁膜端面での電界
強度E_naxを、150KV／cmに抑えると、l₂＝500μｍ
で5500V程度の阻止電圧が実現される。E_naxが
180KV／cmまで許せれば、7000V程度の阻止電圧
がl₂＝500μｍで実現される。N_D1＝１×10¹²cm^-3
とすると、N_D1ql2／εはほぼ8KV／cmとなる。こ
の時には、ゲート端電界強度E_naxが150KV／cm
で、l₂＝500μｍとすると7200V程度の阻止電圧が
実現される。l₂を例えば、50μｍとする。N_D1＝１
×10¹³cm^-3としたときのN_D1ql2２／εの値は、お
よそ8KV／cm、N_D1＝１×10¹²cm^-3としたときで
あれば、N_D1ql2／εはおよそ0.8KV／cmとなる。
E_naxを150KV／cmに抑えると、このSIサイリス
タでは、それぞれ、730V、及び750V程度の最大
順方向阻止電圧が実現される。N_D1を１×10¹³cm
^-3程度の値にすれば、たとえば、400Vの阻止電
圧は、27μｍ以下のl₂で実現される。n^--領域１２
とｎ領域１５の境界の電界強度は、E_nax−
N_D1ql2／εで与えられる。従つて、ｎ領域１５の
不純物密度N_D2及び厚さl₃は、略々次の関係を満
すように決定する。

E_nax−N_D1ql2／ε≒N_D2ql3／ε ……(1) N_D2＝１×10¹⁶cm^-3なら、l₃は1μｍ程度であれ
ば充分だし、N_D2＝１×10¹⁷cm^-3ならl₃は0.1〜
0.2μｍで充分である。N_D2を１×10¹⁵cm^-3であれ
ばl₃は10μｍ程度以下である。最大阻止電圧
V_{Ba nax}は、略々次の式で与えられる。

V_{Ba nax}≒（E_nax−N_D1ql2／2ε）l₂ ＋N_D2ql2 ²／2ε ……(2) この値が実現されるためには、カソード・ゲー
ト間の耐圧が高くて、ゲートを充分逆バイアスで
きて、カソード側から電子注入が起らないような
十分なポテンシヤルバリアがゲートにより生成で
きるときに限られる。E_naxは、なだれ開始の閾値
電圧E_Bとの関係で決めればよい。式(2)によれば、
できるだけ薄いl₂で大きな阻止電圧を実現するに
は、N_D1は小さい程望ましいことがわかる。即
ち、領域１２は、真性半導体もしくは実質的に真
性半導体に近いｉ領域であることが望ましい。即
ち、N_D1ql2／2εがE_Bにくらべて充分無視できる程
に小さく選べばよいわけである。

このように、本発明のSIサイリスタにおいて
は、最大順方向阻止電圧V_Banaxが、できるだけ薄
いデバイス厚さで実現されるように、カソード側
固有ゲートの電位障壁高さ、アノード側電位障壁
高さ、及びゲート絶縁膜界面の電界強度がなだれ
閾値電界E_Bを越えないようにするなどの配慮が
なされている。内部の電界強度が略々均一である
ことから、導通状態になつた時の電流値が大き
く、同時に順方向降下電圧が低い。また、ゲート
に逆方向バイアスを加えて遮断するときも、かな
りのキヤリアがドリフトで走行していることか
ら、スイツチング時間が短いことになる。

本発明の他の実施例ついて説明する。以後の構
造では、１チヤンネル分だけ示すことにする。大
電流にするには、これらを多数並列にならべたマ
ルチチヤンネル構造にすればよい。

第３図は、同じくMOSゲートSIサイリスタの
断面構造例である。MOSゲートが切り込まれた
領域の側面に沿つて設けられている。

この構造は、文字どおりp⁺nn^--n⁺ダイオード
のMOSゲート制御型SIサイリスタとなつている
から、アノードから流れ込んだホールはすべてカ
ソードに流れ込むことになり、遮断時の速度がや
や遅くなるという欠点が存在する。ただし、ター
ンオフ利得は極めて大きい。

第４図は、分割ゲート構造の本発明のSIサイリ
スタである。この分割ゲート構造では、一方の
p⁺ゲート領域１４″はチヤンネル領域の電位を設
定するために零を含めた固定電位が与えられてお
り、同時にホールの吸い出し電極の役割をしてい
る。第４図では、固定電位ゲートがカソードに直
結された例が示されている。

第４図で、１４′が駆動MOSゲート、p⁺領域１
４″は固定電位ゲートである。駆動ゲートが半分
に減少するから、静電容量が小さくなつて、動作
速度が速くなり、同時に駆動ゲートに流れ込むホ
ールの量が全く無いので、電流利得が大きくな
る。

分割ゲート構造の欠点の１つは、大電圧を阻止
するために、駆動ゲートに大きな逆ゲートバイア
スを加えると、固定電位ゲートと駆動ゲートの間
にパンチングスルー電流が流れることである。分
割ゲートの特長を生かしながら、この分割ゲート
の唯一の欠点とも言えるゲート間のパンチングス
ルー電流を極端に減少させた例が第４図に示され
ている。第４図では、固定電位ゲートのチヤンネ
ルに沿う側面に絶縁層が設けられている。アノー
ドからのホールの一部もしくは多くは、固定電位
ゲートの底面に流れ込んで、カソード電極の電流
となる。

第４図は、駆動ゲート及び固定電位ゲートが殆
んど同一の深さまで設けられた例を示したが、必
ずしもこうする必要はない。固定電位ゲートをよ
り深く設けることによつて、ホールの吸い出し効
率をよくし、大電圧の遮断をより容易にすること
もできる。

以上、本発明を具体的に参照しながら説明した
が、本発明がこれら具体例に限らないことはもち
ろんである。導電型を全く反転したものでもよい
ことはもちろんである。この場合、領域１１が
n⁺領域になり順方向状態では負の電圧が印加さ
れるが、本発明では領域１１を電圧の正負にかか
わらずアノード領域と呼ぶことにする。要するに
アノードに隣接してそのカソード側にアノード領
域とは反対導電型の不純物密度の高い薄層を挿入
し、カソード領域までのチヤンネル構成領域をで
きるだけ不純物密度の低い領域で構成した構造の
ものであればよい。最大阻止電圧をできるだけ大
きくするように、低不純物密度領域の電界強度を
できるだけ均一にすることによつて、なだれ開始
閾値電界ぎりぎりまでの動作を行なわせることが
でき、アノード側のキヤリア注入による阻止電圧
低下は、比較的不純物密度を高くした薄層領域で
抑えている。薄層領域は薄くなされているから、
アノードからのキヤリア注入効率がよく、また注
入キヤリアが非常に速くチヤンネル側に注入され
るから、速度も速く、電圧降下も小さく、かつ導
通時の電流も大きいという特長を有している。最
大阻止電圧を大きくするには、領域１２を厚くす
ればよい。電流を大きくするには、チヤンネル数
を増せばよい。

これまで、本発明のできるだけ短いカソード・
アノード間隔で順方向最大阻止電圧を大きくする
ことに重点を置いて説明してきた。ところで、多
くの場合サイリスタには、順方向耐圧と同時に逆
方向耐圧も要求される。逆方向耐圧は、たとえば
第２図ａのアノードからカソードに至る
p⁺nn^--n⁺ダイオード構造の逆方向特性で決定す
る。n^--領域１２の不純物密度が非常に低くて実
質的に真性領域とみなせる場合の逆方向電圧V_a
印加時のカソード・アノード間のポテンシヤル分
布及び電界分布を第５図ａ及びｂに示す。第２図
ｂのアノード接合部最大電界強度は、ほぼ E_nax≒１／l₁＋l₃｛V_a＋V_bi ＋N_D2ql3／ε（l₁＋l₃／２）｝ ……(3) で与えられる。この電界強度E_naxがなだれ閾値電
界E_Bに達すると、なだれ電流が流れ始めてしま
う。逆方向耐圧V_{ar nax}は、従つて次式で与えら
れる。

V_{ar nax}≒E_B（l₁＋l₃）−V_bi −N_D2ql3／ε（l₁＋l₃／２） ……(4) たとえば、l₁＝500μｍ、N_D1＝１×10¹²cm^-3、l₃
＝1μｍ、N_D2＝１×10¹⁶cm^-3として、E_B＝
200KV／cmとすると、V_{ar nax}はおよそ2000Vと
なる。最大順方向耐圧が、7000V以上あるわけで
あるから、この程度の逆方向耐圧では不十分なこ
とが多い。このデバイスで、順方向と同程度の逆
方向耐圧を持たせる動作をさせるためには、この
デバイスと直列に、たとえば、Siのシヨツトキダ
イオードを第６図のように接続すればよい。D₁
はシヨツトキダイオード、Q₁は本発明のSIサイ
リスタである。シヨツトキダイオードは、所定の
厚さを有するｎ形高抵抗領域の一方の主表面に
n⁺領域を設け、地方の主表面にAl、Pd、Pt、Au
等あるいはその他の金属によるシヨツトキ接合を
設ければよい。ｎ形高抵抗領域の不純物密度及び
厚さは、逆方向耐圧の要求値及び順方向電圧降下
値などから決定すればよい。シヨツトキダイオー
ドでは多数キヤリアが流れるから、そのスイツチ
ング速度は速い。シヨツトキダイオードは順方向
降下電圧がやや大きくなり易いから、その時には
p⁺in⁺ダイオード等を用いればよい。

本発明のSIサイリスタだけで所定の逆方向耐圧
とを実現するには、n^--領域１２とｎ領域１５の
不純物密度及び厚さを略々次のように選べばよ
い。逆方向耐圧は、p⁺(11)ｎ（15）接合部の最大電
界が、なだれ閾値電界E_Bを起すことになるなだ
れ電流が流れ始めることによる。従つて、 E_nax≒N_D1ql2／ε＋N_D2ql3／ε≒E_B ……(5) V_{ar nax}≒N_D1ql2 ²／2ε＋N_D2ql3 ²／2ε ＋N_D1ql2l3／ε ……(6) 即ち、p⁺(11)ｎ（15）接合面の電界強度が略々な
だれ閾値電界E_Bに等しくなるようにl₂、l₃を選べ
ばよい。従つて、第７図に示すような絶縁ゲート
型SIサイリスタ（MOSSIサイリスタ）では、逆
方向電圧印加時におけるゲート領域のパンチング
スルーの問題が存在しないから大きな逆耐圧が得
られる。たとえば、ｉ領域の不純物密度が１×
10¹²cm^-3以下でl₁≒l₂≒500μｍ、l₃＝1μｍ、N_D2≒
６×10¹⁵cm^-3とすると、最大順方向阻止電圧、逆
方向耐圧ともに5000V近い値が実現される。

遮断時のスイツチオフ速度を速くするには、領
域１２等にキラー効果を持つ物質を適当量添加す
ればよい。SiであればAu等がその代表例である。
しかしキラーの密度があまりに多いと、カソー
ド、アノードから注入されるキヤリアのチヤンネ
ル内での分布が急峻になつて空間電荷抵抗の増大
をきたし、電圧降下を大きくする。電圧降下が所
定の値以下になる範囲で、キラー密度を増せばよ
い。

たとえば、平面ゲート構造で、l₂≒400〜500μ
ｍ、l₃≒1μｍ、N_D1≒10¹²cm^-3、N_D2≒１×10¹⁶cm
^-3でたとえばカソードストライプ２×100μｍを
10⁶チヤンネル程度備えた、デバイスで適量Au添
加したものでは、最大阻止電圧5000V以上、導通
時の電流2000A程度、遮断時のスイツチオフ時間
数μsec、電圧降下2V程度以下の動作が実現され
る。

l₁、l₂、l₃、N_D1、N_D2等のデバイス設計諸量は、
要求仕様に応じて決定すればよい。

本発明の静電誘導サイリスタは、従来公知の結
晶技術、拡散・イオン注入技術、リソグラフイ技
術、微細加工技術、酸化技術、CVD技術、ウエ
ツト及びドライエツチング技術、配線技術等によ
り製造できる。

本発明の静電誘導サイリスタは、阻止電圧が高
く、導通時の電流が大きく、電圧降下は小さく、
かつスイツチング速度が速い等、特に大電力制
御、スイツチング用としてその工業的価値は極め
て高い。

【図面の簡単な説明】

第１図ａ乃至ｇはSIサイリスタの従来例を示
し、ａはSIサイリスタの断面構造例、ｂはゲート
間のポテンシヤル分布、Ｃ及びｄはカソード・ア
ノード間ポテンシヤル分布、ｅ乃至ｆはゲート・
アノード間ポテンシヤル分布、ｇはゲート・アノ
ード間の電界分布を示す図、第２図ａ乃至ｆは本
発明の静電誘導サイリスタの実施例を示し、ｄ及
びｅはゲート・アノード間ポテンシヤル分布、ｆ
はゲート・アノード間の電界分布を示す図、第３
図及び第４図は本発明の静電誘導サイリスタの断
面構造例、第５図ａ及びｂは本発明のSIサイリス
タの逆方向電圧印加時のポテンシヤル分布及び電
界分布、第６図は本発明のSIサイリスタの使用
例、第７図は本発明のSIサイリスタの断面構造例
である。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型不純物密度N_D3、誘電率εの高抵
   抗半導体基板領域１２と、前記高抵抗半導体基板
   領域の一方の主表面に形成された第１導電型高不
   純物密度のカソード領域１３と、前記高抵抗半導
   体基板領域の他方の主表面に形成された前記第１
   導電型とは反対の導電型の第２導電型高不純物密
   度のアノード領域１１と、前記アノード領域と前
   記高抵抗半導体基板領域との間に形成された第１
   導電型で厚さl₃、不純物密度N_D2の薄い層１５と、
   前記カソード領域の近傍に形成された第２導電型
   高不純物密度の固定電位ゲート領域１４″と、前
   記カソード領域の近傍の前記高抵抗半導体基板表
   面に形成された絶縁膜１６と、前記絶縁膜の一部
   に隣接した駆動絶縁ゲート電極１４′とで少なく
   共構成され、前記固定電位ゲート領域と前記駆動
   絶縁ゲート電極とで前記高抵抗半導体基板の一部
   を主電流通路を形成すべくはさみ、前記駆動絶縁
   ゲート電極直下の絶縁膜と前記薄い層との間の、
   前記高抵抗半導体基板領域の厚さをl₂とする時、
   前記駆動絶縁ゲート電極近傍の高抵抗半導体領域
   の電界強度Eqsがなだれ閾電界E_B以下とすべく Eqs≦E_B Eqs−N_D1ql2／ε≒N_D2ql3／ε ……(2) ｑ：単位電荷量 を満足するように前記薄い層の厚さl₃及び不純物
   密度N_D3を設定し、かつこの時の順方向最大阻止
   電圧V_{Ba nax}がほぼ V_{Ba nax}≒（Eqs−N_D1ql2／２）l₂ ＋N_D2ql3 ²／2ε ……(3) で与えられることを特徴とする静電誘導サイリス
   タ。 ２ 前記固定電位ゲート領域が、前記カソード領
   域の底部に隣接して、前記カソード領域よりは大
   きく広がり、前記カソード領域とは独立したベー
   ス電極１４を取つたことを特徴とする前記特記
   請求の範囲第１項記等の静電誘導サイリスタ。 ３ 前記駆動絶縁ゲート電極が、前記カソード領
   域が形成されて主表面よりの切り込み領域の側面
   に沿つて設けられたことを特徴とする前記特許請
   求の範囲第１項記載の静電誘導サイリスタ。 ４ 前記駆動絶縁ゲート電極と前記カソード領域
   が対向する部分に絶縁層が介在したことを特徴と
   する前記特許請求の範囲第１項乃至第３項のいず
   れか一項に記載の静電誘導サイリスタ。 ５ 前記高抵抗半導体基板もしくは前記薄い層に
   キラー効果をもつ物質を適当量添加したことを特
   徴とする前記特許請求の範囲第１項乃至第４項の
   いずれか一項に記載の静電誘導サイリスタ。 ６ 前記高抵抗半導体基板領域を実質的に真性半
   導体領域で形成し、 N_D2ql3／ε≒E_B／２ ……(4) を満足するように前記薄い層の厚さl₃及び不純物
   密度N_D2を選ぶことによつて最大順方向阻止電
   圧、逆方向耐圧をともにE_Bl2／２に近い値に設定
   されたことを特徴とする前記特許請求の範囲第１
   項乃至第５項のいずれか一項に記載の静電誘導サ
   イリスタ。 ７ アノード・カソード間に最大逆方向電圧
   V_{ar nax}を印加し、前記アノード領域と、前記薄
   い層との間のpn接合面の最大電界強度E_naxがほ
   ぼなだれ閾電界強度E_Bに等しくなつた時に、ア
   ノード領域側から前記高抵抗半導体基板中に広が
   る空乏層が前記駆動絶縁ゲート電極近傍に到達す
   べく E_nax＝N_D1ql2／ε＋N_D2ql3／ε≦E_B ……(5) を満足するようにN_D1及びl₂、N_D2及びl₃の値を選
   定し、かつ最大逆方向耐圧V_{ar nax}が、 V_{ar nax}≒N_D1ql2 ²／2ε＋N_D2ql3 ²／2ε ＋N_D1ql2l3／ε ……(6) で与えられることを特徴とする前記特許請求の範
   囲第１項乃至第６項のいずれか一項に記載の静電
   誘導サイリスタ。