JPH0223099B2 - - Google Patents
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- JPH0223099B2 JPH0223099B2 JP58171863A JP17186383A JPH0223099B2 JP H0223099 B2 JPH0223099 B2 JP H0223099B2 JP 58171863 A JP58171863 A JP 58171863A JP 17186383 A JP17186383 A JP 17186383A JP H0223099 B2 JPH0223099 B2 JP H0223099B2
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- gain coefficient
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明はデイジタル自動利得制御方式、特に例
えばモデムに用いられるデイジタルAGC回路で
あつて、高安定かつ広ダイナミツクレンジを得ら
れるようにしたデイジタル自動利得制御方式に関
するものである。[Detailed Description of the Invention] (A) Technical Field of the Invention The present invention relates to a digital automatic gain control system, particularly a digital AGC circuit used in a modem, for example, which is capable of obtaining highly stable and wide dynamic range. This relates to automatic gain control methods.
(B) 従来技術と問題点
第１図は従来のデイジタル自動利得制御
（AGC）の等価回路例、第２図は第１図図示
AGC回路の制御特性説明図を示す。(B) Conventional technology and problems Figure 1 is an example of the equivalent circuit of a conventional automatic digital gain control (AGC), and Figure 2 is the diagram shown in Figure 1.
An explanatory diagram of the control characteristics of the AGC circuit is shown.
図中、１は利得係数乗算部、２は出力パワー計
算部、３は誤差算出部、３′は時定数制御回路、
４は積分部、５はリミツタ部、６ないし９は乗算
器、１０ないし１２は加算器、１３は遅延回路を
表わす。 In the figure, 1 is a gain coefficient multiplication section, 2 is an output power calculation section, 3 is an error calculation section, 3' is a time constant control circuit,
4 is an integrating section, 5 is a limiter section, 6 to 9 are multipliers, 10 to 12 are adders, and 13 is a delay circuit.
出力パワー計算部２は、出力値の絶対値を２乗
した値を出力する。誤差算出部３は、出力パワー
計算部２の出力値をマイナスにしたものと、出力
のレベルを一定にするための基準値Refとを加算
し、これにループのゲインを決める制御力を与え
る定数α0を掛けたものを出力する。この出力は、
いわば基準値Refとの誤差に対応している。積分
部４は、遅延回路１３および加算器１１により、
この誤差量を加算していく。積分部４の出力は、
例えば−２から＋２までの値をとるようにされ
る。 The output power calculation unit 2 outputs a value obtained by squaring the absolute value of the output value. The error calculation section 3 adds a negative value of the output value of the output power calculation section 2 and a reference value Ref for keeping the output level constant, and adds a constant to this value that provides a control force that determines the gain of the loop. Multiply α by 0 and output. This output is
In other words, it corresponds to the error from the reference value Ref. The integrating section 4 uses the delay circuit 13 and the adder 11 to
This amount of error is added up. The output of the integrating section 4 is
For example, it takes a value from -2 to +2.
リミツタ部５は、積分部４の出力に、リミツタ
用の制御力を与える定数αLを掛け、その結果が常
に正の値になるようにするためのオフセツトとし
てリミツタ用係数C0を加算する。利得係数乗算
部１は、リミツタ部５の出力を入力デイジタル値
に掛け、利得を制御する。第１図図示回路の入力
ダイナミツクレンジは、積分部４が−２から＋２
までの値をとるとすると、利得係数Ｃが最小で
C0−2αL、最大でC0＋2αLとなり、C0−2αLからC0
＋2αLまでの制御力をもつ。ダイナミツクレンジ
Ｇは、次式で与えられる。 The limiter section 5 multiplies the output of the integration section 4 by a constant α L that provides a control force for the limiter, and adds a limiter coefficient C 0 as an offset to ensure that the result is always a positive value. The gain coefficient multiplier 1 multiplies the input digital value by the output of the limiter 5 to control the gain. The input dynamics range of the circuit shown in FIG.
If the gain coefficient C is the minimum value,
C 0 −2α L , the maximum becomes C 0 +2α L , and from C 0 −2α L C 0
It has control power up to +2α L. The dynamic range G is given by the following formula.
Ｇ＝20log（C0＋2αL／C0−2αL）
制御力となる利得係数Ｃを横軸にとり、該
AGC回路の増幅および減衰量を縦軸にとつて図
示すると、例えば第２図の如くになる。この制御
特性図からわかるように、C0−2αLを限りなく
「０」に近づければ、ダイナミツクレンジは無限
に広がつていくが、高入力レベルにおける制御ほ
ど困難となる。また、AGCの制御特性上、入力
レベルに対して出力がリニアに変わらないという
問題がある。 G=20log (C 0 +2α L /C 0 −2α L ) The gain coefficient C, which is the control force, is plotted on the horizontal axis, and the corresponding
If the amount of amplification and attenuation of the AGC circuit is plotted on the vertical axis, it will be as shown in FIG. 2, for example. As can be seen from this control characteristic diagram, if C 0 -2α L approaches "0" as much as possible, the dynamic range will expand infinitely, but the higher the input level, the more difficult the control becomes. Furthermore, due to the control characteristics of AGC, there is a problem in that the output does not change linearly with respect to the input level.
(C) 発明の目的と構成
本発明は上記問題点の解決を図り、高安定かつ
広ダイナミツクレンジのデイジタルAGCを可能
とし、さらにAGCの制御特性が対数リニアにな
るようにすることを目的としている。そのため、
本発明のデイジタル自動利得制御方式は、出力パ
ワーを計算する出力パワー計算部と、上記出力パ
ワーと所定の基準値との誤差を算出する誤差算出
部と、上記誤差にもとづく値を積分する積分部
と、該積分部の出力を制限するリミツタ部と、該
リミツタ部の出力値を入力デイジタル値に乗算す
る利得係数乗算部とをそなえたデイジタル自動利
得制御方式において、上記積分部を複数個設ける
とともに、上記各積分部の出力および上記誤差の
極性にもとづいて、上記誤差算出部の出力に係る
誤差情報をどの積分部へ反映させるかを定め、上
記各積分部への誤差情報の入力を調整する判定部
を設け、かつ上記各積分部に対応する利得係数を
乗算する利得係数乗算部を複数段に構成したこと
を特徴としている。以下図面を参照しつつ実施例
に従つて説明する。(C) Purpose and Structure of the Invention The present invention aims to solve the above-mentioned problems, to enable digital AGC with high stability and wide dynamic range, and to make the control characteristics of AGC logarithmically linear. There is. Therefore,
The digital automatic gain control method of the present invention includes an output power calculation section that calculates output power, an error calculation section that calculates the error between the output power and a predetermined reference value, and an integration section that integrates a value based on the error. In the digital automatic gain control method, the digital automatic gain control system includes a limiter section that limits the output of the integrating section, and a gain coefficient multiplier section that multiplies the output value of the limiter section by the input digital value, and a plurality of the above integrating sections are provided. , Based on the output of each of the above-mentioned integration sections and the polarity of the above-mentioned error, it is determined to which integration section the error information related to the output of the above-mentioned error calculation section is reflected, and the input of the error information to each of the above-mentioned integration sections is adjusted. The present invention is characterized in that a determination section is provided, and a gain coefficient multiplication section that multiplies each of the above-mentioned integration sections by a corresponding gain coefficient is configured in a plurality of stages. Embodiments will be described below with reference to the drawings.
(D) 発明の実施例
第３図および第４図は本発明の一実施例概要を
説明するための図、第５図および第６図は本発明
の他の一実施例概要を説明するための図、第７図
は本発明の一実施例構成を示す。(D) Embodiments of the invention FIGS. 3 and 4 are diagrams for explaining an outline of one embodiment of the present invention, and FIGS. 5 and 6 are diagrams for explaining an outline of another embodiment of the invention. FIG. 7 shows the configuration of an embodiment of the present invention.
本発明の場合、例えば第３図に示す如く、可変
利得の係数を乗算する乗算部２０―１〜２０―ｎ
を、多段に設けて、出力デイジタル値に対する利
得の制御を行う。利得係数C1，C2…，Cnは、例
えば＋１から＋２までの値をとる。 In the case of the present invention, for example, as shown in FIG.
are provided in multiple stages to control the gain for the output digital value. The gain coefficients C 1 , C 2 . . . , Cn take values from +1 to +2, for example.
第３図において、ｎ＝３としたときのAGCの
制御カーブ特性は、第４図図示の如くになる。利
得係数C1，C2，C3がすべて＋2.0であるとき、全
体の制御力Ｃは、（＋2.0）3＝８となり、AGCの増
幅量は＋18dBとなる。利得係数C1，C2が＋2.0で
あり、利得係数C3が＋1.0から＋2.0の間を変化す
るときには、制御力Ｃは＋12dBから＋18dBの間
を変化する。同様に、利得係数C1が＋2.0、利得
係数C3が＋1.0であつて、利得係数C2が＋1.0から
＋2.0までの間を変化すれば、制御力Ｃは＋6dB
から＋12dBの間を変化する。また、利得係数C2，
C3が＋1.0であつて、利得係数C1が＋1.0から＋2.0
までの間を変化すると、制御力Ｃは0dBから＋
6dBまでの間を変化する。すなわち、第３図図示
の如く乗算部を多段に設けることによつて、第４
図のような特性カーブが得られ、高入力レベルに
対しても安定した出力が得られるよう制御でき、
ビツト精度等に関する問題が解決される。 In FIG. 3, when n=3, the AGC control curve characteristics are as shown in FIG. 4. When the gain coefficients C 1 , C 2 , and C 3 are all +2.0, the total control power C is (+2.0) 3 =8, and the amplification amount of AGC is +18 dB. When the gain coefficients C 1 and C 2 are +2.0 and the gain coefficient C 3 changes between +1.0 and +2.0, the control force C changes between +12 dB and +18 dB. Similarly, if the gain coefficient C 1 is +2.0 and the gain coefficient C 3 is +1.0, and the gain coefficient C 2 changes between +1.0 and +2.0, the control force C will be +6 dB.
It varies between +12dB and +12dB. Also, the gain coefficient C 2 ,
C 3 is +1.0 and gain coefficient C 1 is +1.0 to +2.0
The control force C changes from 0dB to +
Varies between up to 6dB. That is, by providing multipliers in multiple stages as shown in FIG.
The characteristic curve shown in the figure can be obtained, and it can be controlled to obtain stable output even at high input levels.
Problems related to bit accuracy etc. are solved.
さらに、AGCの制御特性が対数リニアになる
ように構成した例が、第５図に示されている。す
なわち、制御力ＣとAGCの増幅／減衰量とが直
線関にあるほうが、本来、望ましい。そのため、
第５図に示す如く、初段の利得係数C1の乗算器
２１は１個、第２段目の利得係数C2の乗算器２
２―１，２２―２は２個、次の利得係数C3の乗
算器２３―１〜２３―４は４個というように、乗
算器を重ねて接続し、利得係数C1，C2，C3に対
して重み付けを行う。なお、利得係数C1，C2，
C3は、それぞれ例えば＋1.0から＋2.0までの値を
とると考えてよい。 Further, FIG. 5 shows an example in which the AGC control characteristics are logarithmically linear. That is, it is originally desirable that the control force C and the amount of amplification/attenuation of AGC be in a linear relationship. Therefore,
As shown in FIG. 5, there is one multiplier 21 with a gain coefficient C 1 in the first stage, and a multiplier 2 with a gain coefficient C 2 in the second stage.
Multipliers 2-1 and 22-2 are connected in a stacked manner, and multipliers 23-1 to 23-4 for the next gain coefficient C3 are connected in four pieces, and the gain coefficients C1 , C2 , Weighting is applied to C 3 . Note that the gain coefficients C 1 , C 2 ,
For example, C 3 can be considered to take a value from +1.0 to +2.0.
第５図に示した等価回路のように構成すること
によつて、第６図図示のように、ほぼ対数リニア
といえる特性カーブを実現することができる。利
得係数C1，C2，C3がそれぞれ＋1.0から＋2.0まで
の間を変化するとき、第４図に対応する制御力Ｃ
の＋１から＋８までの変化に対して、AGCの増
幅／減衰量は0dBから＋42dBまで変化する。そ
の制御特性は、第６図に点線で示す直線に、きわ
めて近似した形となつている。 By configuring the equivalent circuit as shown in FIG. 5, it is possible to realize a nearly logarithmically linear characteristic curve as shown in FIG. When the gain coefficients C 1 , C 2 , C 3 each vary between +1.0 and +2.0, the control force C corresponding to FIG.
For a change from +1 to +8, the AGC amplification/attenuation amount changes from 0dB to +42dB. Its control characteristics are very similar to the straight line indicated by the dotted line in FIG.
第７図は本発明の一実施例構成についての等価
回路図を示している。図中、符号２，３，５，
７，８，１０は第１図に対応し、２１，２２―
１，２２―２，２３―１〜２３―４は第５図に対
応している。また、１―１は第１利得係数乗算
部、１―２は第２利得係数乗算部、１―３は第３
利得係数乗算部、４―１ないし４―３は積分部、
９―１ないし９―３は乗算器、１１―１ないし１
１―３，１２―１ないし１２―３は加算器、１３
―１ないし１３―３は遅延回路、３１は判定回
路、３２はスライサー、３３は切換部、３４―１
ないし３４―３は乗算器を表わしている。 FIG. 7 shows an equivalent circuit diagram of an embodiment of the present invention. In the figure, symbols 2, 3, 5,
7, 8, 10 correspond to Fig. 1, 21, 22-
1, 22-2, 23-1 to 23-4 correspond to FIG. Further, 1-1 is a first gain coefficient multiplication section, 1-2 is a second gain coefficient multiplication section, and 1-3 is a third gain coefficient multiplication section.
Gain coefficient multiplication section, 4-1 to 4-3 are integration sections,
9-1 to 9-3 are multipliers, 11-1 to 1
1-3, 12-1 to 12-3 are adders, 13
-1 to 13-3 are delay circuits, 31 is a determination circuit, 32 is a slicer, 33 is a switching unit, 34-1
34-3 represent multipliers.
第１利得係数乗算部１―１、第２利得係数乗算
部１―２、第３利得係数乗算部１―３による出力
値ｘは、当該AGCの出力とされるとともに、出
力パワー計算部２に供給される。出力パワー計算
部２は、出力値ｘに１／√２を掛け、それを２乗
して、結果値x2／２を誤差算出部３へ出力する。
誤差算出部３は、出力レベルを一定にするための
基準値として、例えば「1/4」を与え、これから
出力パワー値x2／２を減算し、その結果に制御定
数α0を乗算する。 The output value x from the first gain coefficient multiplication section 1-1, the second gain coefficient multiplication section 1-2, and the third gain coefficient multiplication section 1-3 is used as the output of the AGC, and is also sent to the output power calculation section 2. Supplied. The output power calculation unit 2 multiplies the output value x by 1/√2, squares it, and outputs the result value x 2 /2 to the error calculation unit 3.
The error calculation unit 3 gives, for example, "1/4" as a reference value for keeping the output level constant, subtracts the output power value x 2 /2 from this, and multiplies the result by a control constant α 0 .
誤差算出部３の出力は、切換部３３を経由し
て、積分器４―１〜４―３に与えられる。また、
スライサー３２にも与えられ、スライサー３２
は、誤差情報の極性ビツト、すなわち誤差が正で
あるか負であるかの情報を、判定部３１に出力す
る。判定部３１は、誤差の極性ビツトおよび各積
分部４―１〜４―３が現在保持している値にもと
づいて、切換部３３を制御し、誤差情報をどの積
分部４―１〜４―３に反映させるかを定めるもの
である。切換部３３においては、判定部３１によ
つて選択された乗算器３４―１〜３４―３だけを
有効化して、誤差情報を伝達する。 The output of the error calculation section 3 is given to the integrators 4-1 to 4-3 via the switching section 33. Also,
Also given to slicer 32, slicer 32
outputs the polarity bit of the error information, that is, information indicating whether the error is positive or negative, to the determining section 31. The determination unit 31 controls the switching unit 33 based on the polarity bit of the error and the value currently held by each of the integrating units 4-1 to 4-3, and selects which integrating unit 4-1 to 4-3 the error information is assigned to. This is to determine whether to reflect it in 3. The switching unit 33 enables only the multipliers 34-1 to 34-3 selected by the determining unit 31 and transmits the error information.
積分部４―１〜４―３は、それぞれ遅延回路１
３―１〜１３―３の保持する値と誤差情報とを、
加算器１１―１〜１１―３により加算して、結果
をリミツタ部５へ出力する。各積分部４―１〜４
―３の出力は、例えば第１図で説明した場合と同
様に、それぞれ−２から＋２までの値をとる。リ
ミツタ５は、乗算器９―１〜９―３により、リミ
ツタ用の制御定数として「1/4」を各積分部４―
１〜４―２の出力に掛け、加算器１２―１〜１２
―３により、オフセツトとして、例えば「＋1.5」
を加える。これによつて、利得係数C1，C2，C3
は、それぞれ＋１から＋２までの値をとることに
なる。 Integrating sections 4-1 to 4-3 each have a delay circuit 1.
The values and error information held by 3-1 to 13-3 are
The adders 11-1 to 11-3 add the signals and output the results to the limiter section 5. Each integral section 4-1 to 4
The -3 outputs each take a value from -2 to +2, as in the case described in FIG. 1, for example. The limiter 5 uses multipliers 9-1 to 9-3 to set "1/4" as a limiter control constant to each integrating section 4-3.
Multiply the outputs of 1 to 4-2, adders 12-1 to 12
-3, the offset is, for example, "+1.5".
Add. By this, the gain coefficients C 1 , C 2 , C 3
will each take a value from +1 to +2.
第１利得係数乗算部１―１は、乗算器２１によ
つて、入力デイジタル値に利得係数C1を掛ける。
第２利得係数乗算部１―２は、乗算器２２―１，
２２―２により利得係数C2を２回掛け合わせる。
さらに、第３利得係数乗算部１―３は、乗算器２
３―１〜２３―４により、利得係数C3を４回掛
け合わせる。利得係数C1，C2，C3が、すべて＋
２であるとき、当該AGCの増幅量は約42dBとな
る。利得係数C1，C2が＋２であり、利得係数C3
が＋１から＋２までの間を変化すると、増幅量は
約18dBから42dBまでの間を変化する。利得係数
C1が＋２であり、利得係数C3が＋１であつて、
利得係数C2が＋１から＋２までの間を変化する
とき、増幅量は約6dBから18dBまでの間を変化
する。利得係数C2，C3が＋１であつて、利得係
数C1が＋１から＋２までの間を変化するとき、
増幅量は0dBから6dBまでの間を変化する。 The first gain coefficient multiplier 1-1 uses a multiplier 21 to multiply the input digital value by a gain coefficient C1 .
The second gain coefficient multiplier 1-2 includes a multiplier 22-1,
Multiply the gain coefficient C 2 twice by 22-2.
Furthermore, the third gain coefficient multiplier 1-3 includes a multiplier 2
Multiply the gain coefficient C 3 four times by 3-1 to 23-4. Gain coefficients C 1 , C 2 , C 3 are all +
2, the amplification amount of the AGC is approximately 42 dB. Gain coefficients C 1 and C 2 are +2, and gain coefficient C 3
When changes from +1 to +2, the amount of amplification changes from approximately 18 dB to 42 dB. gain factor
C 1 is +2, gain coefficient C 3 is +1, and
When the gain coefficient C 2 varies between +1 and +2, the amount of amplification varies between approximately 6 dB and 18 dB. When gain coefficients C 2 and C 3 are +1 and gain coefficient C 1 changes between +1 and +2,
The amount of amplification varies between 0dB and 6dB.
利得係数C1，C2，C3をそれぞれ変化させるた
めの切り換え制御は、判定部３１が行う。例え
ば、現在各積分部４―１〜４―３が、それぞれ＋
２，＋２，−２の値をもつとき、利得係数C1，C2，
C3は、＋２，＋２，＋１の値をとる。この状態で、
誤差算出部３の出力がさらに正の値をとると、ス
ライサー３２の出力により、判定部３１はα3の値
を決めることによつて、誤差情報を積分部４―３
に導く。一方、利得係数C1，C2，C3が、それぞ
れ＋２，＋２，＋１の値をとつている状態で、スラ
イサー３２が、誤差情報が負であることを検出す
ると、判定部３１はα2の値を決めることによつ
て、誤差情報を積分部４―２に導き、利得係数
C2が変化するよう制御する。なお、他の状態の
場合も同様に、切り換えの制御が行われる。 The determination unit 31 performs switching control for changing each of the gain coefficients C 1 , C 2 , and C 3 . For example, currently each of the integrating sections 4-1 to 4-3 is +
2, +2, -2, the gain coefficients C 1 , C 2 ,
C 3 takes values of +2, +2, +1. In this state,
When the output of the error calculation section 3 takes a further positive value, the judgment section 31 determines the value of α 3 based on the output of the slicer 32, and then converts the error information into the integration section 4-3.
lead to. On the other hand, when the slicer 32 detects that the error information is negative with the gain coefficients C 1 , C 2 , and C 3 taking values of +2, +2, and +1, respectively, the determination unit 31 determines that α 2 By determining the value of
Control so that C 2 changes. Note that switching control is similarly performed in other states as well.
上記実施例では利得係数C1，C2，C3が、それ
ぞれ＋１から＋２までの値をとる場合について説
明したが、他の場合も同様である。なお、第７図
図示AGCの回路は、例えば読出し専用メモリ
（ROM）上に格納された命令によつて、実現さ
れる。例えば、フイルタリング機能などととも
に、１チツプのICに集積化することも可能であ
る。 In the above embodiment, the case where the gain coefficients C 1 , C 2 , and C 3 each take a value from +1 to +2 has been described, but the same applies to other cases. The AGC circuit shown in FIG. 7 is realized by, for example, instructions stored in a read-only memory (ROM). For example, it is also possible to integrate the filtering function and the like into a single chip IC.
(E) 発明の効果
以上説明した如く本発明によれば、高入力レベ
ルから低入力レベルまで、安定した制御を行う広
ダイナミツクレンジのデイジタルAGCを実現す
ることができる。(E) Effects of the Invention As explained above, according to the present invention, it is possible to realize a wide dynamic range digital AGC that performs stable control from high input levels to low input levels.
第１図は従来のデイジタルAGCの等価回路例、
第２図は第１図図示AGC回路の制御特性説明図、
第３図および第４図は本発明の一実施例概要を説
明するための図、第５図および第６図は本発明の
他の一実施例概要を説明するための図、第７図は
本発明の一実施例構成を示す。
図中、１―１は第１利得係数乗算部、１―２は
第２利得係数乗算部、１―３は第３利得係数乗算
部、２は出力パワー計算部、３は誤差算出部、４
―１ないし４―３は積分部、５はリミツタ部、３
１は判定部を表わす。
Figure 1 shows an example of the equivalent circuit of a conventional digital AGC.
Figure 2 is an explanatory diagram of the control characteristics of the AGC circuit shown in Figure 1.
3 and 4 are diagrams for explaining the outline of one embodiment of the present invention, Figures 5 and 6 are diagrams for explaining the outline of another embodiment of the invention, and Figure 7 is a diagram for explaining the outline of another embodiment of the present invention. 1 shows the configuration of an embodiment of the present invention. In the figure, 1-1 is a first gain coefficient multiplication section, 1-2 is a second gain coefficient multiplication section, 1-3 is a third gain coefficient multiplication section, 2 is an output power calculation section, 3 is an error calculation section, and 4
-1 to 4-3 are the integral part, 5 is the limiter part, 3
1 represents a determination section.
Claims (1)
上記出力パワーと所定の基準値との誤差を算出す
る誤差算出部と、上記誤差にもとづく値を積分す
る積分部と、該積分部の出力を制限するリミツタ
部と、該リミツタ部の出力値を入力デイジタル値
に乗算する利得係数乗算部とをそなえたデイジタ
ル自動利得制御方式において、 上記積分部を複数個設けるとともに、 上記各積分部の出力および上記誤差の極性にも
とづいて、上記誤差算出部の出力に係る誤差情報
をどの積分部へ反映させるかを定め、上記各積分
部への誤差情報の入力を調整する判定部を設け、 かつ上記各積分部に対応する利得係数を乗算す
る利得係数乗算部を複数段に構成したことを特徴
とするデイジタル自動利得制御方式。 ２ 上記複数段の利得係数乗算部は、それぞれ重
みづけされた段数の乗算を行うことを特徴とする
特許請求の範囲第１項記載のデイジタル自動利得
制御方式。[Claims] 1. An output power calculation unit that calculates output power;
an error calculation section that calculates the error between the output power and a predetermined reference value; an integration section that integrates a value based on the error; a limiter section that limits the output of the integration section; In a digital automatic gain control system equipped with a gain coefficient multiplier that multiplies an input digital value, a plurality of the above-mentioned integrating sections are provided, and the above-mentioned error calculation section is controlled based on the output of each of the above-mentioned integrating sections and the polarity of the above-mentioned error. A determination unit is provided that determines which integral part the error information regarding the output is reflected in, and adjusts the input of the error information to each of the integral parts, and a gain coefficient multiplier that multiplies each of the integral parts by a gain coefficient corresponding to the integral part. A digital automatic gain control system characterized by having multiple stages of sections. 2. The digital automatic gain control system according to claim 1, wherein the plurality of stages of gain coefficient multipliers perform multiplication by a weighted number of stages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17186383A JPS6062735A (en) | 1983-09-16 | 1983-09-16 | Digital automatic gain control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17186383A JPS6062735A (en) | 1983-09-16 | 1983-09-16 | Digital automatic gain control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062735A JPS6062735A (en) | 1985-04-10 |
| JPH0223099B2 true JPH0223099B2 (en) | 1990-05-22 |
Family
ID=15931179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17186383A Granted JPS6062735A (en) | 1983-09-16 | 1983-09-16 | Digital automatic gain control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062735A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683109B2 (en) * | 1986-02-20 | 1994-10-19 | 日本電気株式会社 | Track equalizer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810933A (en) * | 1981-07-14 | 1983-01-21 | Sony Corp | Agc circuit for receiver |
-
1983
- 1983-09-16 JP JP17186383A patent/JPS6062735A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6062735A (en) | 1985-04-10 |
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