JPH02231632A - データ処理装置の制御記憶ロード方法 - Google Patents
データ処理装置の制御記憶ロード方法Info
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- JPH02231632A JPH02231632A JP5345489A JP5345489A JPH02231632A JP H02231632 A JPH02231632 A JP H02231632A JP 5345489 A JP5345489 A JP 5345489A JP 5345489 A JP5345489 A JP 5345489A JP H02231632 A JPH02231632 A JP H02231632A
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- Japan
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- control memory
- control
- register
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/31853—Test of registers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御情報を読み込み制御記憶に格納するデー
タ処理装置の制御記憶ロード方法に関するものである。
タ処理装置の制御記憶ロード方法に関するものである。
従来より、汎用コンピュータの制御装置において、系統
的な設計が行え、汎用性を持たせることができ、経済的
にもトランジスタによる論理制御回路に比べ有利である
ことなどから、記憶論理によるマイクロプログラム制御
が行われている。以前は、非破壊型の読み出し専用メモ
リ （ｒｅａｄ ｏｎｌｙ ｓｔｏｒａｇｅ ： Ｒ
Ｏ Ｓ ）に制御情報としてのマイクロプログラムを
格納していたが、現在では読み書き自由なメモリ （ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ： Ｒ Ａ
Ｍ）がこれに代わっている。
的な設計が行え、汎用性を持たせることができ、経済的
にもトランジスタによる論理制御回路に比べ有利である
ことなどから、記憶論理によるマイクロプログラム制御
が行われている。以前は、非破壊型の読み出し専用メモ
リ （ｒｅａｄ ｏｎｌｙ ｓｔｏｒａｇｅ ： Ｒ
Ｏ Ｓ ）に制御情報としてのマイクロプログラムを
格納していたが、現在では読み書き自由なメモリ （ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ： Ｒ Ａ
Ｍ）がこれに代わっている。
ところが、このＲＡＭは、電源を切ると内容を失ってし
まうので、システム立ち上げ時に外部からマイクロプロ
グラムを読み込む必要がある。そこで、従来より、次の
ような制御記憶ロード方法が採用されている。
まうので、システム立ち上げ時に外部からマイクロプロ
グラムを読み込む必要がある。そこで、従来より、次の
ような制御記憶ロード方法が採用されている。
第２図は制御記憶ロード用インターフェイスによるロー
ド方式の適用された従来のデータ処理装置を示すプロソ
ク構成図である。同図において、１はマイクロプログラ
ムを格納すべき制御記憶、４は制御記憶ロード用レジス
タ、５は補助レジスタ、７００は制御記憶書き込み用パ
ス、８００は制御記憶ロード用レジスタ設定用パス、９
００は制御記憶ロード用インターフェイスである。この
ように構成されたデータ処理装置１０゛においては、制
御記憶ロード用インターフェイス９００を介して供与さ
れる外部からのマイクロプログラムの一語分のデータが
数回に分けて制御記憶ロード用レジスタ４へ送られ、一
語分のデータが揃ったところで、制御記憶ロード用レジ
スタ４の内容が制御記憶書き込み用パス７００を介して
制御記憶１に書き込まれる。次の一語分のデータも同様
にして制御記憶１に書き込まれ、以下同様動作を繰り返
すことによって、全てのマイクロプログラムが制御記憶
１に格納されるものとなる。
ド方式の適用された従来のデータ処理装置を示すプロソ
ク構成図である。同図において、１はマイクロプログラ
ムを格納すべき制御記憶、４は制御記憶ロード用レジス
タ、５は補助レジスタ、７００は制御記憶書き込み用パ
ス、８００は制御記憶ロード用レジスタ設定用パス、９
００は制御記憶ロード用インターフェイスである。この
ように構成されたデータ処理装置１０゛においては、制
御記憶ロード用インターフェイス９００を介して供与さ
れる外部からのマイクロプログラムの一語分のデータが
数回に分けて制御記憶ロード用レジスタ４へ送られ、一
語分のデータが揃ったところで、制御記憶ロード用レジ
スタ４の内容が制御記憶書き込み用パス７００を介して
制御記憶１に書き込まれる。次の一語分のデータも同様
にして制御記憶１に書き込まれ、以下同様動作を繰り返
すことによって、全てのマイクロプログラムが制御記憶
１に格納されるものとなる。
また、これとは別の方法として、第３図に示すようなロ
ード方式もある。同図において、５−１〜５−ｎは通常
のスキャンパスを構成するレジスタ群、２００はクロソ
ク入力信号、３００はシフトインデータ入力、４００は
シフトアウトデータ出力である。このように構成された
データ処理装置１０”においては、レジスタ群５−１〜
５−ｎおよび制御記憶ロード用レジスタ４を通る一本の
スキャンパスを用いて、まずマイクロプログラムの一語
分のデータがスキャンパスの中を１ビットずつシフトし
て制御記憶ロード用レジスタ４にセントされ、そのセン
トされた制御記憶ロード用レジスタ４の内容が、制御記
憶書き込み用バス７００を介して制御記憶１に書き込ま
れる。次の一語分のデータも同様にして制御記憶１に書
き込まれ、以下同様動作を繰り返すことによって、全て
のマイクロプログラムが制御記憶１に格納されるものと
なる。なお、制御記憶ロード用レジスタ４の内容はシフ
トアウトデータとして、シフトアウトデータ出力４ＯＯ
より引き出すことが可能である。
ード方式もある。同図において、５−１〜５−ｎは通常
のスキャンパスを構成するレジスタ群、２００はクロソ
ク入力信号、３００はシフトインデータ入力、４００は
シフトアウトデータ出力である。このように構成された
データ処理装置１０”においては、レジスタ群５−１〜
５−ｎおよび制御記憶ロード用レジスタ４を通る一本の
スキャンパスを用いて、まずマイクロプログラムの一語
分のデータがスキャンパスの中を１ビットずつシフトし
て制御記憶ロード用レジスタ４にセントされ、そのセン
トされた制御記憶ロード用レジスタ４の内容が、制御記
憶書き込み用バス７００を介して制御記憶１に書き込ま
れる。次の一語分のデータも同様にして制御記憶１に書
き込まれ、以下同様動作を繰り返すことによって、全て
のマイクロプログラムが制御記憶１に格納されるものと
なる。なお、制御記憶ロード用レジスタ４の内容はシフ
トアウトデータとして、シフトアウトデータ出力４ＯＯ
より引き出すことが可能である。
しかしながら、このような従来の制御記憶ロード方法に
よると、第２図に示した制御記憶ロード専用のパスを用
いてマイクロプログラムを格納するロード方式にあって
は、マイクロプログラムの一語分の長さが大きいと多く
のピン数を必要とするため、実装上不利となるという欠
点があった。
よると、第２図に示した制御記憶ロード専用のパスを用
いてマイクロプログラムを格納するロード方式にあって
は、マイクロプログラムの一語分の長さが大きいと多く
のピン数を必要とするため、実装上不利となるという欠
点があった。
また、第３図に示した一本のスキャンバスを用いてマイ
クロプログラムを格納するロード方式にあっては、デー
タを１ビノトずつシフトさせて一語分のデータが制御記
憶ロード用レジスタ４に揃った時点で、制御記憶ロード
用レジスタ４の内容を制御記憶１に書き込むものとして
いるため、制御記憶ロードに無関係なレジスタ群５−１
〜５−ｎまでスキャンせねばならず、それだけ多くのク
ロックを要することになり、余計な時間がかかるという
欠点があった。
クロプログラムを格納するロード方式にあっては、デー
タを１ビノトずつシフトさせて一語分のデータが制御記
憶ロード用レジスタ４に揃った時点で、制御記憶ロード
用レジスタ４の内容を制御記憶１に書き込むものとして
いるため、制御記憶ロードに無関係なレジスタ群５−１
〜５−ｎまでスキャンせねばならず、それだけ多くのク
ロックを要することになり、余計な時間がかかるという
欠点があった。
本発明はこのような課題を解決するためになされたもの
で、制御記憶ロード用レジスタを通る第１のスキャンバ
スと、制御記憶ロード用レジスタを除くレジスタ群を通
る第２のスキャンパスと、供与されるモード信号に基づ
き第１のスキャンパスオよび第２のスキャンパスのいず
れか一方を選択しその制御記憶ロード用レジスタおよび
レジスタ群にクロックを供与する第１の制御手段と、上
記モード信号に基づき第１のスキャンパスおよび第２の
スキャンパスのいずれか一方を選択しその制御記憶ロー
ド用レジスタおよびレジスタ群よりシフトアウトデータ
を得る第２の制御手段とを備え、制御記憶ロード用レジ
スタの内容を繰り返し書き込むことにより制御情報を制
御記憶に格納するようにしたものである。
で、制御記憶ロード用レジスタを通る第１のスキャンバ
スと、制御記憶ロード用レジスタを除くレジスタ群を通
る第２のスキャンパスと、供与されるモード信号に基づ
き第１のスキャンパスオよび第２のスキャンパスのいず
れか一方を選択しその制御記憶ロード用レジスタおよび
レジスタ群にクロックを供与する第１の制御手段と、上
記モード信号に基づき第１のスキャンパスおよび第２の
スキャンパスのいずれか一方を選択しその制御記憶ロー
ド用レジスタおよびレジスタ群よりシフトアウトデータ
を得る第２の制御手段とを備え、制御記憶ロード用レジ
スタの内容を繰り返し書き込むことにより制御情報を制
御記憶に格納するようにしたものである。
したがってこの発明によれば、例えば、マイクロプログ
ラムの一語が入るまで制御記憶ロード用レジスタにクロ
ックを供与し、そこで制御記憶口一ド用レジスタの内容
を制御記憶に書き込み、以下同様にして制御記憶ロード
用レジスタの内容を繰り返し書き込むようになせば、制
御記憶に全てのマイクロプログラムが格納されるものと
なる。
ラムの一語が入るまで制御記憶ロード用レジスタにクロ
ックを供与し、そこで制御記憶口一ド用レジスタの内容
を制御記憶に書き込み、以下同様にして制御記憶ロード
用レジスタの内容を繰り返し書き込むようになせば、制
御記憶に全てのマイクロプログラムが格納されるものと
なる。
以下、本発明に係るデータ処理装置の制御記憶ロード方
法を詳細に説明する。
法を詳細に説明する。
第１図はこの制御記憶ロード方法の一実施例を適用して
なるデータ処理装置を示すブロック構成図である。同図
において、１は制御記憶、２はクロソク制御回路、３は
シフトアウトセレクタ、４は制御記憶ロード用レジスタ
、５−１〜５−ｎは通常のスキャンバスを構成するレジ
スタ群、１００はモード信号、２００はクロフク入力信
号、３００はシフトインデータ入力、４００はシフトア
ウトデータ出力、５００は制御記憶ロード専用スキャン
パス用クロソク、５０ｌは通常のスキャンパス用クロッ
ク、６００は制御記憶ロード専用スキャンパス用シフト
アウトデータ、６０１は通常のスキャンバス用シフトア
ウトデータ、７００は制御記憶書き込み用パスである。
なるデータ処理装置を示すブロック構成図である。同図
において、１は制御記憶、２はクロソク制御回路、３は
シフトアウトセレクタ、４は制御記憶ロード用レジスタ
、５−１〜５−ｎは通常のスキャンバスを構成するレジ
スタ群、１００はモード信号、２００はクロフク入力信
号、３００はシフトインデータ入力、４００はシフトア
ウトデータ出力、５００は制御記憶ロード専用スキャン
パス用クロソク、５０ｌは通常のスキャンパス用クロッ
ク、６００は制御記憶ロード専用スキャンパス用シフト
アウトデータ、６０１は通常のスキャンバス用シフトア
ウトデータ、７００は制御記憶書き込み用パスである。
通常、このデータ処理装置ＩＯは、制御記憶１に格納さ
れた制御情報（マイクロプログラム）を順次読み出すこ
とにより、制御される。しかし、制御記憶ｌには、その
初期状態すなわちシステムの立ち上げ時にあっては、マ
イクロプログラムが格納されていない。このため、外部
よりマイクロプログラムを制御記憶１に格納する必要が
生じる。
れた制御情報（マイクロプログラム）を順次読み出すこ
とにより、制御される。しかし、制御記憶ｌには、その
初期状態すなわちシステムの立ち上げ時にあっては、マ
イクロプログラムが格納されていない。このため、外部
よりマイクロプログラムを制御記憶１に格納する必要が
生じる。
以下、その制御記憶１へのマイクロプログラムの格納方
法について説明する。
法について説明する。
すなわち、先ず、モード信号１００をクロック制御回路
２へ供与することにより、クロノク入力信号２００を制
御記憶ロード専用スキャンバス用クロソク５００として
、制御記憶ロード用レジスタ４へ与える。すなわち、供
与されるモード信号１００の種別に応じて、クロソク制
御回路２が、制御記憶ロード用レジスタ４への制御記憶
ロード専用スキャンパス用クロフク５００を選択して出
力する．また、上述のモード信号１００をシフトアウト
セレクタ３へ供与することにより、シフトアウトセレク
タ３に制御記憶ロード専用スキャンパス用シフトアウト
データ６００を選択入力させる。これにより、制御記憶
ロード用レジスタ４を通るスキャンパスが形成される。
２へ供与することにより、クロノク入力信号２００を制
御記憶ロード専用スキャンバス用クロソク５００として
、制御記憶ロード用レジスタ４へ与える。すなわち、供
与されるモード信号１００の種別に応じて、クロソク制
御回路２が、制御記憶ロード用レジスタ４への制御記憶
ロード専用スキャンパス用クロフク５００を選択して出
力する．また、上述のモード信号１００をシフトアウト
セレクタ３へ供与することにより、シフトアウトセレク
タ３に制御記憶ロード専用スキャンパス用シフトアウト
データ６００を選択入力させる。これにより、制御記憶
ロード用レジスタ４を通るスキャンパスが形成される。
そして、この状態で、格納すべきマイクロプログラムの
一語をシフトインデータ入力３００として与え、制御記
憶ロード用レジスタ４にそのマイクロプログラムの一語
が入るまで、制御記憶ロード専用スキャンパス用クロッ
ク５００を与える。そこで、制御記憶ロード用レジスタ
４の内容を制御記憶書き込み用パス７００を介して制御
記憶１に書き込む。以下同様にして、マイクロプログラ
ムの一語を次々に制御記憶ロード用レジスタ４に入れ、
制御記憶ロード用レジスタ４の内容を繰り返し制御記憶
１に書き込むことによって、全てのマイクロプログラム
を制御記憶１に格納する。なお、この場合、制御記憶ロ
ード用レジスタ４の内容は制御記憶ロード専用スキャン
バス用シフトアウトデータ６００として、シフトアウト
データ出力４００より引き出すことが可能である。
一語をシフトインデータ入力３００として与え、制御記
憶ロード用レジスタ４にそのマイクロプログラムの一語
が入るまで、制御記憶ロード専用スキャンパス用クロッ
ク５００を与える。そこで、制御記憶ロード用レジスタ
４の内容を制御記憶書き込み用パス７００を介して制御
記憶１に書き込む。以下同様にして、マイクロプログラ
ムの一語を次々に制御記憶ロード用レジスタ４に入れ、
制御記憶ロード用レジスタ４の内容を繰り返し制御記憶
１に書き込むことによって、全てのマイクロプログラム
を制御記憶１に格納する。なお、この場合、制御記憶ロ
ード用レジスタ４の内容は制御記憶ロード専用スキャン
バス用シフトアウトデータ６００として、シフトアウト
データ出力４００より引き出すことが可能である。
診断の目的で用いるときは、モード信号１００の種別を
変え、クロック制御回路２にレジスタ群５−１〜５−ｎ
への通常のスキャンパス用クロック５０１を選択出力さ
せ、シフトアウトセレクタ３に通常のスキャンバス用シ
フトアウトデータ６０１を選択入力させることにより、
レジスタ群５−１〜５−ｎの内容を通常のスキャンパス
用シフトアウトデータ６０１として、シフトアウトデー
タ出力４００より引き出すことができる。
変え、クロック制御回路２にレジスタ群５−１〜５−ｎ
への通常のスキャンパス用クロック５０１を選択出力さ
せ、シフトアウトセレクタ３に通常のスキャンバス用シ
フトアウトデータ６０１を選択入力させることにより、
レジスタ群５−１〜５−ｎの内容を通常のスキャンパス
用シフトアウトデータ６０１として、シフトアウトデー
タ出力４００より引き出すことができる。
第１図の構成より明らかなように、本実施例による制御
記憶ロード方法によれば、制御記憶ロード専用のスキャ
ンバスを用いることにより、スキャンパスを一本しか用
いないものに比して、高速に制御記憶をロードすること
ができるようになる．また、データ処理装置の外部との
バスを多く必要としないため、実装上少ないピン数で装
置を構成できるようになる。
記憶ロード方法によれば、制御記憶ロード専用のスキャ
ンバスを用いることにより、スキャンパスを一本しか用
いないものに比して、高速に制御記憶をロードすること
ができるようになる．また、データ処理装置の外部との
バスを多く必要としないため、実装上少ないピン数で装
置を構成できるようになる。
以上説明したように本発明によるデータ処理装置の制御
記憶ロード方法によれば、制御記憶ロード用レジスタを
通る第１のスキャンバスと、制御記憶ロード用レジスタ
を除くレジスタ群を通る第２のスキャンバスと、供与さ
れるモード信号に基づき第１のスキャンパスおよび第２
のスキャンバスのいずれか一方を選択しその制御記憶ロ
ード用レジスタおよびレジスタ群にクロックを供与する
第１の制御手段と、上記モード信号に基づき第１のスキ
ャンパスおよび第２のスキャンバスのいずれか一方を選
択しその制御記憶ロード用レジスタおよびレジスタ群よ
りシフトアウトデータを得る第２の制御手段とを備え、
制御記憶ロード用レジスタの内容を繰り返し書き込むこ
とにより制御情報を制御記憶に格納するようにしたので
、従来に比して高速に制御記憶をロードすることができ
るようになり、また実装上少ないビン数で装置を構成す
ることが可能となるという優れた効果を奏する。
記憶ロード方法によれば、制御記憶ロード用レジスタを
通る第１のスキャンバスと、制御記憶ロード用レジスタ
を除くレジスタ群を通る第２のスキャンバスと、供与さ
れるモード信号に基づき第１のスキャンパスおよび第２
のスキャンバスのいずれか一方を選択しその制御記憶ロ
ード用レジスタおよびレジスタ群にクロックを供与する
第１の制御手段と、上記モード信号に基づき第１のスキ
ャンパスおよび第２のスキャンバスのいずれか一方を選
択しその制御記憶ロード用レジスタおよびレジスタ群よ
りシフトアウトデータを得る第２の制御手段とを備え、
制御記憶ロード用レジスタの内容を繰り返し書き込むこ
とにより制御情報を制御記憶に格納するようにしたので
、従来に比して高速に制御記憶をロードすることができ
るようになり、また実装上少ないビン数で装置を構成す
ることが可能となるという優れた効果を奏する。
第１図は本発明に係る制御記憶ロード方法を適用してな
るデータ処理装置を示すブロック構成図、第２図は制御
記憶ロード用インターフェイスによるロード方式の適用
された従来のデータ処理装置を示すブロック構成図、第
３図は一本のスキャンパスを用いてマイクロプログラム
を格納するロード方式の適用された従来のデータ処理装
置を示すブロック構成図である。
るデータ処理装置を示すブロック構成図、第２図は制御
記憶ロード用インターフェイスによるロード方式の適用
された従来のデータ処理装置を示すブロック構成図、第
３図は一本のスキャンパスを用いてマイクロプログラム
を格納するロード方式の適用された従来のデータ処理装
置を示すブロック構成図である。
Claims (1)
- 制御情報を読み込み制御記憶に格納するデータ処理装置
の制御記憶ロード方法において、制御記憶ロード用レジ
スタを通る第１のスキャンパスと、前記制御記憶ロード
用レジスタを除くレジスタ群を通る第２のスキャンパス
と、供与されるモード信号に基づき前記第１のスキャン
パスおよび第２のスキャンパスのいずれか一方を選択し
その制御記憶ロード用レジスタおよびレジスタ群にクロ
ックを供与する第１の制御手段と、前記モード信号に基
づき前記第１のスキャンパスおよび第２のスキャンパス
のいずれか一方を選択しその制御記憶ロード用レジスタ
およびレジスタ群よりシフトアウトデータを得る第２の
制御手段とを備え、前記制御記憶ロード用レジスタの内
容を繰り返し書き込むことにより前記制御情報を前記制
御記憶に格納するようにしたことを特徴とするデータ処
理装置の制御記憶ロード方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345489A JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
| FR9002718A FR2643992B1 (fr) | 1989-03-06 | 1990-03-05 | Systeme de traitement des donnees, capable de memoriser des donnees de commande dans une memoire de commande avec une vitesse accrue |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5345489A JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231632A true JPH02231632A (ja) | 1990-09-13 |
| JP2518039B2 JP2518039B2 (ja) | 1996-07-24 |
Family
ID=12943306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5345489A Expired - Lifetime JP2518039B2 (ja) | 1989-03-06 | 1989-03-06 | デ―タ処理装置の制御記憶ロ―ド方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2518039B2 (ja) |
| FR (1) | FR2643992B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355369A (en) * | 1991-04-26 | 1994-10-11 | At&T Bell Laboratories | High-speed integrated circuit testing with JTAG |
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829520A (en) * | 1987-03-16 | 1989-05-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | In-place diagnosable electronic circuit board |
| US4827476A (en) * | 1987-04-16 | 1989-05-02 | Tandem Computers Incorporated | Scan test apparatus for digital systems having dynamic random access memory |
-
1989
- 1989-03-06 JP JP5345489A patent/JP2518039B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-05 FR FR9002718A patent/FR2643992B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2643992B1 (fr) | 1993-12-03 |
| FR2643992A1 (fr) | 1990-09-07 |
| JP2518039B2 (ja) | 1996-07-24 |
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