JPH02234248A - 仮想メモリシステムをベースとするデジタルコンピュータの命令パイプライン内の予めフェッチした命令でメモリアクセス例外を処理する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、これと同時に出願された次のような米国特許
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。

エバンス氏等の［デジタルコンピュータのシステム制御
ユニットとサービス処理ユニットとの間のインターフェ
イス（ＡＮ　　ＩＮＴＥＲＦＡＣＴ！　　ＢＥＴＷＥＥ
Ｎ　　ＡＳＹＳＴＥＭ　　ＣＯＮＴＲＯＬ　　ＵＮＩＴ
　　ＡＮＤ　　Ａ　　ＳＥＲＶＩＣＥ　　ＰＲＯＣＥＳ
ＳｒＮＧＵＮＩＴ　ＯＦ　Ａ　ＤＩＧＩＴＡＬ　ＣＯＭ
ＰＵＴＥＲ）　Ｊ　ｉアーノルド氏等の「システムの中
央処理ユニットとをインターフェイスする方法及び装ｌ
　（　１’ｌＥＴＨＯＤ　ＡＮＤＡＰＰＡＲＡＴＵＳ　
ＦＯＲ　ＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　
ＷＩＴＩＩ　ＴＨＥＣＥＮＴＲＡＬ　　ＰＲＯＣＥＳＳ
ＩＮＧ　ＵＮＩＴＳ）Ｊ　；ガグリアード氏等の「マル
チプロセッサシステムのシステム制御ユニットをシステ
ムの主メモリとインターフエイスするための方法及び手
段（ＭＥＴＩＩＯＤ　　ＡＮＤ　　ＭＥＡＮＳＦＯＲ　
ＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　ＣＯＮＴ
ｌ？ＯＬ　ＩＩＮＩＴ　ＦＯＲ　ＡＭＵＬＴＩＰＲＯＣ
ＨＳＳＯＲ　ＳＹＳＹＴＥＭ　ＷＩＴＨ　ＴＲＥＳＹＳ
ＹＴＥＭ　ＭＡＩＮＭＥＭＯＲＹ）　Ｊ　．　Ｄ．フィ
ット氏等の「パイプライン式コンピュータシステムにお
いて考えられる種々の数のメモリアクセス競合を分析す
る方法と装置（　ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡ
ＴＵＳ　ＦＯＲ　ＲＥＳＯＬＶＩＮＧ　ＡＶＡＲＩＡＢ
ＬＥ　ＮＵＭＢＥＲ　ＯＦ　ＰＯＴＥＮＴＩＡＬ　ＭＥ
ＭＯＲＹ　ＡＣＣＥＳＳＣＯＮＦＬＩＣＴＳ　ＩＮ　Ａ
　ＰＩＰＥＬＩＮＥＤ　ＣＯＭＰｔｌＴＥＲ　ＳＹＳＹ
ＴＥ助Ｊ；Ｄ．フィット氏等の「可変長さの命令アーキ
テクチャにおいて多数の指定子をデコードする方法（　
ＤＥＣＯＤＩＮＧ　　ＭＵＬＴＩＰＬＥ　　ＳＰＥＣＩ
ＦＩＥＲＳ　　ＩＮ　　ＡＶＡＲＩＡＢＬＥ　ＬＥＮＧ
ＴＨ　ｆＮｓＴＲＵｃＴＩＯＮ　ＡＲＣＨＩＴＥＣＴＵ
ＲＥ）Ｊ　；Ｄ．フィット氏等の［仮想命令キャッシュ
リフィ／Ｌ，　７　７レゴリズム（　ＶＩＲＴ［ＩＡＬ
　ＩＮＳＴＲＵＣＴＩＯＮ　　ＣＡＣＨＥＲＥＦＩＬＬ
　　ＡＬＧＯＲＩＴＩＩＭ）Ｊ　．ハーマン氏等の［同
じ命令内のレジスタ及びレジスタ変更指定子のパイプラ
イン処理（ＰＩＰＥＬＩＮＥ　ＰＲＯＧＥＳＳＩ）ＩＧ
　ＯＦ　ＲＥＧＩＳＴＥＲＡＮＤ　　ＲＥＧｒＳＴＥＲ
　　ＭＯＤＩＦＹＩＮＧ　　ＳＰＥＣＩＦＩＥＲＳ　　
ＷＩＴＨＩＮ　　ＴＨＥＳＡＭＥ　ＩＮＳＴＲＵＣＴＩ
ＯＮ　）Ｊ　；マーレイ氏等の「デジタルコンピュータ
においてデータ依存性を分析する多命令処理システム（
　ＭＵＬＴＩＰＬＥ　　ＩＮＳＴＲＵＣＴＩＯＮＰＲＥ
ＰＲＯＣＥＳＳＩＮＧ　　ＳＹＳＴ［！Ｍ　　ＷＩＴＨ
　　ＤＡＴＡ　　ＯＦ！ＰＥＮＤＥＮＣＹＲＥＳＯＬＵ
ＴＩＯＮ　ＦＯＲ　ＤＥＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ
Ｓ　）Ｊ　；フィット氏等の「パイプラインブロセソサ
において暗示された指定子を予め処理する方法（　ＰＲ
ＩＥＰＲＯＣＥＳＳＩＮＧ　　ＩＭＰＬＩＥＤ　　ＳＰ
ＥＣＩＦＩＥＲＳ　　ＩＮ　　ＡＰＩＰＥ！ＬＩＮＥＤ
　　ＰＲＯＣＥＳＳＥＲ）ｊ　；　Ｄ，フィット氏等の
「ブランチ予想（　ＢＲＡＮＣＩＩ　　ＰＲＥＤＩＣＴ
ＩＯＮ）ｊ　；フォッサム氏等の［デジタルコンピュー
タのパイプライン式フローテイングポイント加算器（Ｐ
ＩＰＥＬＩＮＥＤＦＬＯＡＴＩＮＧ　ＰＯＩＮＴ　ＡＤ
ＤＥ！？　ＦＯＲ　ＤＩＧＩＴＡＬＣＯＭＰＩＩＴＥＲ
）　Ｊ　；　グランドマン氏等の「自己計時式レジスタ
ファイノレ（ＳＡＬＦ　ＴＩＭＥＤ　ＲＥＧＩＳＴＥＲ
　ＦＩＬＥ）Ｊ　：ベベン氏等の「パイプライン式コン
ピュータシステムにおいてエラーを検出して修正する方
法及び装置（ＭＥＴＨＯＤ　　ＡＮＤ　　ＡＰＰＡＲＡ
ＴＬＩＳ　　ＦＯＲ　　ＤＥＴＥＣＴＩＮＧ　　ＡＮＤ
ＣＯＲＲＥＣＴＩＮＧ　ＥＲＲＯＲＳ　ＩＮ　Ａ　ＰＩ
ＰＥＬＩＮＥＤ　　ＣＯ門ＰＩＪＴＥＲＳＹＳＴＥＭ）
　Ｊ　；フリン氏等の「マルチプロセッサシステムにお
いてシステム制御ユニ・７トを用いて通信要求を仲裁す
る方法及び装置（　ＭＥＴ｝ＩＯＤ　　ＡＮＤＭＥＡ）
ｉｓ　ＦＯＲ　ＡＲＢＩＴＲＡＴＩＮＧ　ＣＯＭＭＩＩ
ＮＩＣＡＴＩＯＮ　ＲＥＱＬＩＥＳＴＳＵＳＩＮＧ　Ａ
　ＳＹＳＹＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴ　ＩＮ　
Ａ　ＭＩＩＬＴＩＰＲＯＣＥＳＳＯＲ　ＳＹＳＴＥＭ）
　Ｊ　＋　Ｅ．フィット氏等の「マイクロコード化実行
ユニットにおける並列動作式の制御多機能ユニット（　
ＣＯＮＴＲＯＬ　ＭｔｌＬＴＩＰＬｔ！ＦＵＮＣＴＩＯ
Ｎ　ＩＩＩＮＴＳ　　ＷＩＴＨ　ＰＡＲＡＬＬＥＬ　Ｏ
ＰＥＲＡＴＩＯＮ　ＩＮ　ＡＭＩＣＲＯＣＯＤＥＤ　　
ＥＸＥＣＵＲＩＯＮ　ＵＩＮＴ　）Ｊ　ｉヘザリントン
氏等の［デジタルコンピュータシステムにおいて仮想一
物理メモリアドレスの変換を制御する方法及び装置（　
ＭＥＴ■（１０　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲ
　ＣＯＮＴＲＯＬＬＩＮＧ　　Ｔ｝ＩＥ　　ＣＯＮＶＥ
ＲＳＩＯＮ　　ＯＦ　　ＶＩＲＴＵＡＬ　　Ｔｏ　　Ｐ
ＩＩＹＳＩＣＡＬＭＥＭＯＲＹ　　ＡＤＤＲＥＳＳＥＳ
　　ＩＮ　　Ａ　　ＤｉＧＩＴＡＬ　　ＣＯＮＰ［ＩＴ
ＥＲＳＹＳＹＴＥＭ）　Ｊ　ｉヘザリントン氏等の［エ
ラー修正機能を有するライトバックバッファ（　ＷＲＩ
ＴＥ　ＢＡＣＫＢＵＦＦＥＲ　ＷＩＴＨ　ＥＲＲＯＲ　
ＣＯＲＲＥＣＴＩＮＧ　ＣＡＰＡＢＩＬＩＴＩＥＳ）Ｊ
　；フリン氏等の「マルチプロセッサシステムにおいて
システム制御ユニットを用いて通信要求を仲裁する方法
及び手段Ｃ　ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯ
ＲＡＲＢＩＴＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴＩＯ
Ｎ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ＾ＳＹＳＴＥＭ　　
　ＣＯＮＴＲＯＬ　　ＵＮＩＴ　　ＩＮ　　Ａ　　Ｍ［
ｌＬＴＩ−ＰＲＯＣＥＳＳＯＲＳｌ！ＳＴＥＭ　）Ｊ　
；チナズワミー氏等の「マルチプロセッサシステムにお
いてシステムユニット間のデータトランザクションに対
するモジュール式クロスバー相互接続ネットワーク（Ｍ
ＯＤＵＬＡＲ　ＣＲＯＳＳＢＡＲＩＮＴＥＲＣＯＮＮＥ
ＣＴＩＯＮ　ＮＢＴκＯＲＫ　ＦＯＲ　ＤＡＴＡ　ＴＲ
ＡＮＳＡＣＴＩＯＮＳ　ＲＥＴ会ＥＥＮ　ＳＹＳＴＥＭ
ＵＮＩＴＳ　ＩＮ　Ａ　ＭＩＩＬＴＩ−ＰＲＯＣＥＳＳ
ＯＲＳＹＳＴＥＭ）　Ｊ　ｉボルジン氏等の［入力／出
力ユニットを有するマルチブロセソサシステムに対する
システムｔｌ＋１　ｉｆｆｌｌユニットをインターフェ
イスする方法及び装置（　ＭＥＴ｝１（１０　　ＡＮＤ
　ＡＰＰＡＲＡＴｔｌＳ　ＦＯＲＩＮＴＨＲＦＡＣＩＮ
Ｇ　Ａ　ＳＹＳＹＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴ　
ＦＯＲ八ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ　ＳＹＳＹＴ
ＥＭ　　阿ＩＴＨ　ＩＮＰ［ＩＴ　／Ｏ［ＩＴＰ［ＩＴ
ＵＮＩＴＳ）Ｊ　；ガグリアード氏等の［システム主メ
モリを有するマルチプロセッサシステムのためのシステ
ム制１１１ユニットをインターフエイスする手段に用い
るメモリ構成（ＭＥＭＯＲＹ　ＣＯＮＩ４ＧＵＲＡＴＩ
ＯＮ　ＦＯＲｔｌｓＩ！　ＷＩＴｔｌ　？ＩＨＡＮＳ　
ＦＯＲ　ＩＮＴＥＲ｝’Ａ　ＣＩＮＧへＳＹＳＴＥＮＣ
ＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲ　Ａ　ＭＵＬＴＩ−Ｐ
ＲＯＣＥＳＳＯＲ　ＳＹＳＴ口引ＴＦＩ　ＴＨＥ　ＳＹ
ＳＴＥＭ　Ｍ＾ＩＮ　ＭＥＭＯＲＹ）Ｊ　；そしてガグ
リアード氏等の〔システムモジュール間のＤＲＡＭ制御
信号のエラーチェックのための方法及び手段（ＭＥＴＨ
ＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲ　ＥＲＲＯＲ　Ｃ｝
ＩＥ（ＪＩＮＧＯＦ　ＤＲＡＭ−ＣＯＮＴＲＯＬ　Ｓｒ
ＧＮＡＬＳ　　ＢＥＴＷＥＥＮ　ＳＹＳＴＥＭＭＯＤＵ
ＬＥＳ　）　　Ｊ　。

本発明は、一般に、仮想メモリシステムをペースとする
デジタルコンピュータに係る。より詳細には、本発明は
、パイプライン式命令処理コンピュータシステムの命令
パイプライン内の予めフェッチした命令でメモリアクセ
ス例外を処理する技術に係る。

従来の技術 仮想メモリを使用するコンピュータシステムは、仮想ア
ドレス空間内に定められた非常に多数のアドレス（３２
ビントコンピュータの場合に４百万以上のアドレス）を
確認することができる。コンピュータの実際の物理的な
メインメモリは実質的に小型であるが、そのシステムは
アドレス空間全体にアドレスが分散されたデータを処理
することができる。このような能力は、精巧なメモリマ
ネージメント技術によって発揮され、この技術では、仮
想アドレス空間の大部分が実際に利用できるという仮定
のもとでプログラムを実行することができ、これにより
、実際よりも相当に多くのメインメモリアドレス空間を
利用できるという錯覚をユーザに与えることができる。

メモリマソビング及び論理／物理アドレス変換を使用す
ることにより、仮想メモリシステムは、非隣接物理記憶
に基づく隣接論理メモリをコンピュータに与えるもので
ある。

仮想メモリシステムは、一般に、メモリのリニアなアレ
イをそれより小さなメモリ領域に静的又は動的に仕切る
ことと、ブロソクアドレスマッピングシステムとの組合
せを使用してメモリをブロックに分けるという考え方に
基づくものであり、上記マソピングシステムにより、仮
想アドレスは、ブロック位置と、ブロック内の変位とに
変換される。仮想アドレスから物理アドレスへのマソビ
ングプロセスは、典型的に、ブロックマッピングテーブ
ルによって行なわれ、このテーブルは、各物理メモリブ
ロソクごとにメモリ内のブロソクアドレスを含む入力を
保持し、可変サイズブロソク式のメモリシステムの場合
は、メモリブロソクのサイズを保持する。このようなブ
ロソク式仮想メモリ機構においては、ブロソク位置の変
換を容易にするために全ての物理ブロックが同じサイズ
のものであり、メモリ内のいずれの物理ブロック位置に
も仮想メモリブロックを配置できるようになっている。

各メモリブロックはメモリベージと称され、いかなると
きにも全ての仮想ページが一次メモリ内に存在するので
はない。むしろ、ある二次記憶手段、通常はディスクを
用いて、残りのページが保持される。

ページ式メモリシステムにおける仮想アドレスから実（
物理）アドレスへのマッピング即ち変換は、実際に使用
される仮想アドレス空間の各主領域ごとにページテーブ
ルを使用することにより実行される。ページテーブルは
、ページテーブル入力の仮想連続アレイであり、各人力
は１つの仮想ページに対する物理的なマッピングを表わ
しているロングワードである。仮想アドレスから物理ア
ドレスへの変換は、単に仮想ページ数を所与のページテ
ーブルベースアドレスからページテーブルへのインデッ
クスとして使用するだけで実行もれる。とりわけ、ペー
ジテーブルは、メモリベージが一次メモリに物理的に位
置されているか二次メモリに位置されているかを表わす
フィールドを含んでいる。メモリマネージメント及び例
外論理回路は、プログラムの仮想アドレスを物理アドレ
スに変換し、プログラム及びそれに関連したデータを便
利な位置（メインメモリ又は補助メモリの）に記憶し、
そして必要なデータ又はプログラムセグメントをメイン
メモリに入れるために使用される。

上記形式の仮想メモリコンピュータシステムにおいては
、仮想アドレスが発生され、これら仮想アドレスがその
後に物理アドレスに変換され、物理アドレスの一部分を
使用してページテーブルをインデックスしそしてそれに
対応するページテーブル入力（ＰＴＥ）をフェッチする
ことにより物理メモリ及び入力／出力（　Ｉ　／Ｏ）装
置がアクセスされる。ＰＴＥは、典型的に、アクセス特
権（ピリビレジ）に関する情報と、幾つかの物理アドレ
スと、アドレスの変更及び有効状態を表わすビントとを
含んでいる。又、ＰＴＥは、アドレスベージがメモリ内
に存在しないときに生じるようなアクセス例外をハンド
リングするためにシステムソフトウェアにより使用され
る状態ビットも含んでいる。従って、オペレーティング
システムは物理メモリのイメージを与え、これはメモリ
ソース位置を参照することなくユーザがアクセスできる
ものである。変換プロセスの結果として、オペレーティ
ングシステムは、その後、アクセスされたメモリセグメ
ントへのアクセスを許可するか又は拒絶する。メモリア
クセス要求が許可された場合には、それに対応するメモ
リオペレーションが完了まで行なわれる。一方、アクセ
ス要求が拒絶された場合には、プログラム実行プロセス
が停止され、例外ハンドラルーチンが実行される。

命令を実行すべきときには、仮想メモリシステムのハー
ドウエアは、その命令に対応する仮想アドレスを発生し
、そしてそれを読み取り又は書き込みのようなメモリア
クセスオペレーションの要求と共にシステムメモリユニ
ットへ中継する。メモリユニット内に設けられた変換手
段は、仮想アドレスに対応する物理アドレスを計算し、
そして変換プロセスが首尾よく終ると、所要のメモリア
クセスオペレーションが実行される。仮想アドレスから
物理アドレスへの変換が何らかの理由で不首尾に終った
場合には、メモリユニットは命令プロセソサに信号を返
送し、プログラムの実行を続けるのではなく、メモリア
クセス例外を開始させる。

アクセス例外の検出時にプログラムの実行を停止する技
術は考え方としては単純であるが、マルチブロセソシン
グ及びパイプライン式命令実行を典型的に使用する高性
能コンピュータに利用する場合には、著しく複雑で且つ
やっかいなものとなる。高性能コンピュータは、一般に
、複数の中央処理ユニットを用いて適当な問題分析によ
り所定のタスクを実行することによってシステムレヘル
でマルチプロセスを行なうという考え方に基づいている
。マルチプロセス動作は、パイプライン搬送のプロセス
によって更に複雑化され、コンビュータの命令が一連の
より小さなそしてより簡単なオペレーションに分割され
、これらのオペレーションは特定の目的に最も適した多
数の専用のファンクションユニットにより次々に実行さ
れる。このようなシステムでは、多数のＩ／Ｏバスを介
して大量記憶装置及び他の装置への並列路を使用するこ
とにより、高速で且つ広範囲な接続性及び冗長性が与え
られる。

高性能コンピュータシステムにおいては、命令を実行す
るに必要なオペレーションの全シーケンスがパイプライ
ン式であるために、メモリアクセス例外の検出及び処理
が複雑なものとなる。その典型的な例は、米国、マサチ
ューセッツ州、メイナード、１１１バワダーミルロード
のデジタル・イクイップメント社から入手できる″ＶＡ
Ｘ″ブランドファミリーのコンピュータである。ＶＡＸ
８６（１０モデルのコンピュータに対する命令パイプラ
インが、１９８５年８月のｒＤｉｇｉｔａｌ　Ｔｅｃｈ
ｎｉｃａｌＪｏｕｒｕａｌ　Ｊ第１号の第８−２３頁に
掲載されたフォサム氏等著のｒ　Ｖ　Ａ　Ｘ８６（１０
システムの概要（八ｎ　　Ｏｖｅｒｖｉｅｗ　　Ｏｆ　
　ＴｈｅＶ　Ａ　Ｘ　　８６（１０　　Ｓｙｓｔｅｍ）
　　Ｊ　　と題する論文に詳細に述べられている。この
論文に示されたように、高性能パイプラインは、命令の
実行に含まれるオペレーションの種々の各段階ごとに個
別のパイプライン段を使用している。これらのパイプラ
イン段は、典型的に、命令のフェッチ、命令のデコード
、オペランドアドレスの発生、・オペランドのフェッチ
、命令の実行及び結果の記憶を含む。メモリアクセス例
外の処理は、一度に多数の命令がアクティブとなるので
困難である。

更に、各命令は、多数のメモリ参照、命令読み取り、オ
ペランド読み取り、オペランド書き込み、アドレス読み
取り及びストリング読み取りをアクティベートする。更
に、これらのオペレーションの各々は、命令パイプライ
ン内の種々の段において種々のハードウェアセグメント
によって実行されることか多い。

命令パイプラインに沿って命令を実行する動作の一部分
としてメモリ参照が行なわれるときには、命令により与
えられた仮想アドレスから物理アドレスを発生するため
にアドレス変換プロセスが行なわれる。これらの変換段
の各々においては、メモリアクセス例外が生じるおそれ
がある。次の命令段の実行に必要であると予想される命
令及びオペランドをコンピュータシステムが予めフエ・
冫チするようにされ、その間に特定の命令が作用される
ときには、複雑な問題が生じる。従って、例外が検出さ
れたときに全ての必要なアクセス例外が作用される場合
には、そこから生じるアクセス違反を分析するために相
互依存のオペレーション段が停止されたときにパイプラ
インが迅速に停止することになる。そこで、高速度のパ
イプライン式命令処理を達成することと、関連するメモ
リアクセス例外が同時に実行されるときに生じる比較的
低速度の逐次処理を達成することとの間には直接的な競
合が存在する。従って、パイプライン段内で生じるメモ
リ例外を、他のパイプライン段の妨害による命令パイプ
ラインの停止を回避するように取り扱うことが極めて重
要となる。例えば、ＶＡＸアーキテクチャでは、命令を
予めフェッチする動作の一部分としてメモリを読み取る
際に生じる例外がその前に発生された命令の実行を妨げ
ないようにするプロトコルによってこの問題に対処して
いる。

発明の構成 例外情仰を、実行されている命令の他の部分と共にパイ
プライン処理するという考え方に基づく例外取り扱い機
構が提供される。本発明の重要な特徴によれば、パイプ
ラインー段で発生された例外情報は、パイプラインに沿
って搬送され、そして命令がパイプラインの実行段に達
したときだけ作用される。従って、例外情報が有効であ
って実行段に存在することが分かった場合だけ例外ハン
ドリングルーチンを呼び出せばよい。例外が存在すると
分った命令実行パイプラインの各段において例外ハンド
リングルーチンに依存するという複雑で且つ時間浪費な
プロセスは排除される。このような機構から得られる主
な利点は、関連する例外に付随する命令が実行段に達す
る前に命令の流れが変えられる場合に、例外条件を残り
の命令と共に省けることである。

本発明の好ましい実施例によれば、命令パイプラインの
各段から、仮想／物理変換を行なうメモリユニットの前
端へとポートで結ぶことにより、上記の機構が達成され
る。メモリユニットの後端は、その前端で発生された物
理アドレスを用いて、主メモリ又はキャッシュメモリ内
のアドレスされたデータをアクセスするように構成され
る．又、パイプライン段に対してメモリユニットの前端
に設けられた各ポートには、命令に付随する仮想アドレ
スを記憶する手段と、検出された例外に関連した“欠陥
”情報を記憶する手段とが設けられる．この例外情報は
、実行段のみにおいてシステムソフトウエアにより作用
される。メモリユニットの前端でメモリアクセス例外に
遭遇したときには、そこから発生された欠陥情報が記憶
段にロードされ、そしてポートはそれ以上の参照を受け
入れないよう阻止される．然し乍ら、他のパイプライン
段に対応するポートは、メモリ参照を受け入れるために
アクティブな状態に保持される。この構成では、命令の
流れの手前の段で生じた欠陥又は例外によって妨げられ
ることなく更に命令をパイプラインに沿って完了させる
ことができる。

本発明の別の特徴によれば、例外ハンドリングプロセス
を命令実行プロセスと同期させる手段が設けられる。命
令が発生段を通過する前にパイプライン段で発見された
欠陥は、命令の予めの処理及びオペランドの予めのフェ
ッチにより導出されたデータ及び制御ワードと共に（又
はそれに代って）パイプライン処理される。欠陥パイプ
ラインは、実行段で命令を発生するためにこのデータ及
び制御が必要とされる時点でチェソクされ、欠陥又は例
外が見つかった場合には、命令を発生するのではなく、
例外が開始される。このように、発生段に続くパイプラ
イン段に存在している全ての命令は、何の妨げもなく完
了することができる。

本発明の別の重要な特徴によれば、メモリ書き込みオペ
レーションのための行先オペランドアドレスがパイプラ
インのオペランド処理ユニット段において計算され、そ
してその後、変換のためにメモリユニットへ通される。

データが実行段の後まで得られないので、それに対応す
る書き込みオペレーションは通常延期される。変換され
た行先アドレスは書き込み待ち行列に記憶され、そして
その後、実行段に続いて受け取った対応データと対にさ
れる。命令がリタイアされるときには、書き込まれるべ
きメモリの行先をその点に定めることが重要である。行
先アドレスは予め変換されているので、データ書き込み
待ち行列に対応する有効人力が存在する限り、実行段又
はそれに続いて命令を便利にリタイアすることが可能と
なる。

要約すれば、パイプライン段は必要に応じてメモリ参照
を出力し、パイプラインによって実行されるべきタスク
は、そのメモリ参照に対応するアドレス変換が首尾よく
終った場合に通常の仕方で完了され、この場合、パイプ
ライン段に関連したデータを用いて命令が最終的に実行
段において実行される。然し乍ら、メモリ参照に対応す
るアドレス変換が不首尾に終った場合には、欠陥情報が
発生され、メモリユニット内のパイプライン段に対応す
るポートが閉状態として示される。メモリユニットによ
り発生された欠陥情報はパイプラインを経て伝幡され、
最終的に実行段において、欠陥又は例外情報に基づいて
欠陥ハンドラルーチンを呼び出すためのベースとして使
用される。

本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明から明らかとなろう。

実施例 本発明は種々の形態で実施できるが、その特定の実施例
を一例として添付図面に示し、これについて以下に詳細
に説明する。然し乍ら、本発明はこれに限定されるもの
ではなく、特許請求の範囲に述べた本発明の精神及び範
囲から逸脱せずに種々の変更や修正がなされ得ることが
明らかであろう。

第１図は、パイプライン式仮想メモリベースのコンピュ
ータシステム１０の最高レヘルブロック図である。この
コンピュータシステム１０は、１つ以上の中央処理ユニ
ッ｝　（ＣＰＵ）１　２を使用しており、全てのシステ
ムＣＰＵがシステムに対して共通のメインメモリ１４を
共通できるようにすることによりこれら全てのＣＰＵを
同時に即ち並列に動作できるように構成されている。実
施例においては、メインメモリ１４を効果的に共有する
ことにより４つまでのＣＰＬＩをこのシステムにおいて
同時に動作させることができる。パイプラインの考え方
により、ＣＰＵ１２は非均質（ｎｏｎ−ｈｏｍｏｇｅｎ
ｅｏｕｓ）プロセッサであり、個々の命令がその実行に
先立って分別された特定のタスクを専用に且つ最適に実
行するよう構成された１組の特殊目的のファンクション
ユニットを含んでいる。

パイプライン技術によれば、各々の基本的なオペレーシ
ョン（加算、乗算等の）が多数の独立した段に分割され
、これは製造組立ラインをいがに編成するかに良く似て
いる。各段が動作の完了に“ｔ”秒を要すると仮定すれ
ば、オペランド対は各段ｔ秒で終了し、次いで、次の段
へ通され、新たなオペランド対を開始できるようになる
。例えば、４つの独立した段を必要とする命令の場合（
指数減算、仮数整列、仮数加算及び結果の正規化の４つ
の別々の段を必要とするフローティングポイント加算演
算の場合のような）、実行プロセスの開始から終了まで
に４Ｌ秒の時間周期が必要とされる。然し乍ら、重要な
ことは、ｔ秒ごとに新たな結果を形成できることである
。換言すれば、各々の専用の段がそれに割り当てられた
タスクを実行するにつれて、当該命令が完了に近すいて
いく。パイプラインの最終段において、システムサイク
ルの通過に伴ないタスクが完了するたびに、命令の完了
を表わす新たな結果が発生される。このようなパイプラ
インは、一般に、１つのオペレーションを実行するのに
通常以上に長い時間を要するが、一連の同様のオペレー
ションを実行すべきである場合には、パイプラインは同
じ長さの時間内に相当に多数のオペレーションを実行す
ることができる。

一般に、命令の実行は次のような個々の段に分割される
。即ち、命令のフェッチ、命令のデコード、オペランド
のフェッチ、命令の実行そして結果の記憶。又、これら
の独立した段を或る形態でオーバーランプさせ、全命令
スループットを高めることもできる。この形式の考え方
によれば、各パイプライン段の結果が共通のシステムク
ロックに基づいて次の段へ転送される。例えば、第１の
クロックサイクル中に、命令フェッチを専用に行なうフ
ァンクションユニットによって命令がフェッチされる。

第２のクロソクサイクル中に、そのフヱッチされた命令
が命令デコード段へ転送され、そこで専用のファンクシ
ョンユニットが命令をデコードし、それと同時に、命令
フェッチ段がアクティブな状態に保たれ、命令フェッチ
ユニットを介して次の命令をフェッチすることになる。

次のクロ，クサイクル中には、各パイプライン段によっ
て発生された結果がパイプラインの次の段ヘシフトされ
、それと同時に、別の新たな命令がフエッチされる。こ
のプロセスは、パイプラインの最終段がアクティベート
されるまで続き、その点でパイプラインがいっぱいにな
る。その後、新たな命令が第１のパイプライン段により
フェッチされ続ける限り、各次々のクロソクサイクルの
終りに最終段によって命令が完了される。

さて、第１図を参照すれば、各ＣＰＵ１２は、本質的に
、少なくとも３つの独立したファンクションユニット、
即ちメモリアクセスユニ・ノト１６（Ｍユニット）、命
令ユニット１８（ｒ−Ｌ二・ント）及び実行ユニット２
０　（Ｅユニット）に仕切られる。

Ｍユニット１６は、メモリ、Ｉ／Ｏ及び他のＣＰＵユニ
ットに対するＣＰＵインターフエイスをなし、より詳細
には、仮想メモリ参照を受け入れ、これらの参照を物理
アドレスに変換しそして適当なインターフエイス手段を
介してメインメモ１月４内のメモリデータへのアクセス
を開始するか又はローカルキャッシュ内のメモリデータ
へのアクセスを開始するための手段として働く。

第１図に示されたシステムでは、Ｍユニット１６はメイ
ンキャッシュ２２を備えており、これは、命令及びＥユ
ニット１２及び工３がメインメモリ１４の通常のアクセ
ス時間で許される以上の相当に速い速度でデータをアク
セスして処理できるようにするものである。このメイン
キャッシュは、プロセッサが現在オペレーションの実行
に必要としているデータ（典型的に、最も最近使用した
命令とデータ項目）を一時的に保持する。このキャッシ
ュは、所要のアドレス位置とキャッシュの内容との間の
対応を定める連想メモリマップを使用することによりメ
モリアドレスを解読する。

システムが動作して、所要のデータ項目がキャッシュ内
にあることが分かると、メインメモリへの要求を禁止す
ると共に、プロセッサにより要求されたデータをキャッ
シュから供給する。メインメモリｌ４は、所要のデータ
項目がキャッシュ１８から得られないときだけアクセス
され、この場合、データはシステムメモリからフエンチ
されて、それを要求しているユニットへ送られる。手短
かに述べると、キャッシュ１８は、プログラム内のロー
カリティの現象に基づいて動作し、システムのメインメ
モリにウインドウを形成すると共に、空間的及び一時的
なローカリティで参照データべの高速アクセスを行なえ
るようにするものである。

メインキャソシュ２２は、データエレメントの選択され
た所定のブロックを記憶する手段と、指定のデータエレ
メントをアクセスするために変換バッファ２４を経てメ
モリアクセス要求を受け取る手段と、指定のデータエレ
メン１−がキャソシュ内に記憶されたメモリのブロック
内に存在するかどうかをチェックする手段と、指定のデ
ータエレメントを含むブロソクに対するデータがキヤ・
ソシュ内にないときに、指定のデータプロ・ノクをメイ
ンメモリｌ４から検索しそしてそれをキヤ・ンシュ２２
に記憶するように働く手段とを備えている。

所要のデータエレメントがキヤ・ノシュ２２内に存在し
ないことが分かるたびに、データエレメントを含むデー
タの全ブロックがメインメモリ１４から得られる。プロ
セッサのファンクションユニ・ノトがメモリからデータ
エレメントを次に要求するときに、ローカリティの原理
により、所要のデータエレメントは、その前にアドレス
されたデータエレメントを含むメモリブロソク内に見い
出される可能性が大きくなる。キャソシュ２２はメイン
メモリ１４よりも相当に高速度でアクセスされるので、
メインメモリは、システム性能を著しく低下することな
く、キャッシュよりも比例的にゆっくりとしたアクセス
時間をもつことができるようになる。従って、メインメ
モリ１４は、低速で且つ安価なメモリエレメントで構成
される。

変換バッファ２４は、最も最近使用された仮想／物理ア
ドレス変換を記憶する高速連想メモリである。ここで述
べる形式の仮想メモリシステムでは、１つの仮想アドレ
スを参照することにより、所望のメモリ情報が得られる
前に多数のメモリ参照を生じさせることができる。然し
乍ら、変換バッファ２４は、仮想アドレスからそれに対
応する物理アドレスへの変換を単にバッファ内の“ヒッ
ト”を探索することに減少することにより、変換プロセ
スを簡単化することができる。

コマンド及び入力データを第１図のコンピュータシステ
ムへ送信すると共に、システムからデータ出力を受け取
るために、Ｉ／Ｏバス２５がメインメモリ１４及びメイ
ンキャッシュ２２にリンクされる。

■ユニット１８は、プログラムカウンタ２６と、メイン
キャッシュ２２からの命令をフェッチするための命令キ
．ヤソシュ２８とを備えている。プログラムカウンタ２
６は、メインメモリｌ４及びキャッシュ２２の物理メモ
リ位置ではなくて仮想メモリ位置をアドレスするのが好
ましい。従って、プログラムカウンタ２６により出力さ
れた仮想アドレスは、所要の命令を検索できるようにな
る前に、メインメモリ１４の対応する物理アドレスに変
換されることが必要である。この変換は、Ｍユニット１
６の変換バッファ２４によって行なわれる。プログラム
カウンタ２６の内容はＭユニット１ｌへ転送され、そこ
で変換バッファ２４がアドレス変換を実行する。その後
、所要の命令がキャッシュ２２又はメインメモリｌ４内
の物理メモリ位置から検索され、データ戻りラインを経
て命令キャッシェ２８へ送られる。キャソシュ２２及び
変換バッファ２４の構成及びオペレーションは、１９８
０年デジタル・イクィ・ノプメント社の「コンピュータ
プログラミング及びアーキテクチャ、ＶＡＸ　−　１　
１　　（Ｃｏｍｐｕｔｅｒ　　Ｐｒｏｇｒａｍｍｉｎｇ
　　ａｎｄＡｒｃｈｉｔｅｃｔｕｒｅ，　Ｔｈｅ　ＶＡ
Ｘ　　１　１）　Ｊの第３５１−３６８頁に掲載された
レビー及びアクホース二世著の第１１章の論文の説明さ
れている。

命令キャッシュ２８は、一般に、プログラムヵウンタ２
６により指定されたアドレスに予め記憶された命令を有
している。キヤ・７シュ２８は、多データバイトのブロ
ックで命令データを受け取ったり送信したりするように
構成され、これらブロソクに対するメモリアドレスがＰ
Ｃ２６で与えられたアドレスの指定のビットによって指
定されるようになっているのが好ましい。アドレスされ
た命令は、次いで、命令バッファ（　Ｉ　−Ｂｕｒ）　
３　０に転送するべく直ちに得ることができ、そしてこ
のバッファは、システムクロックのクロック動作に基づ
いて命令データを受け取るためのデータラッチとして本
質的に動作する。Ｔ−Ｂｕｆ３０がらの命令は命令デコ
ード３２へ送られ、このデコードは、命令に付随するオ
ペレーションコード（ＯＰコード）及び指定子の両方を
デコードする。オペランド処理ユニット（ＯＰＵ）３３
は、オペランドに対するメモリ又はレジスタアドレスを
発生するか、或いはリテラルの場合には命令流からのオ
ペランドを直接評価する。レジスクアドレス及びリテラ
ルはＥユニット２０に送られる。ＯＰＵ３３により発生
されたアドレスは仮想アドレスであり、メモリソース．
（読み取り）及び行先（書き込み）オペランドに対する
仮想アドレスを表わしている。メモリ読み取りオペラン
ドの場合には、ＯＰＵ３　３がこれらの仮想アドレスを
Ｍユニット１６に供給し、物理アドレスに変換する。次
いで変換プロセスにより指定された物理メモリ位置がア
クセスされ、メモリソースオペランドとしてのオペラン
ドがフェッチされる。

メモリ書き込みオペランドの場合、書き込まれるべきデ
ータは、命令の実行が完了するまで得ることができず、
従って、書き込まれるべきデータが得られるまで書き込
みアドレスを記憶することが必要となる。然し乍ら、行
先の仮想アドレスからそれに対応する物理アドレスへの
変換は、命令の実行に要する時間中に終了させることが
できる。

更に、ＯＰＵ３　３は、命令が実行されている時間中に
多数の命令指定子を予め処理することにより命令の実行
速度を増加するという点で効果的に使用される。これら
のファクタを受け入れるために、Ｍユニット１６には、
変換バッファ２４とメインキャッシュ２２との間に配置
された書き込み待ち行列構成体３４かつ設けられる。こ
の書き込み待ち行列構成体３４は、Ｅユニット２０が命
令を完了するまでその変換されたアドレスを本質的に保
持し、そしてそれにより生じたデータをＭユニット１６
へ中継し、そこでこのデータは記憶された書き込みアド
レスと対にされ、その後に、その変換された物理アドレ
スで指定されたキャッシュ２２内のメモリ位置に書き込
まれる。好ましい書き込み待ち行列構成体が、本発明の
譲受人の所有する「パイプライン式コンピュータシステ
ムにおいて可変数の潜在的なメモリアクセス競合を分析
する方法及び装置（Ｍｅｔｈｏｄ　　ａｎｄ　　Ａｐｐ
ａｒａｔｕｓ　ＦｏｒＲｅｓｏｌｖｉｎｇ　　Ａ　　Ｖ
ａｒｉａｂｌｅ　　Ｎｕｍｂｅｒ　　Ｏｆ　Ｐｏｔｅｎ
ｔｉａｌＭｅｍａｒｙ　　Ａｃｃｅｓｓ　　Ｃｏｎｆｌ
ｉｃｔｓ　　Ｉｎ　　Ａ　　ＰｉｐｅｌｉｎｅｄＣｏｍ
ｐｕｔｅｒ　　Ｓｙｓｔｅｍ）　Ｊと題する１９８９年
２月３日出願のＤ．ファイト氏等の米国特許出願第３０
６，７６７号に詳細に開示されている。

メモリ読み取り動作を要求する命令の場合には、変換バ
ッファ２４は、読み取り命令のオペランドに対する物理
アドレスを直接発生する。変換されたアドレスを記憶す
るための一時的な記憶手段３６がＭユニット１６に設け
られており、この変換されたアドレスは、後でメインキ
ャッシュ２２によって使用されて、識別されたメモリ位
置をアクセスすると共に、そこに記憶されたデータを適
当なデータ返送ラインを経てＥユニット２０へ供給する
。３８及び４０で各々示されたマルチブレクサ及びデマ
ルチプレクサユニットは、一時的な記憶ユニット３６又
は書き込み待ち行列３４のいずれかを選択してメインキ
ャッシュ２２と変換バッファ２４との間で変換されたア
ドレスを変換するためにメモリユニットｌ６に設けられ
ている。

各々の命令において、第１バイトはＯＰコードを含んで
おりそしてそれに続くバイトはデコードされるべきオペ
ランド指定子である。各指定子の第１バイトは、その指
定子のためのアドレスモードを指示する。このバイトは
通常半分に分割され、一方の半分はアドレスモードを指
定しそして他方の半分はアドレス動作に使用されるレジ
スタを指定する。命令は、可変長さであるのが好ましく
、種々の形式の指定子を同じＯＰコードと共に使用する
ことができる。この形式の典型的な構成が１９８０年１
２月２３日付のストレッカー氏等の米国特許第４．２４
１，３９７号に開示されている。

命令を処理する第１の段階は、命令の”ＯＰコード”を
デコードすることである。各命令の第１部分は、命令に
おいて実行されるべきオペレーション、指定子の数及び
各指定子の形式を指定するＯＰコードより成る。デコー
ド動作は、命令デコーダ３２におけるテーブル・ルック
アップ技術を用いて行なわれる。命令デコーダは、ルッ
クアソプテーブルにおいて命令を実行するためのマイク
ロコードスタートアドレスを見い出し、そのスタートア
ドレスをＥユニット２０に通す。その後、Ｅユニットは
、指示されたスタートアドレスで始まる予め記憶された
マイクロコードを実行することにより指定のオペレーシ
ョンを実行する。又、デコーダは、ソースオペランド及
び先行オペランド指定子が命令内のどこに生じるかを決
定し、これらの指定子を命令実行前に予め処理するため
にＯＰＵ３　３に通す。

ルックアップテーブルは、多数の人力を各々有する多ブ
ロックのアレイとして構成される。ルックアップテーブ
ルの各入力は、そのブロック及び入力インデックスによ
りアドレスすることができる。ＯＰコードバイトはブロ
ックをアドレスし、実行点カウンタからのポインタ（命
令における現在指定子の位置を指示する）はブロソク内
の特定入力を選択する。選択された入力は、各指定子ご
とに、データコンテンクスト（バイト、ワード等）、デ
ータ形式（アドレス、整数等）及びアドレスモード（読
み取り、書き込み、変更等）を指定する。

命令がデコードされた後に、ＯＰＵ３３はオペランド指
定子を通し、それらの有効アドレスを計算する。このプ
ロセスは、ＧＰＲを読み取りそしておそらく自動増加又
は自動減少によってＧＰＲの内容を変更することを含む
。次いで、オペランドがこれらの有効アドレスからフェ
ッチされてＥユニッｌ−２０へ通され、該ユニットは命
令を実行しそしてその結果を、その命令に対して先行ホ
インタで識別された先行へ書き込む。ＯＰＵ３　３は、
各命令のＯＰコードに基づいて指定子信号も発生する。

命令がＥユニットに通されるたびに、■ユニットはマイ
クロコードディスパソチアドレス及び１組のポインタを
送信するが、これは、（１）ソースオペランドを見出す
ことのできるＥユニットレジスタファイル内の位置と、
（２）結果を記憶すべき位置とに対するものである。Ｅ
ユニット内において、１組のバッファベースの待ち行列
４２は、マイクロコードディスバッチアドレスを記憶す
るためのフォーク待ち行列と、ソースオペランド位置を
記憶するためのソースポインタ待ち行列と、行先位置を
記憶するための先行ポインタ待ち行列とを備えている。

これら待ち行列の各々は、多数の命令に対してデータを
保持することのできるＦＩＦＯバッファである。

又、Ｅユニット２０はソースオペランドリスト４４も備
えており、これは、ＧＰＲのコピーを含むマルチポート
レジスタファイルに記憶される。

従って、ソースポインタ待ち行列の入力は、レジスタオ
ベランドに対するＧＰＲ位置を指すか、或いはメモリ及
びリテラルオペランドに対するソースリストを指す。Ｍ
ユニット１６及びＩユニット１８はソースリスト４４に
入力を書き込み、Ｅユニット２０は必要に応じてソース
リストからオペランドを読み取って命令を実行する。命
令を実行するために、Ｅユニット２０は、命令発生ユニ
ット４６と、マイクロコード実行ユニット４８と、演算
論理ユニフ｝　（ＡＬＵ）５０と、命令リタイヤユニッ
ト５２とを備えている。

本発明の重要な特徴によれば、各々のパイプライン段に
はＭユニットの前端に向ってポートが設けられている。

この構成では、Ｍユニットにより処理されるメモリアク
セス要求に、その要求を開始した特定のパイプライン段
に関して便利なようにフラグを立てることができる。従
って、例外を生じるメモリアクセス要求に関連したポー
トを容易に分離し、そしてそれを不作動化するか、或い
はその例外が適当に処理されるまでその関連パイプライ
ン段からそれ以上のメモリアクセス要求を受け入れない
よう阻止することができる。

第１図において、前端は変換バッファ２４によって表わ
されており、このバッファは、図示されたように、Ｉユ
ニット１８及びＥユニット２０内に配置されたパイプラ
インの適当な段からメモリアクセス要求を受け取るため
のポートを有している。特に、■バフファ３０は命令キ
ャッシュ２８を経てＭユニット１６の対応する前端ポー
ト２４Ａに接続される。ＯＰＵ３　３はそれに対応する
前端ボー｝２４Ｂに接続され、そしてＥユニット段に対
して前端ポート２４Ｃが設けられている。メモリアクセ
ス要求を発生するパイプラインの別々の段に対して他の
個別のポートを設けることができ、第１図に示されたポ
ートは単に説明のためのものであって、これらに限定さ
れるものでないことが理解されよう。

典型的な命令の実行に含まれた種々のパイプライン段に
ついて、第２図を参照して以下に説明する。上記したよ
うに、．パイプライン式プロセノサにおいては、プロセ
ッサの命令フェッチハードウェアが１つの命令をフェッ
チする間に、他のハードウエアが第２命令のオペレーシ
ョンコードをデコードし、第３命令のオペランドをフェ
ッチし、第４命令を実行し、そして第５命令の処理済み
データを記憶する。第２図は、次のような典型的な命令
に対するパイプラインを示している。

ＡＤＤＬ３　　ＲＯ．ＢＡｌ２　（Ｒｌ），Ｒ２これは
、変位モードアドレス動作を用いたロングワード加算で
ある。

この命令のパイプライン実行の第１段においては、命令
のプログラムカウンタく第１図のＰＣ２６）が形成され
る。これは、通常、手前の命令からプログラムカウンタ
を増加するか、又は分岐命令のターゲットアドレスを使
用することによって達成される。次いで、ＰＣを使用し
、パイプラインの第２段において命令キャソシュ２８が
アクセスされる。

パイプラインの第３段においては、命令データがキャッ
シュ２２から得られ、これは命令デコーダ３２によって
使用されるか或いは命令バッファ３０ヘロードされる。

命令デコーダ３２は、以下で詳細に述べるように、単一
のサイクルにおいてＯＰコード及び３つの指定子をデコ
ードする。オペランドアドレスＲＯ及びＲ２はＡＬＵユ
ニット５０へ送られ、そしてオペランドは、デコードサ
イクルの終りにバイト変位と共にＯＰＵ３３Ｒ１へ送ら
れる。

段４において、オペランドユニット３３は、位置Ｒ１に
あるＧＰＲレジスタファイルの内容を読み取り、その値
を指定の変位（この場合、１２）に加え、そしてそれに
より得られたアドレスをアドレス発生段階の終りにＭユ
ニット１６内の変換バッファ２４へｏＰ読み取り要求と
共に送信する。

段５において、Ｍユニット１６は、段４で発生されたア
ドレスを実行のために選択する。変換バッファ２４を使
用し、Ｍユニット１６は、アドレス変換段階中に仮想ア
ドレスを物理アドレスに変換する。アドレス変換による
欠陥が検出されそしてそれに対応する欠陥情報が発生さ
れるのはこの段階である。本発明によれば、それにより
生じた欠陥情報は記憶装置に入れられ、欠陥情報の関連
セグメントが現在段で発生された結果と共にその後続段
で処理されるべく通される。欠陥情報の発生及びその最
終的な使い方は以下で詳細に説明する。次いで、物理ア
ドレスを用いてキャッシュ２２がアドレスされ、これは
パイプラインの段６で読み取られる。

パイプラインの段７において、命令がＡ　Ｌ　ＬＪ２７
に発生され、ＡＬＵ２　７は２つのオペランドを加算し
、その結果をリタイヤユニット２８へ送る。段４の間に
、Ｒ１及びＲ２に対するレジスタ値と、メモリデータに
対するソースリスト位置を指すポインタとがＥユニット
へ送られそしてポインタ待ち行列に記憶される。次いで
、キャッシュ読み取り段階中に、Ｅユニットはソースリ
ストにおいて２つのソースオペランドを探す。この特定
例においては、ＲＯ内のレジスタデー夕のみを見つけ゜
るが、この段の終りに、メモリデータが到達し、レジス
タファイルの無効化された読み出しと取り替えられる。

従って、命令実行段階中に両方のオペランドが得られる
。メモリの実行には、命令発生段階に続いて、指定のオ
ペランドを使用する実際の実行が本質的に含まれる。

本発明によれば、パイプラインの手前の段階の完了によ
り得られたデータは、実行段において欠陥情報の存在に
対してチェックされる。欠陥の指示が検出された場合に
は、その欠陥が最初に検出されたときに既に記憶された
更に別の欠陥情報が呼び出され、そして以下に述べるよ
うに、実行ハンドリングルーチンが呼び出される。

パイプラインのりタイヤ段８において、得られたデータ
がリタイヤ待ち行列における次の入力と対にされる。多
数のファンクションＥユニソ１−が同時にビジーになる
ことがあるが、１つのサイクル中には１つの命令しかり
タイヤできない。

ここに示すパイプラインの最後の段９においては、Ｅユ
ニット２０がＩユニット１８の両方のレジスタファイル
のＧＰＲ部分にデータが書き込まれる。

本発明によれば、メモリアクセス要求は、仮想／物理メ
モリアドレス変換を必要とする命令パイプライン内の段
により留められる。これらの要求は、Ｍユニットの前端
に設けられた対応するポートに留められる。この留めら
れたメモリアクセス要求に関連した仮想アドレスは、所
定の組のメモリアクセス違反の存在を決定するように処
理される。違反の存在が見つからない場合には、メモリ
アクセス要求が許可され、それに関連したメモリ動作が
通常の仕方で完了される。然し乍ら、違反の存在か見つ
かると、それに関連した仮想アドレスが、遭遇したアク
セス違反の特定形式を識別するコードと共に記憶される
。次いで、違反の存在を示す欠陥信号が発生され、そこ
に含まれた情報が、その後のパイプライン段に沿って送
られる得られたデータと共にＥユニットヘ伝幡される。

命令を実行するためにこのデータがＥユニットによって
要求されるときには、このデータが欠陥信号の存在を対
してＥユニットによってチェックされる。この信号が存
在すると分った場合には、Ｍユニットに既に記憶された
欠陥アドレス及びコードが検索され、それに対応する所
定の例外ハンドリングルーチンが呼び出される。

留められたメモリアクセス要求に伴なう仮想アドレスは
、変換バッファ３０　（第１図）が最近使用された仮想
／物理変換の局部的なキャッシュと共に動作するときに
はこの変換バッファ３０の動作によって発生することが
でき、或いはその局部的な変換バッファキャッシュが所
要のアドレス変換を含まないときにはアドレス変換を取
り扱う当該変換バッファ固定（ｆｉｘ−ｕｐ）ユニット
の動作によって発生することができる。変換バッファ３
０の機能構成部分、それに関連した固定ユニットの詳細
な説明、及びそれに関連した動作の説明は、参考として
ここに取り上げる本発明の譲受人の所有する「デジタル
コンピュータシステムにおいて仮想／物理メモリアドレ
ス変換を制御する方法及び装置（Ｍｅｔｈｏｄ　Ａｎｄ
　Ａｐｐａｒａｔｕｓ　Ｆｏｒ　Ｃｏｎｔｒｏｌｌｉｎ
ｇＴｈｅ　Ｃｏｎｖｅｒｓｆｏｎ　Ｏｆ　Ｖｉｒｔｕａ
ｌ　Ｔｏ　Ｐｈｙｓｉａｃｌ　ＭｅｍｏｒｙＡｄｄｒｅ
ｓｓｅｓ　Ｉｎ　Ａ　Ｄｉｇｉｔａｌ　Ｃｏｍｐｕｔｅ
ｒ　Ｓｙｓｔｅｍ　）Ｊと題する工９８９年２月３日付
の上記 ヘサリングトン氏の米国特許出願第３０６，　５４４号
に開示されている。本発明を容易に理解するため、第３
図及び第４図を参照して変換バッファ及び固定ユニット
の動作を簡単に説明する。

第３図を参照し、変換バッファ２４の動作について詳細
に説明する。変換バッファ２４は、５つの種々のソース
から仮想アドレスを受け取るように接続される。これら
ソースのうちの３つはメモリアクセスユニット１６の外
部にあり、以下、般に外部と称する。他の２つのソース
はメモリアクセスユニット１６内から制御され、以下、
一般に内部と称する。これらの内部レジスタは、変換バ
ッファの“ミス”中に、メモリから仮想／物理変換を検
索しそしてそれを変換バッファ２４に入れるのに使用さ
れる。

外部ソースは、１ユニット１８の一部分であって命令の
ブリフェッチアドレスを与える役目を果たす■バッファ
３０と、オペランドのブリフェッチアドレスを与えるＯ
ＰＵ３　３と、明確なオペランドアドレスを与えるＥユ
ニット２０とを備えている。変換バッファ２４の動作は
、全てのアドレスが同一に処理されるので、処理されて
いる特定の外部アドレスとは独立したものである。

これら外部ソースの各々はマルチプレクサ５４の入力に
送られ、このマルチプレクサは、選択された入力を変換
バッファ２４へ制御可能に与える。

変換バンファ２４は、受け取った仮想アドレスを、最近
使用した仮想／物理アドレス変換のキャッジュ５５と比
較する。一致が得られた場合には、変換バッファ２４は
それに対応する物理アドレスを選択し、それをキャソシ
ュ２２へ供給する。仮想／物理変換をフェッチするため
にキャッシュ２２をアクセスする必要がない。というの
は、この仮想／物理変換は、その手前の使用により変換
バッファキャッシュ５５内に既に存在するからである。

この点について、変換バッファ２４は、メモリへのアク
セス回数を減少することによりプロセソサの速度を相当
に高める。

然し乍ら、変換バッファキャソシュ５５は、少数の仮想
／物理変換しか含まない。従って、現在変換されている
仮想アドレスは変換バッファキャソシュ５５内に存在し
ないことが考えられる。これが生じたときには、メモリ
から変換を検索しそしてそれを変換バッファキャッシュ
５５に入れて、仮想／物理変換を完了できるようにする
ことが必要である。

又、選択された外部ソースによって与えられた仮想アド
レスは、変換バッファの固定ユニット（ＴＢ　Ｆｉｘｕ
ｐ）　５　６にも送られる。その名前が示すように、Ｔ
Ｂ　　Ｆｉｘｕｐ　５　６は、主として、変換バッファ
キャッシュ５１内に存在しないこれらの変換を検索して
それらを変換バッファ２４に入れることのみを行なう。

ＴＢ　　Ｆｉｘｕｐ　５６の特定の動作は、現在処理さ
れているメモリアクセスの形式によって制御される。こ
れを理解するためには、先ず、仮想メモリの構成を説明
することが必要である。

仮想アドレス空間は、実際に、多数の機能領域即ちセグ
メントに分割される。先ず、仮想アドレス空間は、シス
テム空間及びプロセス空間と称する２つの半部分に分割
される。プロセス空間は、プログラム領域（ＰＯ）及び
制御領域（Ｐ１）に分割される。各領域は、そのメモリ
領域に対し全ての仮想／物理アドレス変換を集めたもの
を有している。これらの変換は全体的にページテーブル
と称され、一方個々の変換はページテーブル入力（ＰＴ
Ｅ）と称される．各領域はそれ自身のページテーブルを
有しており、２つのレジスタ、即ちページテーブルスタ
ートアドレスを含むペースレジスタと、そのテーブル内
のページテーブル入力の数を含む長さレジスタとによっ
て定められる．仮想アドレスは、３２ビット長さの２進
数であり、２つの上位ビットがメモリの領域を定める。

例えば、ビット３１はシステム及びプロセス空間を定め
る。この位置が１つであることはシステム空間を指示し
、一方０であることはプロセス空間を指示する。更に、
ビット３０は２つのプロセス領域（ＰＯ，ＰＩ）を定め
る。プロセス空間の上位アドレスの半分は制御領域（Ｐ
ｉ）であり、一方下位アドレスの半分はプログラム頷域
（ＰＯ）によって占有される。

アドレス空間の上位アドレスの半部分は、システム内の
全てのプログラムによって共有されるのでシステム空間
と称され、オペレーティングシステムハこの領域内で動
作する。システム空間に対しては１つのページテーブル
しかなく、これは、全てのシステム空間参照を変換する
システムページテーブル（ＳＰＴ）である。このＳＰＴ
は、２つのハードウェアレジスタ、即ちシステムベース
レジスタ（ＳＢＲ）及びシステム長さレジスタ（ＳＬＲ
）によって説明される。これらのレジスタは、オペレー
ティングシステムがブートされるときにソフトウェアに
よってロードされる。

ＳＰＴは物理アドレスによって参照されねばならないこ
とに注意するのが重要である。というのは、ページテー
ブル自体のない仮想／物理アドレス変換はないからであ
る。例えば、変換プロセスを開始す゜るためには、少な
くともＳＰＴの物理アドレスが既知となって仮想／物理
変換を検索するようになっていなければならない。

メモリの下位アドレスの半分は、システム空間とは異な
りシステム内の各プログラムに独特なものであるからプ
ロセス空間と称される。各プログラムは、そのプログラ
ム及び制御領域に対しそれ自身のページテーブルを有し
ており、これらはそれに対応するベース及び長さレジス
タ（Ｐ　Ｏ　Ｂ　Ｒ，ＰＩＢＲ，ＰＯＬＲ及びＰＩＬＲ
）によって定められる。例えば、同じプロセス空間の仮
想アドレスを参照する種々のプログラムが種々の物理メ
モリ位置をアクセスする。従って、プロセスページテー
ブルは、物理メモリアドレスではなくて仮想メモリアド
レスによって参照される。従って、プロセス空間仮想ア
ドレスの変換は、プロセスベージテーブルの物理メモリ
位置を先ず探索しなければならない。これらのアドレス
は、システムページテーブル（ＳＰＴ）の物理メモリ位
置において得られる。システムメモリ参照の変換は１つ
の段階で行なうことができるが、プロセスメモリ参照は
２つの変換、即ち先ず第１にプロセスペースレジスタア
ドレスの変換と、そして第２に、仮想アドレス自体の変
換とを行なわねばならない。

プログラム領域（ＰＯ）はユーザプログラムを含んでい
て、プログラムがロードされると予想されるゼロベース
の仮想アドレス空間を与えるようになっている。これに
対し、制御領域（Ｐ１）はプロセスのユーザモードスタ
ックを受け入れる。

又、オペレーティングシステムは、保護されたプロセス
特有データ及びコードを含むと共により高いアクセスモ
ードに対してスタックを含むように制御領域を使用する
ことができる。

第３図を再び参照すると、ＴＢ　　Ｆｉｘｕｐ　５６は
、マルチプレクサ５０からの仮想アドレスを受け取りそ
してビット３０及び３１を使用して、アクセスされてい
る仮想メモリ領域を決定する。指定された領域は、どの
ペースレジスタを使用して対応するページテーブルを検
索すべきかを決定するのに使用される。システムメモリ
参照の場合は、ＳＢＲから計算されたページテーブルア
ドレスが物理アドレスであり、これをメモリアクセスユ
ニットのキャッシュ２２へ直接供給して、対応する仮想
／物理変換を記憶することができる。然し乍ら、“ミス
”が生じたときに変換バッファ２４を固定するだけでよ
い。従って、変換バッファ２４はミス信号をＴＢ　　Ｆ
ｉｘ’ｕｐ　５　６に供給し、計算したアドレスをキャ
ッシュ２２に供給することができる。ＴＢ“ミス”の場
合には、変換がキャッシュ２２から検索され、変換バッ
ファキャッシュ５５に記憶される。従って、変換バッフ
ァキャッシュ５５とペンディング中の仮想アドレスとの
直後の比較は当然“ヒット”を生じるはずである。

それ故、ＴＢ　　Ｆｉｘｕｐ　５　６は変換バッファ２
４を経て制御を一時的にアサー卜して変換バンファキャ
ッシュ５５を更新し、これによりペンディング中の変換
が“ミス”から“ヒント”に変えられ、仮想／物理変換
が完了される。

これに対し、アドレスされている仮想メモリ領域がプロ
セス領域に対応する場合には、プロセスペースレジスタ
ＰＯＢＲ，ＰＩＢＲのいずれかから計算したアドレスが
仮想アドレスである。この仮想アドレスはキャッシュ２
２に送られることはないが、先ず初めに物理アドレスに
変換されねばならない。もちろん、仮想／物理のアドレ
ス変換は通常は変換バッファ２４によって行なわれる。

変換バッファ２４は現在ストールされていて、そのキャ
ッシュ５ｌを更新するためにＴ　Ｂ　　Ｆｉｘｕｐ５６
を待期しているので、ＴＢ　　Ｆｉｘｕｐ　５　６は変
換バッファを経て制御をアサー卜し、この仮想／物理変
換を実行することができる。ＴＢ　　Ｆｉｘｕρ５６は
、プロセスベージテーブルの計算された仮想アドレスを
変換バッファ“ミス”に応答して内部レジスク５７に供
給する。マルチブレクサ５８は、内部レジスタ５７の内
容をマルチブレクサ５４の入力に与えるためにＴＢ　　
Ｆｉｘｕｐ　５　６によって選択される。又、ＴＢ　　
Ｆｉｘｕｐ　５６は、マルチプレクサ５８の出力をマル
チブレクサ５４への入力として選択するように動作する
。プロセスメモリ参照に対する変換バッファ１ミス”が
生じると、プロセスベージテーブルの計算された仮想ア
ドレスが仮想／物理変換のために変換バ・ノファ２４に
送られるようになることが明らかであろう。

従って、この時に変換バッファ２４に“ヒット”が生じ
ると、物理アドレスが変換バッファ２４によってキャッ
シュ２２へ直接送られる。

又、第２の変換バッファの“ミス”が内部レジスタ５６
に含まれたアドレスに対して生じることも考えられる。

又、ＴＢ　　Ｆｉｘｕｐ　５６はこの第２の“ミス”を
修正することもできる。固定（ｆｉｘｕρ）ルーチンは
、システム参照“ミス”に対してＰＴＥを検索するのに
用いたものと同じである。

検索されたＰＴＥは変換パソファキャッシュに記憶され
、これを用いて、変換バッファ２４をその後に通過する
際に仮想／物理変換の物理アドレスを形成する。

又、シーケンサ５９は、内部レジスタ５７と同じバスを
経てＴＢ　　Ｆｉｘｕｐ　５６から入力を受け取る。シ
ーケンサ５９は、メモリから多数の隣接ハイトを読み取
ることが必要な多数の高精度動作中に使用される。シー
ケンサ５０はアドレスを増加し、それをマルチプレクサ
５８に供給する。ＴＢＦｉｘｕｐ　５　６は、シーケン
サの第１の内部レジスタアドレス及び第２の増加された
アドレスを連続的に供給するためにどのマルチブレクサ
入力が選択されるかを制御する。マルチバイトオペレー
ションの全てのバイトはこのようにアクセスされる。

第４図は、変換バッファ２４及びＴ　Ｂ　　Ｆｉｘｕｐ
５６の詳細なブロック図である。変換バッファ２４は、
最近使用されたＰＴＥのキャッシュ５５を保持する。３
２ビントの仮想アドレスは変換バッファ３０によって受
け取られ、そしてビット３１及び１７：０９はキャソシ
ュ５５の１０２４個のメモリ位置に対するポインタとし
て使用される。

キャッシュ５５内の各メモリ位置は、仮想アドレスのビ
ソト３０：１８に対応する１３ヒットタグを有している
。これらのタグはＡ．−Ａ．。２４と示されており、全
体的にページ変換ディレクトリと称される。下位の５１
２個のタグはプロセスメモリ参照に対応しそして上位の
５１２個のタグはシステムメモリ参照に対応する。タグ
をプロセスタグとシステムタグとに分離する目的は、コ
ンテクストの切換が生じたときに現在プログラムに関連
したタグのみをオペレーティングシステムが迅速に無効
化できるようにするためである。例えば、別のプログラ
ムが実行を開始するときにこれらの入力が無効化されな
い場合には、この次のプログラムが、その手前のプログ
ラムにより予め変換されているプロセス仮想アドレスを
発生することにより間違った物理メモリ位置をアクセス
することがある。従って、変換・バッファ３０が“ミス
”を検出するのではなく、手前のプログラムの仮想／物
理変換に基づいてタグの一致が生じる。

システムタグはコンテクストの切換の後に無効化される
必要がない。というのは、全てのプロセスがシステム空
間を共有しそして仮想／物理変換が各プロセスごとに同
じだからである。従って、いずれのプログラムからのシ
ステムメモリ参照も同じ物理メモリ位置をアクセスし、
システムタグをフラソシュする必要はない。ビソト３１
はプロセスタグをシステムタグから分離する。

タグＡ．−Ａ，。２４の各々に関連しているのは、Ｂ．
−Ｂ，。２４と示された対応ＰＴＥを含む３２ビソトの
データフィールドである。このＰＴＥは、ビット２４：
（１０の物理ページフレーム数と、ビソト３ｌの有効ビ
ットと、ビント３０　：　２７の保護フィールドと、ビ
ット２６の変更ビットとを含む。これらのＰＴＥは全体
的にページ変換記憶装置と称される。

比較器６０は、仮想アドレスのビット３０：１８と、ポ
インタに対応する１３ビットタグとを受け取る。これら
のビット間の一致は、仮想アドレスに対応するＰＴＥが
ページ変換記憶装置においてタグピットに対応する位置
に配置されることを示している。選択されたＰＴＥのビ
ット２９：０９はレジスタ６２の１つの人力に送られる
。レジスタ６２の他方の入力は、仮想アドレスのビソト
０８：（１０から形成される。換言すれば、対応する物
理ページは、実際の物理アドレスを形成する仮想アドレ
スのバイトオフセットに添付される。

この物理アドレスはレジスタ６２に維持され、このレジ
スタは比較器６０からの反転したパルスによってクロッ
クされる。従って、計算された物理アドレスは、ページ
変換ディレクトリに“ヒット”が見つかったことを比較
器６０が指示する場合にのみキャッシュ２２へ供給され
る。

同時に、ＶＰＮ　（ビット２９：０９）がＴＢＦｉｘｕ
ｐ　５　６に送られる。状態マシン６６は、比較器６０
からの制御入力（ＴＢミス〉と、仮想アドレスのビット
３１７３０とに応答してＴ　Ｂ　Ｆｉｘｕｐ５６の動作
を制御する。状態マシン６６は、ＴＢミス信号に応答し
、所要のＰＴＥのアドレスを計算する。一般に、ＰＴＥ
は、ＶＰＮ及びペースレジスタのアドレスを加算するこ
とにより決定される。

ビソト３ｌ：３０の状態は、ＰＴＥを計算するのに用い
られる特定のペースレジスタを決定する。

前記したように、３つの別々のメモリ領域があり、その
各々はそれ自身の独特のページテーブル及びベースアド
レスを有している。状態マシン６６は、ビソト３１：３
０を解読し、マルチプレクサ６８の選択入力に制御信号
を供給して、適当なペースレジスタを選択できるように
する。マルチブレクサ６８への入力は、各メモリ領域の
ベース及び長さレジスタを含む一連の６個のレジスタ７
０（ＰＯＢＲ，ＰＩＢＲＳＳＢＲ，ＰＯＬＲ，ＰＩＢＲ
及びＳＬＲ）に接続される。

又、状態マシン６６はマルチブレクサ７２の選沢入力を
制御し、このマルチブレクサは、レジスタセット７３を
形成している一連の３つのアドレスレジスタの出力に接
続され、そしてレジスタセット７３は種々の形式のＴＢ
“ミス１状態に対応する仮想アドレスを一時的に記憶す
るようにされる。より詳細には、プロセッサメモリ内の
第１の“ミス゛に対応する仮想アドレスを記憶するため
の“ポートミス”レジスタが設けられており、固定ユニ
ットから変換バッファを次々に参照することにより生じ
る“ミス”に対応する仮想アドレスを記憶するための“
固定ミス”レジスタが設けられており、そして遅延固定
動作を必要とする“ミス”に対応する仮想アドレスを記
憶するための“遅延ミス”レジスタが設けられている。

これらの記憶された仮想アドレスに対する固定ユニット
の応答は以下で説明する。システムメモリ内の“ミス”
又はプロセスメモリ内の第１″ミス”の間に、状態マシ
ン６６は、仮想アドレスのビット２１：２を含むマルチ
ブレクサ７２へのポートミスアドレス入力を選択する。

最も下位の２ビットは必要とされない。というのは、Ｐ
ＴＥがロングワード整列（４バイト）でキャソシュ２８
に記憶されているからである。マルチプレクサ６８、７
２は、それらの出力を加算器７４へ供給し、ここで合成
されてＰＴＥのアドレスを形成する。このアドレスは仲
裁ユニット７５又はキャソシュ２２へ送られる。

アドレスと共に、状態マシン６６は、計算したアドレス
が物理アドレスであるか仮想アドレスであるかによって
仲裁ユニット７５又はキャソシュ２８のいずれかに要求
信号を供給する。要求信号は、仲裁ユニット７５及びキ
ャッシュ２２の一方をイネーブルするように働く。例え
ば、プロセスペースレジスタにより計算されたアドレス
は仮想アドレスであり、キャッシュ２２に送ることはで
きず、変換バッファ２４において仮想／物理変換を受け
ねばならない。従って、状態マシン６６は仲裁ユニット
７５に要求信号を供給する。仲裁ユニット７５は第３図
に示されたマルチプレクサ５４に対応し、優先順位機構
に基づいて外部レジスタ又は内部レジスタから信号を供
給するように働く。内部レジスタ、即ちシーケンサ５９
及び内部レジスタ５７は、最も高い優先順位を有してい
る。従って、状態マシン６６が仲裁ユニット７５に要求
信号を与えるときには、内部レジスタが外部レジスクに
対して選択され、外部レジスタからの競合を招くことな
＜，　”［”　ＢＦｉｘｕｐルーチンを進めることがで
きる。

これに対し、システムベースレジスタから計算されたア
ドレスは物理アドレスであり、キャッシュ２２へ直接送
って所望のＰＴＥを検索することができる。ＰＴＥはメ
モリから検索されてレジスタ７６へ送られる。それに対
応する仮想アドレスのビソト３０：１８はレジスタ７８
に与えられる。

レジスタ７６、７８の内容は、ポインタにより指示され
た位置に記憶され、最も最近に使用された仮想／物理変
換で変換バッファキャッシュ５ｌが更新される。

プロセスメモリ“ミス”の間に変換ハッファ２４を第２
回目に参照することによって“ミス”が生じることも考
えられる。ＴＢ　　Ｆｉｘｕｐ　５　６はこの２重の“
ミス”を取り扱うことができる。状態マシン６６は、第
２の連続する“ミス”信号を比較器６０から受け取った
ときに２重ミス状態を確認する。状態マシン６６は、マ
ルチプレクサ６８を介してシステムベースレジスタを選
択すると共に、マルチプレクサ７２を介して固定ミスア
ドレスを選択する。ポートミスアドレスレジスタには、
第１の“ミス”を生じた元の仮想アドレスがロードされ
たま＼となる。加算器７４はこれらの選択された信号を
合成し、プロセスペースレジスタの物理システムアドレ
スを得るようにする。

これはシステムメモリ参照であるから、そのアドレスは
物理メモリ位置を識別し、これは、キャソシュイネーブ
ル信号と共にキャソシュ２２へ直接送ることができる。

ここで、プロセスは元のシステムメモリ参照と実質的に
同じであり、キャッシュ２２はそれに応答して、識別さ
れたアドレスに記憶されたＰＴＥを変換バッファキャッ
シュ５５に送る。従って、外部レジスタが仲裁ユニット
７５によって再び選択されると、変換バッファ２４は仮
想／物理変換に対して当然“ヒット”となる。

変換バッファ固定ルーチ・ンによれば、ＴＢ　Ｆｉｘｕ
ｐ５６がＰＴＥアドレスを計算する前に、仮想アドレス
がページテーブルの長さパラメータに違反したかどうか
を判断するために欠陥チェックが行なわれる。より節単
に述べると、メモリの領域内で利用できるページの数が
既知であり、メモリ内のページ数より大きな仮想ページ
はシステムエラーにならねばならない。加算器７４を用
いてこの比較が行なわれる。状態マシン６６は、マルチ
プレクサ７２からの入力を反転しそしてビットの桁上げ
をイネーブルすることにより２の補数の減算を行なうよ
うに加算器７４を構成する。このため、計算には２つの
最下位ビットが必要であり、従って、ポートミスアドレ
ス入力を選択するのではなく、状態マシンはマルチブレ
クサ７２への遅延ミスアドレス入力を選択し、仮想アド
レスのビット２１：０を検索する。

又、状態マシン６６は、変換されているメモリの命令に
対応する長さレジスタ７０も選択する。

従って、ページテーブルの既知の長さから仮想アドレス
を減算することにより、否定結果は、仮想アドレスが不
存在ＰＴＥをアクセスしようとしていることを指示する
。或いは又、肯定結果は、長さ違反が存在せず、固定プ
ロセスを進められることを指示する。

状態マシン６６は、加算器７４の桁上げビットを介して
このプロセスを監視する。桁上げビットがアサートされ
た場合には、その結果が否定であり、欠陥コマンドがＥ
ユニット１６にアサー卜される。

変換バッファ２４における“ミス”を修正するのに加え
て、Ｔ　Ｂ　Ｆｉｘｕｐ　５　６はマルチ高精度オペレ
ーション中にデータを検索する上で助成する。

これらのマルチ高精度命令は、たとえ１つのメモリ位置
が命令において識別されたとしても多数のメモリ位置を
アクセスする必要がある。従って、第１のメモリ参照が
変換バッファ２４へ通される間に、ＴＢ　Ｆｉｘｕｐ５
　６は次に続《アドレスを計算しそしてそれをシーケン
サ５９に供給する。仮想アドレスは、マルチブレクサ７
２のゼロ入力に送られ、状態マシン６６によって選択さ
れる。同時に、値４の定数がマルチプレクサ６８のゼロ
入力に配置され、状態マシン６６によって選択される。

それ故、加算器７４の出力は、マルチ高精度命令に必要
な次のロングワードの仮想アドレスである。

このアドレスは仲裁ユニット７５へ送られ、そこで外部
レジスタより大きい優先順位をとり、変換バッファ２４
によって物理アドレスに変換される。

更に、ベース及び長さレジスタ７０をロードするプロセ
スは、ＣＰＵの初期化段階中にＥユニット２０によって
制御される。Ｅユニット２０は、４ビットのタグアドレ
ス及びイネーブル信号をデコーダ８０に供給する。デコ
ーダ８０はそれに応答して対応するレジスタ７０をイネ
ーブルし、仮想アドレスに存在するデータを人力する。

このプロセスは、全てのレジスタに適当なデータがロー
ドされるまでベース及び長さレジスタ７０の各々に対し
て繰り返される。

第５図は、本発明の例外ハンドリング機構に基づいて欠
陥情報を発生する好ましい構成体を示すブロック図であ
る。図示されたように、Ｍユニット（第１図の参照番号
１６）の前端の個々のポートに受け取られたメモリアク
セス要求に関連した仮想アドレスは、ＯＰＵ３３　　（
第１図）、■ユニット１８及びＥユニット２０に各々対
応する通信リンク９３、９４及び９５を介して仲裁ユニ
ット９２によって受け入れられる。仲裁ユニット９２は
、所定の優先順位構成をベースとしてＭユニットに定め
られた３つの外部ポートのうちの１つに対応するアドレ
スを選択するようになっている。

変換バッファ及び変換バッファ固定ユニットの動作を参
照して上記したように、処理されている仮想アドレスは
、メモリへのアクセスを必要とする命令実行パイプライ
ン内の段によって発生された３２ビットアドレスである
のが好ましい。入力ポートに受け取られた３つの仮想ア
ドレスの１つは、仲裁ユニット９２により処理するよう
に選択され、，そしてメモリのアドレスセグメントをア
クセスするために後で使用される変換バ・／ファ要求ア
ドレスとして出力される。仲裁ユニット９２は、本質的
に、外部ソースよりも高い優先順位を内部ソースに与え
る優先順位機構に基づいて内部又は外部の仮想アドレス
ソースから信号を中継するように機能する。

仲裁ユニットに受け取られる仮想アドレスは、ｉｔａバ
ッファの“ヒソト”動作により外部ソースから直接発生
することもできるし、或いは仮想アドレスをシステムメ
モリにおける対応する物理アドレスに変換するプロセス
の間に“ミス”動作に続いて変換バンファ固定ユニット
の動作により内部ソースを介して発生することもできる
点に注意されたい。

仲裁ユニットにより選択された特定の仮想アドレスは保
護チェックユニット９６へ送られ、該ユニットは、アク
セスされた仮想アドレスを処理し、所定の１組のメモリ
アクセス違反の存在を決定する。好ましい実施例によれ
ば、保護チェックユニット９６は、以下の表Ａにリスト
したメモリアクセス違反の少なくとも５つの形式の存在
を監視する。

表一一一一Ｎ 欠陥コートにおける ｌξｐλｊ乏ｌ！　　　　　　　　　　　　アサートさ
ｈたビフトアクセスモード　　　　　　　ｌ 無効変換　　　２ 長　　さ　　　　　　　　　　　　　　　　　　　　　
３無効ＰＰＴＥ　　　　　　　　　４ 変更　　　　　５ 問題とする仮想アドレスが所定のメモリアクセス違反の
１つに対応することが分った場合、違反の存在を表わす
欠陥信号９６Ａが発止される。この欠陥信号９６Ａは単
ｌビソトフラグの形態であるのが好ましく、これはその
後のパイプライン段に沿って送られるデータに加えられ
且つこれと共に送られ、最終的にＥユニットの実行段に
達する。

保護チェックを行なうために、チェソクユニット９６は
３２ビットＰＴＥ９Ｂを受け取り、これは、処理されて
いる仮想アドレスに対応し、上記で詳細に述べた仮想／
吻理アドレス変換プロセスの結果として発生されたもの
である。ＰＴＥは、ビソト２０：（１０の物理ページフ
レーム数ＰＦＮと、ビソト３１の“有効”ビットと、ビ
ット３０：２７より成る保護フィールドと、ビソト６の
“変更”ビットとを含むことを想起されたい。

機能的には、保護チェックユニット９６は、対応する所
定のメモリアクセス違反の存在を決定するために３２ビ
ットＰＴＥ９８内の指定のビットの状態をチェックする
状態マシンである。より詳細には、ＰＴＥ９８のビソト
３１は、それがアサートされたかどうかについてチェソ
クされる。上記したように、ビソト３１は、これがアサ
ー卜されると、それに対応するページ数がメモリ内に存
在することを表わす有効ビットを表わし、このビント３
１がアサートされないときには、そのＰＴＥに対応する
有効アドレスはそれに対応する有効変換をもたない。Ｐ
ＴＥのビット３１がアサートされないことがチェックユ
ニット９６によって分かると、アクセス違反の存在を指
示する欠陥信号９６Ａを発生する。

又、保護チェックユニット９６は、ＰＴＥ９８により表
わされたビット情報内の変更ビントもチェックする。こ
のビットがアサートされない場合には、ＰＴＥにより参
照されたメモリ内の特定のページが書き込みアクセスを
もたず、メモリアクセス違反の存在を表わすことを指示
する。

又、チェックユニット９６は、長さ違反についてもＰＴ
Ｅ９８を監視し、メモリアクセス要求に伴なう仮想アド
レスが第４図を参照して上記したように不存在のＰＴＥ
をアクセスしようとしているかどうか判断する。この場
合にも、長さ違反が存在すると分かると、欠陥信号９６
Ａが発生される。

同様に、無効入力がシステムメモリのプロセス部分に対
してページテーブルを参照しているかどうかを調べるた
めにもＰＴＥ９８がチェソクされ、これは、プロセスＰ
ＴＥ又はＰＰＴＥが無効であることを意味する。その結
果が肯定であれば、欠陥信号９６Ａが発生される。

保護チェックユニット９６によって確認されるメモリア
クセス違反の別の形式は、プロセッサユニットが動作し
ている現在モードを超えるメモリアクセス要求に基づく
モードアクセス違反である。

例えば、メモリアクセス要求は、ユーザモードにおいて
システムの動作中に発生し、そして監視モードにおいて
メモリセグメントをアドレスするが、このような要求を
アクセス違反として識別することが重要である。これを
行なうために、チェックユニット９６には、保護チェッ
クが実行されるときにシステムが動作されるモードを表
わす２ビソトコード９７が設けられる。

本発明によれば、所定のメモリアクセス違反の検出に続
いて、その検出された違反の特定形式を示す欠陥コード
が発生される。より詳細には、欠陥コードフィールドの
個別のビ７｝が上記テーブルＡにリストされた所定のア
クセス違反の各々に対して指定される。例えば、５ビッ
ト欠陥コードのビソト１は、モードアクセス違反が見つ
かった場合にセントされ、ビット２は、無効変換違反が
存在する場合にアサートされ、ビット３は、ＰＰＴＥ違
反が存在する場合にアサートされ、そしてビソト５は、
変更違反が検出された場合にアサートされる。５ビット
欠陥コードは外部仮想アドレスソースの各々に対して発
生されそして対応する５ビットレジスタに別々に記憶さ
れる。より詳細には、レジスタセソト１（１０が設けら
れており、その中の５ビットレジスタ１０１は、Ｅユニ
ットから発生する仮想アドレスに対応して発生された欠
陥コードを記憶する。同様に、５ビットレジスタ１０２
は、ＯＰＵに対応する欠陥コードを記憶するために設け
られており、そして更に別の５ビットレジスタ１０３は
、■ユニットに対応する欠陥コードを記憶するために設
けられている。

アクセス違反が保護チェックユニット９６によって検さ
れそしてそれに対応する欠陥信号９６Ａが発生されるの
と同時に、その違反に対応する仮想アドレスが変換バッ
ファ要求９９として中継され、そしてその後、レジスタ
セット１０４の対応するレジスタに記憶される。レジス
タセットは、Ｅユニットによって発生されるメモリアク
セス違反を表わすものとしてチェックユニットにより決
定された仮想アドレスを記憶するための３２ビットアド
レスレジスタ１０５を備えている。同様に、Ｉユニット
により発生された３２ビット仮想アドレスを記憶するた
めのアドレスレジスタ１０６が設けられていると共に、
ＯＰＵに対応する仮想アドレスを記憶するための３２ビ
ソトレジスタ１０７が設けられている。

レジスタ１０５−１０７に記憶された欠陥アドレス情報
はマルチプレクサ１０８へ送られる。このＭＵＸ　１　
０　８には、欠陥優先順位信号１０９として示された選
択信号が与えられ、これは、記憶された欠陥情報がその
後に呼び出されるときに２つ以上の欠陥アドレスがアド
レスレジスタにおいてアクティブであると分った場合に
その記憶された欠陥アドレスをチャンネルから出す順序
を決定する。レジスタセット１（１０及び１０４に記憶
された欠陥アドレス情報及び欠陥コード情報は、Ｅユニ
ットが欠陥パラメータの転送を要求するまでＭユニット
内に保持される。このような要求は、命令が実行段にお
いてＥユニットによって処理されそして１ビット欠陥信
号の存在に対するチｘ　ツクが肯定であると分ったとき
に発生される。

本発明の特徴によれば、Ｅユニットにより開始されたメ
モリアクセス違反に応答して発生された欠陥情報は、Ｏ
ＰＵにより発生された欠陥情報に対する手順をとるもの
として指定され、これは次いでＩユニット欠陥よりも優
先順位が高いものとして指定される。実際に、欠陥は、
Ｅユニット内のパイプライン段により指示される実行順
序で処理される。欠陥優先順位機構においてＥユニット
欠陥を最も高いレベルにおく理由は、現在命令を実行す
るためにはＥユニットパイプライン段の動作を完了させ
ることが不可避だからである。これは、ＯＰＵ段が予め
フエフチした命令を処理するためのもので且つオペラン
ドが現在命令の完了に重要でないというケースではない
。欠陥優先順位信号は、好ましくは２ビッ斗の制御信号
であり、これは、有効欠陥アドレスがＥユニット及びＩ
ユニットのアドレスレジスタ各々１０５及び１０６に同
時に存在する場合にＥユニットのアドレスレジスタデー
夕をＭＵＸ　１　０　４の出力として選択する。

同様に、レジスタ１０１−１０３に記憶された欠陥コー
ド情報はＭＵＸ　１　１　０に送られ、これは、ＭＵＸ
１０Ｂに送られる同じ欠陥優先順位信号に基づいて、そ
れに入力される３つの５ビットコードの１つを表わす出
力１１１を発生する。ＭＵＸ１０８から発生された３２
ビット欠陥アドレスは、ＭＵＸ　１　１　０により発生
された５ビット欠陥コードと第３のＭＵＸＩＩＩおいて
合成され、従って、実際には、欠陥アドレス及びそれに
対応する欠陥コードは、欠陥指示が実行段において検出
されたときにＥユニットにより要求される欠陥パラメー
タとしてＥユニットへ中継される欠陥データを構成する
。欠陥パラメータは、ＭユニットからＥユニットへデー
タを転送するために通常使用される同じラインに沿って
中継される。

第６図は、メモリアクセス例外又は欠陥の識別及び発生
中にシステムにより行なわれる手順段階を実施するフロ
ーチャート１２０を示している。

ステップ１２１において、Ｍユニットに与えられた外部
ソースポートの１つに対応するメモリアクセス要求が処
理のために選択される。その後、ステップ１２２におい
て、選択されたメモリアクセス要求に対応する仮想アド
レスが処理され、仮想／物理アドレス変換を受ける。

ステップ１２３において、変換プロセスの結果として発
生された情報（特に、ＰＴＥ）に対して保護チェックが
実行される。このチェック手順では、所定の１組のメモ
リアクセス欠陥の存在が検出される。ステップ１２３Ａ
では、メモリアクセス違反又は欠陥が存在するかどうか
についての判断がなされる。ステップ１２３Ａの答えが
肯定である場合には、ステップ１２４がアクセスされる
。

ステップ１２３Ａで行なわれたチェックに関してメモリ
アクセス違反が検出されない場合には、システムはステ
ップ１３１において他のメモリアクセス要求のパイプラ
イン処理を自動的に続ける。

次のステフプ１２４では、アクセス欠陥の特定形式が識
別され、それに対応する欠陥コードが保護チェックユニ
ットによって発生される。その後、ステップ１２５にお
いて、検出されたメモリアクセス違反を招く要求を発し
た外部ポートがＭユニットにおいて不作動化される。次
いで、ステップ１２６において、要求されたメモリアク
セスが読み取り動作に対応するかどうかについての判断
がなされる。

ステップ１２６の答えが肯定であると分った場合には、
ステップ１２７に達し、欠陥ビットをアサー卜すること
によりメモリアクセス違反の存在を表わす欠陥信号が発
生され、欠陥ビ７｝は、メモリアクセス要求の結果と共
にパイプラインに沿って伝幡される。ステップ１２８に
おいて、保護チェックプロセスにより発生された仮想欠
陥アドレス及び欠陥コードを含む欠陥パラメータがＭユ
ニットの対応するレジスタに記憶される。

次のステップ１２９においては、現在処理されている仮
想アドレスに対応する変換された物理アドレスに基づい
て読み取り動作が行なわれる。ステップ１３０において
、読み取られたデータは、次のパイプライン段に沿って
アサートされた欠陥ビットとの組合せで伝幡され、やが
てこのデータはＥユニット内のソースリスト４４（第１
図）内に記憶される。その後、ステソプ１３１において
、システムは、ステップ１２５で行なわれた不作動化の
影響を受けないＭユニットの前端ポートに関連したメモ
リアクセス要求のパイプライン処理を続ける。

ステップ１２６の答えが否定であると分った場合には、
メモリアクセス要求が書き込み動作に対応することが指
示され、ステップ１３２がアクセスされ、欠陥ビットを
７サー卜することにより欠陥信号が発生される。ステッ
プ１３３において、仮想欠陥アドレスを含む欠陥情報と
、要求を発したポートを識別する欠陥コードとが、後で
使用するために欠陥パラメータとして記憶される。ステ
ップ１３４において、変換された物理アドレスは、次の
パイプライン段に沿って伝幡されるのではなく、そのア
サー卜された欠陥ビットと共に書き込み待ち行列構成体
３４（第１図）に記憶される。

実際の書き込み動作は、このように延期しなければなら
ない。というのは、書き込まれるべきデータは実行段階
の後まで得られないからである。

データが実際に得られるときには、書き込み待ち行列内
に記憶された変換された行先アドレスがＥユニットから
受け取った対応データと対にされる。

従って、命令は、Ｅユニットのデータをそれに対応する
予め変換された行先アドレスに書き込むことによって便
利にリタイヤされ、この点で仮想／物理アドレス変換を
行なうのに必要とされる時間が節約される。ステップ１
３４の実行に続いて、システムはステップ１３１をアク
セスし、ステップ１２５で不作動化されなかったポート
からの他の顕著なメモリアクセス要求のパイプライン処
理が続けられる。

第７図には、欠陥情報の存在を検出しそしてそれに応答
して行なわれる一連のオペレーションを示すフローチャ
ートが示されている。又、図示されたように、メモリ読
み取り動作の検出及び応答プロセスがステップ１４１で
開始される。ステンプ１４２において、ソースオペラン
ドを表わす読み取りデータがＥユニット２０のソースリ
スト４４（第１図）から検索される。ステップ１４３に
おいて、記憶されたデータに関連した欠陥ビットが検査
され、そしてステップ１４４において欠陥ビットがアサ
ー卜されたかどうかについての判断がなされる。欠陥ビ
ットがアサートされないことが分かると、ステップ１４
５がアクセスされ、読み取り動作のためのオペランドと
してソースリストから検索されたデータを用いて命令が
通常の形態で実行される。

然し乍ら、ステップ１４４の答えが肯定であると分った
場合、即ち欠陥ビットが実際にアサー卜されたと分った
場合には、ステップ１４６がアクセスされ、システムの
マイクロエンジンがトラップされて、パイプライン命令
実行プロセスを制御するマイクロコードの実行が停止さ
れる。その後、ステップ１４７において、Ｅユニット２
０はＭユニットｌ６をアクセスし、Ｍユニット内部の欠
陥アドレスレジスタ及び欠陥コードレジスタに記憶され
た対応する欠陥パラメータがＥユニットへ送られるよう
に要求する。Ｍユニットから欠陥パラメータを受け取る
と、欠陥コードが通常のやり方でＥユニットによってデ
コードされ、そして１組の所定のトラップルーチンの対
応する１つが呼び出され、検出されたメモリアクセス違
反の特定形式を処理する。過剰の違反を取り扱うための
このようなトラソブルーチンの定義は通常のものであり
、ここでは詳細に説明しない。

ステップ１４６におけるシステムマイクロエンジンのト
ラップ動作は、メモリアクセス違反を生じた命令がＥユ
ニット内の実行段に到達しそしてそれに対応する読み取
り又は書き込みデータが命令の実行に絶対的に必要であ
る場合だけ生じることに注意されたい。従って、本発明
の実行処理機構は、違反が検出されたパイプライン段の
点においてアクセス違反に応答してトラップルーチンが
呼び出されるような従来の技術に勝る顕著な効果をもた
らす。このような機構では、次に続《全てのパイプライ
ン段の処理作用が妨害を受ける。更に、このような従来
の欠陥処理機構では相当の時間浪費を招く．というのは
、次のパイプライン段で生じる事象により命令の実行の
前に結局キャンセルされるようなオペレーションについ
てもトラップルーチンが呼び出されるからである。これ
らの問題は本発明によって解消される。というのは、命
令を実行する前にメモリアクセス例外を処理することが
重要なときしかトラップルーチンを呼び出さないように
、命令の最終的な実行時にしか記憶された欠陥パラメー
タが呼び出されないからである。

第７図のフローチャートにおいて、メモリ書き込み動作
の場合の欠陥情報の処理はステップ１５０で開始され、
その後、ステップｔＳｔにおいて、Ｅユニットにより発
生された書き込みデータが検索され、これは、Ｍユニッ
トにアドレスが既に記憶されているメモリのセグメント
に書き込まれなければならない。ステップ１５２におい
て、書き込み待ち行列構成体３４（第１図）の対応する
アドレス入力がＭユニットから検索される．その後、ス
テップ１５３において、書き込み待ち行列入力に関連し
て記憶された欠陥ビットも検査される．ステップ１５４
において、欠陥ビットがアサー卜されたかどうかについ
て判断がなされる。

その答えが否定であると分った場合には、システムはス
テップ１５５をアクセスし、書き込み待ち行列からの検
索されたアドレス入力を先行オペランドとして使用する
ことにより命令の実行が通常の形態で行なわれる。然し
乍ら、欠陥ビットが実際にステップ１５４においてアサ
ートされると分った場合には、システムは、メモリ読み
取り動作の処理で用いたものと同じやり方でステップ１
４６、１４７、１４８及び１４９を実行する。

より詳細には、システムマイクロエンジンカトラップさ
れ、Ｍユニットに既に記憶された欠陥パラメータが呼び
出され、そこに含まれた欠陥コードがデコードされ、そ
してそれに対応するトラップルーチンが呼び出されて、
欠陥が処理される。

上記した例外取り扱い構成は、命令が完了したときでも
（ベース、位置及びサイズオペランドで指定された可変
長さビットフィールドオペレーションを実行する場合の
ように）次の命令実行に必要とされてもされなくてもよ
いメモリ参照の処理中に遭遇する例外情報を効率的に取
り扱うのに特に適している。アドレス変換問題によりベ
ースアドレスについてのみ例外情報が発生するが、それ
に対応する真のフィールドアドレスにアクセス違反がな
い場合には、その例外に遭遇したべイブライン段に対応
するポートが不作動化されない。むしろ、実行情報が例
外段にパイプライン搬送され、真のフィールドの判断が
なされる。この点においてフィールドがアクティブでな
いと分った場合には、欠陥情報が捨てられ、真のフィー
ルドデータがフェッチされる。一方、この構成では、命
令の流れがその方向を変えないので流れの問題を生じる
ことなく他のオペランドデτタを予めフェッチすること
ができる。

【図面の簡単な説明】

第１図は、本発明によりメモリアクセス例外を処理する
機構に用いられるパイプライン式の仮想メモリベースの
コンピュータシステムを示ス簡単なブロック図、 第２図は、典型的な命令を実行するのに含まれる種々の
パイプライン段を示す図、 第３図は、第１図の変換バッファを用いて仮想／物理ア
ドレス変換を行なうのに含まれる機能ブロックを示すブ
ロック図、 第４図は、第３図に示された変換バッファ及び変換バフ
ファ固定ユニットの構成を示す詳細なブロック図、 第５図は、本発明の例外処理機構による欠陥情報の発生
を示すブロック図、 第６図は、欠陥情報及びそれに関連したコード及びパラ
メータの発生に伴なう一連のオペレーションを示す簡単
なフローチャート、そして第７図は、本発明により欠陥
情報を検出しそしてそれに応答する際に含まれるオペレ
ーションを示す簡単なフローチャートである。 １０・・・・・・パイプライン式仮想メモリベースのコ
ンピュータシステム、 ｌ２・・・・・・中央処理ユニット、 ｌ４・・・・・・メインメモリ、 １６・・・・・・メモリアクセスユニット（Ｍユニット
）、ｌ８・・・・・・命令ユニント（Ｉユニット）、２
０・・・・・・実行ユニット（Ｅユニット）、２２・・
・・・・メインキャッシュ、 ２４・・・・・・変換バフファ、 ２５・・・・・・Ｉ／Ｏバス、 ２６・・・・・・プログラムカウンタ、２８・・・・・
・命令キャソシュ、 ３０・・・・・・命令バッファ（　１　−Ｂｕｆ）、３
２・・・・・・命令デコーダ、 ３３・・・・・・オペランド処理ユニット（○ＰＵ）、
３４・・・・・・書き込み待ち行列構成体、３６・・・
・・・一時的な記憶手段、 ３８・・・・・・マルチブレクサ、 ４０・・・・・・デマルチプレクサ、 ４４・・・・・・ソースオペランドリスト、４６・・・
・・・命令発生ユニ，ト、 ４８・・・・・・マイクロコート実行ユニン５０・・・
・・・演算論理ユニット、 ５２・・・・・・命令リタイヤユニット。 ト、

Claims (11)

【特許請求の範囲】
1. （１）仮想メモリをベースとするコンピュータシステム
   のパイプライン命令実行中に生じたメモリアクセス例外
   を処理する方法において、上記命令の実行は複数のパイ
   プライン段を用いることによって行なわれ、各段は、命
   令が細分化された多数のタスクのうちの予め定めた１つ
   を専用に実行するものであり、上記コンピュータは、命
   令ユニット（Ｉユニット）と、実行ユニット（Ｅユニッ
   ト）システムと、物理アドレスでインデックスされるシ
   ステムメモリと、メモリユニット（Ｍユニット）とを具
   備しており、このメモリユニットは、上記Ｉ及びＥユニ
   ットによって与えられた仮想アドレスをシステムメモリ
   内の物理アドレスに変換するための変換バッファを備え
   ており、上記方法は、 上記Ｅ及びＩユニットのパイプライン段からメモリ読み
   取り又は書き込み動作を含むメモリアクセス要求を受け
   取り、これらは仮想／物理アドレス変換を必要とするも
   のであり、 上記変換バッファを使用して、メモリアクセス要求に伴
   なう仮想アドレスをそれに対応する物理アドレスに変換
   し、 上記仮想アドレスと、上記アドレス変換の結果とをチェ
   ックして、１つ以上の予め定められた組のメモリアクセ
   ス違反の存在を判断し、メモリアクセス違反の検出に応
   答して欠陥情報を発生し、 上記欠陥情報の選択されたセグメントを後続のパイプラ
   イン段に沿ってパイプライン搬送し、そして 上記命令が実行段にあるときに欠陥情報の上記パイプラ
   インセグメントの存在を検出し、そしてそれに応答して
   、この検出された欠陥情報に関連したメモリアクセス違
   反に対応する予め定められた例外ハンドラルーチンを呼
   び出すという段階を具備することを特徴とする方法。
2. （２）上記Ｅ及びＩユニット内のパイプライン段からの
   メモリアクセス要求は、上記パイプライン段に対応して
   定められた個別のポートにおいてＭユニットにより受け
   入れられ、更に、メモリアクセス違反を生じたメモリア
   クセス要求を開始したパイプライン段に対応するポート
   は、それ以上のメモリアクセス要求を受け入れないよう
   阻止される請求項１に記載の例外処理方法。
3. （３）上記欠陥情報は、メモリアクセス違反の存在を表
   わすフラグ情報と、検出されたメモリアクセス違反の形
   式を識別する欠陥コードと、上記検出された違反に関連
   した仮想アドレスに対応する欠陥アドレスとを含む請求
   項２に記載の例外処理方法。
4. （４）上記フラグ情報のみが後続のパイプライン段に沿
   ってパイプライン搬送され、そして欠陥コード及び欠陥
   アドレスが上記Ｍユニット内に記憶される請求項３に記
   載の例外処理方法。
5. （５）パイプライン式コンピュータシステムの動作中に
   メモリアクセス例外を処理する方法において、上記コン
   ピュータシステムは、メモリユニットと、命令ユニット
   と、命令を処理するための命令パイプラインを形成する
   ように相互接続された実行ユニットとを有しており、上
   記命令ユニットは、オペレーションコードと、ソース及
   び行先オペランド指定子とを得るように命令をフェッチ
   し、デコードするための手段と、上記ソースオペランド
   指定子によって指定されたソースオペランドをフェッチ
   するための手段とを備えており、上記実行ユニットは、
   上記ソースオペランドに基づいて上記オペレーションコ
   ードにより指定されたオペレーションを実行するための
   手段と、付加的なオペランドをフェッチするための手段
   と、上記オペレーションの結果をリタイヤするための手
   段とを備えており、上記メモリユニットは、仮想／物理
   アドレス変換を行なう手段と、上記命令をフェッチする
   手段に接続された第１ポートと、上記ソースオペランド
   をフェッチする手段に接続された第２ポートと、上記付
   加的なオペランドをフェッチする手段に接続された第３
   ポートとを備えており、上記方法は、 ａ）上記フェッチ手段によるメモリアクセス要求がメモ
   リアクセス違反を生じたときにそれを感知し、このメモ
   リアクセス違反に応答して、欠陥情報を発生すると共に
   、メモリアクセス違反を生じさせた各々のフェッチ手段
   からの付加的なメモリ要求の処理を禁止し、 ｂ）上記命令フェッチ手段により発生された欠陥に関す
   る欠陥情報を上記メモリユニットから実行ユニットへパ
   イプライン搬送する手段と、ソースオペランドをフェッ
   チする手段とを備えていて、欠陥情報を命令パイプライ
   ンと並列にパイプライン搬送し、上記実行ユニットは、
   上記付加的なオペランドをフェッチする手段により発生
   された欠陥に関する欠陥情報も受け取り、そして ｃ）欠陥情報の受け取りに応答して、上記実行ユニット
   は、その受け取った欠陥情報に関連したメモリアクセス
   違反に対応する予め定められた例外ハンドリングルーチ
   ンを呼び出すという段階を具備することを特徴とする方
   法。
6. （６）上記段階ａ）で発生された欠陥情報は、メモリア
   クセス違反の存在を表わすフラグ情報と、その検出され
   たメモリアクセス違反の形成を識別する欠陥コードと、
   上記検出された違反に関連した仮想アドレスに対応する
   欠陥アドレスとを含んでいる請求項５に記載の方法。
7. （７）上記フラグ情報のみが上記段階ｂ）において実行
   ユニットへパイプライン搬送され即ち通され、そして欠
   陥コード及び欠陥アドレスが上記メモリアクセスユニッ
   ト内に記憶される請求項６に記載の方法。
8. （８）上記実行ユニットは、上記段階ｃ）において、欠
   陥を生じた命令が欠陥の不存在中に発生されるような点
   で上記実行ハンドリングルーチンを呼び出す請求項５に
   記載の方法。
9. （９）メモリユニットと、命令ユニットと、命令を処理
   する命令パイプラインを形成するように相互接続された
   実行ユニットとを備えたパイプライン式コンピュータシ
   ステムにおいて、上記命令ユニットは、オペレーション
   コードと、ソース及び行先オペランド指定子とを得るよ
   うに命令をフェッチしてデコードするための手段と、上
   記ソースオペランド指定子により指定されたソースオペ
   ランドをフェッチするための手段とを備えており、上記
   実行ユニットは、上記ソースオペランドに基づいて上記
   オペレーションコードにより指定されたオペレーション
   を実行するための手段と、付加的なオペランドをフェッ
   チするための手段と、上記オペレーションの結果をリタ
   イヤするための手段とを備えており、上記メモリユニッ
   トは、仮想／物理アドレス変換を行なう手段と、上記命
   令ユニットの命令をフェッチする上記手段に接続された
   第１ポートと、上記命令ユニットのソースオペランドを
   フェッチする上記手段に接続された第２ポートと、上記
   実行ユニットの付加的なオペランドをフェッチする上記
   手段に接続された第３ポートとを備えており、上記メモ
   リユニットは、更に、上記フェッチ手段によるメモリア
   クセス要求がメモリアクセス違反を生じたときにそれを
   感知する手段と、メモリアクセス違反の感知に応答して
   、欠陥情報を発生すると共に、メモリアクセス違反を生
   じた各々のフェッチ手段からの付加的なメモリ要求の処
   理を禁止する手段とを備えており、上記コンピュータシ
   ステムは、更に、上記命令フェッチ手段により発生され
   た欠陥に関する欠陥情報を上記メモリユニットから上記
   実行ユニットへパイプライン搬送する手段と、ソースオ
   ペランドをフェッチする手段とを備えており、欠陥情報
   は命令パイプラインと並列にパイプライン搬送され、上
   記メモリユニットは、付加的なオペランドをフェッチす
   る上記ユニットにより発生された欠陥に関する欠陥情報
   を通すために上記実行ユニットに接続され、そして上記
   実行ユニットは、更に、上記受け取った欠陥情報に応答
   して予め定めた例外ハンドリングルーチンを呼び出す手
   段を備えていることを特徴とするコンピュータシステム
   。
10. （１０）上記発生手段は、メモリアクセス違反の存在を
    示すフラグ情報と、検出されたメモリアクセス違反の形
    式を示す欠陥コードと、上記検出された違反に関連した
    仮想アドレスに対応する欠陥アドレスとを発生するため
    の手段を備えている請求項９に記載のコンピュータシス
    テム。
11. （１１）上記メモリアクセスユニットは、上記欠陥コー
    ド及び欠陥アドレスを記憶する手段を備え、そして上記
    パイプライン手段は、上記フラグ情報をパイプライン搬
    送する手段を備えている請求項１０に記載の方法。