JPH02235287A - 制御信号発生回路および該回路を用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ヒューズ素子の切断の有無に応じた制御信号を発生する
制御信号発生回路に関し、 定常動作時に流れる平均直流電流を減らし、ひいては直
流消費電力を低減することを目的とし、ヒューズ素子と
、該ヒューズ素子と直列に接続されたトランジスタと、
両者の接続点に現れる信号の論理レベルを保持するラッ
チ回路と、前記トランジスタをパルス信号で一時的にオ
ンさせる手段とを具備し、該トランジスタのオン時に前
記ヒューズ素子の切断の有無に応じて前記接続点に現れ
る信号の論理レベルを前記ラッチ回路に保持し、該保持
した論理レベルの信号を制御信号として出力するように
構成する。

〔産業上の利用分野〕

本発明は、ヒューズ素子の切断の有無に応じた制御信号
を発生する制御信号発生回路に関し、例えば、欠陥ビッ
トを救済するための冗長構成を備えた半導体メモリ装置
に用いられる制御信号発生回路に関する． 欠陥ビットを救済する機能を備えたメモリは、歩留りを
太き《改善できるので、２５６ＫのＤＲＡＭ以降のメモ
リでは広《一般に採．用されている．この場合、欠陥ビ
ットに対応するアドレスの情報を記憶するための情報記
憶回路として上述の制御信号発生回路が利用されるが、
この回路には、欠陥アドレスを固定記憶しておくための
素子として例えばポリシリコン等で形成されたヒューズ
素子が用いられる．欠陥アドレスの記憶は、該ヒューズ
素子に直流電流を流し、その有無で該素子のオンまたは
オフを識別することにより行われる．ところが、集積度
の向上に伴い必要な救済ビット数は増大し、それに応じ
てより多くのヒューズ素子が必要となるため、ここでの
直流電力の消費が問題になってきている．そこで、この
ような直流消費電力を極力無くし、それによって全体的
な消費電力の低減化を図った半導体メモリ装置が要望さ
れている。

なお、欠陥アドレスの固定記憶用にヒューズ素子を利用
した情報記憶回路を、以下「ヒューズ型ＲＯＭ回路」と
称する。また、以下の記述において特に規定しない限り
、トランジスタとは「エンハンスメント型ＮチャネルＭ
ＯＳトランジスタ」を指すものとする。

〔従来の技術〕

第６図には従来形におけるヒューズ型ＲＯＭ回路の一構
成例が示される（特公昭６３−２２３９９号公報第２図
参照）。

このヒューズ型ＲＯＭ回路１−ｉ　は、ロー・アクティ
ブのプログラム信号一Ｐ一とアドレス信号（ｉ番目の相
補アドレスビットＴ．）に応答するプログラミング回路
２と、ヒューズＦ＋・を有し且つ該プログラミング回路
の出力に応答して該ヒューズ素子の切断制御がなされる
情報記憶回路３と、該情報記憶回路の出力に応答するイ
ンバータ４と、該インバータの出力および該情報記憶回
路３の出力をアドレス信号（１番目の一対のアドレスビ
ットＡｉおよびーλ−１）と比較し、アドレスの一致を
検出した時に“Ｈ”レベルの信号Ｓ五を出力する回路５
とを具備している． このようなヒューズ型ＲＯＭ回路は、例えば第５図に示
されるような１行分の冗長構成を有する半導体メモリに
用いられる場合、アドレス信号のには、各出力信号Ｓ．
はワイヤド・オア接続され、全体としてはノア接続され
た形態を有するようにメモリ内に設けられる。

第５図に例示されるメモリは、複数のワード腺札および
ビット線ＢＬの交差部にそれぞれメモリセルＭＣが配設
されてなるメモリセルアレイ５１と、冗長ワード線Ｒ礼
および複数のビット腺ＢＬの交差部にそれぞれ冗長メモ
リセル（図示せず）が配設されてなる冗長メモリセルア
レイ５２と、外部アドレス信号ＡＤＤの内の複数ビット
（ｍビットとする）の行アドレス信号ＡＤＨとｍ個のヒ
ューズ型ＲＯＭ回路（図示せず）に記憶されている欠陥
アドレス情報ＲＡＤとの一致または不一致を検出する比
較回路５３と、該比較回路の出力信号ＲＯＥに応答して
冗長ワード線ＲＷＬを選択する冗長行デコーダ５４と、
該出力信号ＲＯＥに応答するインバータ５５と、該イン
ハータの出力に応答して行アドレス信号ＡＤＲに基づき
複数のワード線一Ｌのいずれか１本を選択する行デコー
ダ５６と、アドレス信号八〇〇の残りの複数ビットの列
アドレス信号ＡＤＣに基づき複数のビット線ＢＬのいず
れか１本を選択する列デコーダ５７と、該列デコーダと
入出力端との間で入力データＤＩＮおよび出力データＤ
。。７のバッファリングを行う入出力（Ｉ／Ｏ）バッフ
ァ５日とから構成されている． ここで、欠陥アドレス情報ＲＡＤ　，比較回路５３およ
びその出力信号ＲＯＥは、第６図においてそれぞれ、イ
ンバータ３、４の出力信号、アドレス一致検出回路５お
よびその出力信号Ｓ五に対応している．第５図の構成に
よれば、外部からアクセスされたアドレスＡＤＨの各ビ
ットとヒューズ型ＲＯＭ回路内に固定記憶された欠陥ア
ドレス情報ＲＡＤの各ビットが完全に一致した時に、比
較回路５３の出力信号ＲＯＥが″Ｈ”レベルとなり、そ
れによって冗長行デコーダ５４が活性化され、同時に、
通常行デコーダ５６が不活性化されるようになっている
。その結果、正規の行！／４Ｌに代わって冗長行Ｒ札が
選択され、該冗長行のメモリセルからのデータを出力す
ることで、メモリ外部から見た場合、全《の良品チップ
の如く動作するようになっている．第６図に戻って、欠
陥アドレスの情報を固定記憶させる場合、プログラム信
号丁を“Ｌ′レベルにするとともに、アドレスビットＡ
Ａを“Ｈ１レベル（または″Ｌ′レベル）にする．これ
によって、トランジスタＱ。がオフするとともにトラン
ジスタＱ！ｆｆはオフ（またはオン）し、トランジスタ
Ｑ３Ｉのゲートの電位が“Ｉ１“（または“Ｌ”）レベ
ルとなって、該トランジスタＱ２Ｉはオン（またはオフ
）する。この結果、ヒューズＦｔに大電流が流れて該ヒ
ューズが切断状態（または、該ヒューズに大電流が流れ
ず未切断状態のまま）となる．一方、ヒューズ・データ
の読み出しの場合は、ヒューズＦ，と共にインバータを
構成する駆動素子としてのトランジスタＱ３ｇはデブレ
ッシッン型であり、その導電率（ｇ．）は非常に小さく
選定されている．従ってヒューズＦ１が未切断状態の時
は、該ヒューズの抵抗はトランジスタＱ３ｚのそれに比
して極めて小さいため、インバータの出力ノードには１
″レベルの信号が現れる．逆にヒューズＦ＋が切断状態
の時は、該ヒューズの抵抗は極めて大きいため（完全に
切断されていれば無限大）、インバータの出力ノードに
は″Ｌ″レベルの信号が現れる． 第７図には従来形におけるヒューズ型ＲＯＭ回？の他の
構成例が示される．図示の例示は、デブレッション型の
ＭＯＳ｝ランジスタを使用しない、ＣＭＯＳ技術に゜基
づく構成例を示す．この回路の特徴は、■ヒューズＦ１
の駆動素子としてエンハンスメント型のトランジスタＱ
，■を用い、該トランジスタの導電率を小さくするため
にール比を出来るだけ小さく設計していること、■電源
ライン■。とＶＸＳの間にｎ個のＰチャネルＭＯＳ｝ラ
ンジスタＱ，−Ｑ．とＮチャネルＭＯＳトランシスタＱ
？ｓが直列に接続されてなる分圧手段を有していること
、■この分圧手段により、トランジスタＱ？ｔが辛うじ
てオンする程度の低い直流電圧Ｖ，，，（！＝ｉＶい＋
α）を生成し、該トランジスタを駆動していること、で
ある．第７図の回路ではこのような構成を採ることによ
り、インバータ（ヒューズＦ１とトランジスタＱ　？ｚ
　）の直流消費電力を抑制するようにしている．なお、
同図において７０は切断制御回路を示し、第６図におけ
るプログラミング回路２と同様の機能を果たす。また、
２つのインバータ■１と！２はフリップフロップを構成
し、ＣＭＯＳインバータＱ？ｆｆ、Ｑ？４の出力信号、
すなわちヒューズＦ，とトランジスタＱ？ｚのインバー
タの出力信号であるところの欠陥アドレス情報ＲＡｉ　
（ＲＡＤ）　、をラッチする機能を有している。

〔発明が解決しようとする課題〕

第６図の回路構成では、ヒューズＦ，の駆動素子として
デブレッシッン型のトランジスタＱコｚが用いられてい
るため、ヒューズＦ．が完全に切断された状ｍ＜実際に
はこのような状態を実現することは難しい）でない限り
、該ヒューズとトランジスタＱｓｔには両者の直列イン
ピーダンスに応じた直流電流が常に流れ、それに応じて
直流電力を消費するという欠点がある． また、第７図の構成においては、切断後のヒューズＦ，
の抵抗が無限大であるならば、ヒューズＦ＋　とトラン
ジスタＱ，２のインバータにおける直流消費電力は、該
トランジスタのー八比あるいはゲート電圧Ｖ　ｒａｆの
設定値を加減することにょっていくらでも小さくするこ
とは可能である．しかしながら、第６図の場合と同様に
ヒューズＦ１を完全な切断状態（リーク電流＝０）にす
ることは極めて難しい。そのため、切断の信鎖度や歩留
り等を考慮すると、或る有限の抵抗（−ＩＭΩ）よりも
高い場合を「切断済み」と判定できるインバータのレシ
オにトランジスタＱ，！のｇ．を調節することが設計的
に望ましい。このようにして、信顛性の高いヒューズ型
ＲＯＭ回路を設計するためには、１回路当たり１μＡ前
後の直流電流を流さざるを得なくなる．結局、第６図の
構成例と同様に相応の直流電力を消費することになり、
好ましいとは言えない． 一方、冗長方式を用いた高集積メモリにおいては、複数
の欠陥アドレスを固定記憶するために非常に多くのヒュ
ーズ型ＲＯＭ回路を必要とするようになってきている。

例えば、１６Ｍビットメモリにおいて１６行×１６列の
冗長方式を採用した場合、ＲＯＭ回路の総数は１２Ｘ１
６Ｘ　２　＝３８４に及び、例えば第６図のＲＯＭ回路
を２重化して高信顧度化を図れば、その総数は２倍とな
る。この時、半分のヒューズが切断済みとすると、ＲＯ
Ｍ回路の消費電流は数百μＡにも達する。

１Ｍ以降のＤＲＡＭでは、ＣＭＯＳ技術による低消費電
力化が図られており、特に、スタンバイモード時に流れ
る直流電流の大幅な減少に効果があり、数十μＡとなっ
ている．このスタンバイモード時の低消費電力化は、Ｄ
ＲＡＭのバッテリー・バックアップを予定したメモリ装
置では益々重要となってきている。

本発明の土な目的は、上述した従来技術における課題に
鑑み、定常動作時に流れる平均直流電流を減らし、ひい
゛ζは直流消費電力を低減することができる制御信号発
生回路を提供するごとにある。

また本発明は、上述の制御信号発生回路を用いタ半導体
メモリ装置において、特にスタンバイモード時の消費電
力を実質的に零にすることを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題を解決するため、本発明
では、定常動作時に直流電流が流れることに着目し、ヒ
ューズ素子を駆動するトランジスタのゲートをパルス駆
動することで平均直流電流を減らすようにしている。． 従って、本発明による制御信号発生回路は、ヒューズ素
子と、該ヒューズ素子と直列に接続されたトランジスタ
と、両者の接続点に現れる信号の論理レベルを保持する
ラッチ回路と、前記トランジスタをパルス信号で一時的
にオンさせる手段とを具備し、該トランジスタのオン時
に前記ヒューズ素子の切断の有無に応じて前記接続点に
現れる信号の論理レベルを前記ラッチ回路に保持し、該
保持した論理レベルの信号を制御信号として出力するこ
とを特徴とする． また好適には、この制御信号発生回路は、上述したヒュ
ーズ素子およびトランジスタの直列構成を並列に２重化
した構成を有するようにしてもよい。

〔作用〕

上述した構成によれば、従来形に見られたような一定の
直流電流に基づく電力消費の状態は、パルス的に電力を
消費する状態に置き換えられる。

つまり、本発明のようにパルス駆動することで、定常動
作時に流れる直流電流の平均値は減少し、それによって
直流消費電力の低減化が可能となる。

このことは、本発明の制御信号発生回路を例えば大容量
ＲＡＭ等の半導体メモリ装置に通用した場合、そのスタ
ンバイモ一ド時の消費電力を実質的に零にすることに寄
与するものである。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例とし゛ζのヒューズ型ＲＯ
Ｍ回路の構成が示される．この回路は、例えば第５図に
示される半導体メモリ装置に用いられ、この場合にはロ
ウ・アドレス信号ＡＤＨのビット数だけ用いられる． 第１図において、Ｆ．は欠陥アドレスを固定記憶するの
に用いられるヒエーズ素子を示し、該ヒューズ素子の一
端は変更可能な高電位の電源ラインＶｃｃ（通常は５■
を呈し、プログラム時には１０■程度の高電圧ＶＦＰに
切り換えられる）に接続され、他端はノードＮｌに接続
されている．このノードＮｌと低電位の電源ラインＶ，
，（ＯＶ）との間には、ヒエーズ素子Ｆ＋を切断する際
にオン状態とされるトランジスタＱ目と、該ヒューズ素
子Ｆ１と共にインバータを構成し且つパルス信号ＰＳＴ
に応答するトランジスタＱＩ！とが並列に接続されてい
る。

１０は必要に応じてヒューズ素子Ｆ，の切断制御を行う
回路であって、例えば第６図に示されるプログラミング
回路２と同様の機能を有している。

ずなわぢ、切断制御回路ｌＯは、所定の論理レベルのプ
ログラム信号丁とアドレス信号Ａ．（Ａ．）に応答し、
切断制御用トランジスタＱ　＋　＋のゲートに例えば“
１１″レベルの信号を供給して該トランジスタＱ．をタ
ーンオンさせる．これによって、電源ラインＶｃｃ（こ
の場合にはＶＰＰζＩＯＶ）からヒエーズＦ１およびト
ランジスタＱ目を介して電源ライン■，，に大電流が流
れ、該ヒューズ素子は切断される。

ＱＩｆｆはラッチク口ツタ信号ＰＬに応答するＰチャネ
ルＭＯＳ｝ランジスタを示し、該トランジスタの一端は
電源ラインＶＣＣに接続され、他端はノードＮ２に接続
されている。ごのノードＮ２と電源ラインＶＸＭとの間
には、ノードＮ１の信号に応答するトランジスタＱ　ｒ
　ａと、インバータＩＮＶ６を介して供給されるラッチ
クロック信号ＰＬに応答するトランジスタＱＩｓとが直
列に接続されている。このトランジスタＱ　Ｉ　４およ
びＱｌｓはトランジスタＱ　Ｉ　３と共にインバータを
構成する． ノードＮ２とノードＮ３の間にはラッチ回路としてのフ
リッフ゜フロッフ゜が接続され、富亥フリッフ゜フロッ
プは等価的に、ノードＮ２の信号に応答してノードＮ３
に反転信号ＲＡ▲（ＲＡＤ）を出力するインバータＩＮ
Ｖ　．と、該ノードＮ３の信号をノードＮ２側にフィー
ドバックする、該インバータＩＮＶＩよりも小形のイン
バータＩＮＶ，とから構成されている。

第２図には第１図回路で用いられる制御信号、すなわち
パルス信号ＦＳ’ｒとラッチクロック信号ＰＬを発生さ
せるための回路構成が示される。

同図に例示される制御信号発生回路は、ロー・アクティ
ブのチップ活性化クロック（チップイネープル信号）■
の論理レベル（ＴＴＬレベル）をＣＭＯＳ論理レベルに
変換する回路２１と、該変換されたＣＭＯＳ論理レベル
の信号に応答するインバータ２２と、該インバータの出
力信号を所定時間ム，，たけ遅延させて上述のパルス信
号ＦＳＴを出力ずる遅延回路２３と、該パルス信号ＦＳ
Ｔを所定時間ｔａｘだけ遅延させる遅延回路２４と、該
遅延回路２４の出力およびパルス信号ＦＳＴに応答して
上述のラッチク口ツタ信号ＰＬを出力するナンドゲート
２５とから構成されている。

ここで所定時間ｔａｘは、トランジスタＱ，！にパルス
信号ｐｓ↑を印加後、ヒューズ素子Ｆ１の切断の有無に
応じてノーＦＮｌ上の信号が”し”レベルまたは“１１
１レベルのいずれかに確定するのに充分な時間に設定さ
れている．この時間は、回路の設計条件、すなわちヒュ
ーズ素子Ｆ，の抵抗とトランジスタＱ　＋　４のゲート
容量およびトランジスタＱＩ！のドレイン容量等によっ
て規定される時定数、を適宜選択することにより設定さ
れ得る。

第３図には第１図回路の動作を表す信号波形が示される
． メモリが動作時、トランジスタＱ　ｒ　ｚにパルス信号
ＦＳＴを印加し”ζ該トランジスタをオン状態にすると
、インバータの出力ノードＮ１の電位は、ヒューズ素子
Ｆ１の切断の有無に応じて同図に示されるように決まる
。すなわち、ヒューズＦ，が未切断状態の時は破線で示
されるように“Ｈ”レベルの状態を呈し、逆に、ヒュー
ズＦ＋が切断状態の時は実線で示されるように“Ｌ”レ
ベルの状態を呈する． ノードＮ１の電位が“Ｌ“または“Ｈ”レベルのいずれ
かに確定した時点でラッチクロックＰＬを“Ｌ′レベル
にすると、トランジスタＱ　Ｉ　３がオン状態となり、
ノードＮ２の電位が“Ｈ”レベルに立ち上がり、ノード
Ｎ３の電位は″Ｌ″レベルに立ち下がる。つまり、ヒュ
ーズ素子Ｆ，の切断の有無に応じてノードＮ１に現れる
情報がフリップフロップＩＮＶＩ，ＩＮＶ！のノードＮ
３にラッチされる。

メモリがスタンバイ状態にある時、パルス信号ＦＳＴ　
Ｇ！“Ｌ″レベル、ラッチク口ックＦＬは”Ｉ１’レベ
ルにあるので、ＲＯＭ回路には直流電流は流れない．つ
まり、スタンバイモード時のＲＯＭ回路の消費電力を無
くずことができる。次のメモリサイクル時には、フリッ
プフロップ（ノードＮ３）にラッチされた欠陥アドレス
情報ＲＡＬ（ＲＡＤ）が第５図の比較回路５３に供給さ
れ、冗長制御が行われる。

従来の直流電力を消費するＲＯＭ回路では、冗長メモリ
のスタンバイ時の電流を数十μ八以下にすることは極め
て困難であった。これに対し本実施例の構成によれば、
ＲＯＭ回路における直流消費電力は実質的に零であるの
で、スタンバイ時の電流を容易に数十μＡ以下に低減す
ることが可能となる。

なお、直流電力を消費しないＲＯＭ回路例として、例え
ば、電源投入時のみ単発パルスを発生させ、これをヒュ
ーズ素子駆動用のＭＯＳトランジスタ（第１図のトラン
ジスタＱ．．）のゲートに印加し、該ヒューズ素子の切
断の有無に応じた論理情報をラッチすることで以降の消
費電力を零にするごとも考えられる。ところがこの方法
によれば、単発パルスの発生に確実さが無く、しかもそ
の発生は１度限りであるため、動作信顧度の高いヒュー
ズ型ＲＯＭ回路を提供することはできない。

これに対し本実施例では、チップ活性化クロックに基づ
いて生成されるパルス信号を利用し、該チップ活性化ク
ロックの１サイクルの終了直前に、ヒューズ素子の切断
の有無に応じた論理情報をラッチして以降の消費電力を
零にするようにしている。従って、動作信頼度の高いＲ
ＯＭ回路を提供することができる． 第４図は本発明の他の実施例とし”ζのヒューズ型ＲＯ
Ｍ回路の構成を示す。この回路の特徴は、インバータ回
路が並列に２重化されていることである。

同図において、ヒューズ素子Ｆ１またはＦ２の少なくと
も一方が切断済みであれば、ノードＮｌまたはＮ１“に
は切断済みを指示する″Ｌ″レベルの信号が現れ、これ
によって、対応ずるトランジスタＱ　ｌ　４またはＱ　
Ｉａがカットオフする。ノードＮ２の論理レベルは、パ
ルス信号ＰＳＴの立ち下がり直前におい”ζはラッチク
ロック信号ＰＬが”Ｌ”レベルにあるため（第３図参照
）、”Ｈ”レベルにある。従っ゜ζ、ソリップフロップ
ＩＮＶＩ，ＩＮＶｔの出力（ノードＮ３の信号）として
は“Ｌ”レベルの信号、すなわち切断済みを指示する信
号が現れる。一方、欠陥アドレスに応じたヒューズ素子
への書き込みは、通常は両方のヒューズ素子Ｆ，，Ｆ．
を共に切断することで行われるので、このような２重化
方式を採用するごとによりヒューズ型ＲＯＭ回路の動作
信頼度を高めることができる． なお、上述した実施例では冗長構成を有する半導体メモ
リ装置を例にとって説明したが、本発明の情報記憶回路
は、その要旨からも明らかなように半導体冗長メモリに
限定されない。例えば、ヒューズ素子とＭＯＳトランジ
スタで構成したインバータを有し、該ヒューズ素子の切
断の有無に応じて該インバータの出力ノードに現れる信
号の論理レベルを内部制御に利用した全ての半導体装置
に対して本発明は適用可能であり、その場合にも低消費
電力化に有効であることは説明するまでもないであろう
。

〔発明の効果．〕

以上説明したように本発明によれば、ヒューズ素子を駆
動するトランジスタのゲートをパルスで駆動しているの
で、該ヒューズ素子およびトランジスタに流れる直流電
流の平均値を減らすことができ、ひいては直流消費電力
の低減化を図ることができる．また、このような回路を
半導体メモリ装置の冗長回路に用いた場合、特にそのス
タンバイモード時の消費電力を実質的に零にすることが
可能となる．

【図面の簡単な説明】

第１図は本発明の一実施例としてのヒューズ型ＲＯＭ回
路の構成を示す回路図、 第２図は第１図回路における制御信号発生回路の一構成
例を示す回路図、 第３図は第１図回路の動作を説明するための信号波形図
、 第４図は本発明の他の実施例としてのヒューズ型ＲＯＭ
回路の構成を示す回路図、 第５図は冗長構成を有する半導体メモリ装置の一構成例
を概略的に示した図、 第６図は従来形の一例としてのヒューズ型ＲＯＭ回路の
構成を示す回路図、 第７図は従来形の他の例としてのヒューズ型ＲＯＭ回路
の構成を示す回路図、 である。 （符号の説明） ＡＤＤ・・・アドレス信号、 ＣＢ−・・チップ活性化クロック、 Ｆ．，ｈ・・・ヒエーズ素子、 ＦＳＴ・・・パルス信号、 ＩＮＶ＋，　ＩＮＶｚ・・・ラッチ回路（フリＮｌ・・
・インバータの出力ノード、 Ｑ１２，Ｑｌ？・・・ヒューズ駆動用トランジスタ。 ップフロップ）

Claims (1)

1. 【特許請求の範囲】 １、ヒューズ素子（Ｆ＿１）と、 該ヒューズ素子と直列に接続されたトランジスタ（Ｑ＿
   １＿２）と、 両者の接続点（Ｎ１）に現れる信号の論理レベルを保持
   するラッチ回路（ＩＮＶ＿１、ＩＮＶ＿２）と、前記ト
   ランジスタをパルス信号（ＦＳＴ）で一時的にオンさせ
   る手段とを具備し、 該トランジスタのオン時に前記ヒューズ素子の切断の有
   無に応じて前記接続点に現れる信号の論理レベルを前記
   ラッチ回路に保持し、該保持した論理レベルの信号を制
   御信号（ＲＡ＿ｉ）として出力することを特徴とする制
   御信号発生回路。 ２、前記ヒューズ素子および前記トランジスタの直列構
   成を並列に２重化（Ｆ＿１、Ｑ＿１＿２；Ｆ＿２、Ｑ＿
   １＿７）したことを特徴とする請求項１に記載の制御信
   号発生回路。 ３、冗長構成を有し且つ外部からチップ活性化クロック
   （■）を受信する半導体集積回路装置であって、 請求項１に記載の制御信号発生回路を具備し、前記チッ
   プ活性化クロックの１サイクルの終了直前に前記接続点
   の論理レベルを前記ラッチ回路に保持するように前記パ
   ルス信号を発生するようにしたことを特徴とする半導体
   集積回路装置。