JPH02235428A - 電圧制御型発振器 - Google Patents
電圧制御型発振器Info
- Publication number
- JPH02235428A JPH02235428A JP1056880A JP5688089A JPH02235428A JP H02235428 A JPH02235428 A JP H02235428A JP 1056880 A JP1056880 A JP 1056880A JP 5688089 A JP5688089 A JP 5688089A JP H02235428 A JPH02235428 A JP H02235428A
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- Japan
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は位相制御ループ（ＰＬＬ）等に用いられる電
圧制御型発振器に関する。
圧制御型発振器に関する。
［従来の技術］
ディジタル位相制御ループは、方形波の入力信号と出力
信号が２値量子化位相比較器に人力されると、＋１（進
み）または−１（遅れ）を示す信号が出力され、それが
ディジタルｖＣＯに入力される。
信号が２値量子化位相比較器に人力されると、＋１（進
み）または−１（遅れ）を示す信号が出力され、それが
ディジタルｖＣＯに入力される。
出力が入力よりも進んでいるときには出力を遅ら仕るよ
うに発振器からのパルスが除去され、出力が入力よりも
遅れているときにはパルスが付加され、その出力は分周
されて前記２値量子化位相比較器に帰還され、このよう
にして位相制御されたパルス波が得られる。
うに発振器からのパルスが除去され、出力が入力よりも
遅れているときにはパルスが付加され、その出力は分周
されて前記２値量子化位相比較器に帰還され、このよう
にして位相制御されたパルス波が得られる。
［発明が解決すべき課題］
ところが、従来のＰＬＬに用いられる電圧制御型発振器
（ＶＣＯ）は適用周波数範囲が狭く、この周波数範囲を
広げると発振周波数が不安定になるなどの問題があった
。
（ＶＣＯ）は適用周波数範囲が狭く、この周波数範囲を
広げると発振周波数が不安定になるなどの問題があった
。
したがって、この発明は広い周波数範囲に亙って安定し
て動作する電圧制御型発振器を提供することを目的，と
する。
て動作する電圧制御型発振器を提供することを目的，と
する。
［課題を解決する手段］
上記の目的を．達成するために、この発明の電圧制御型
発振器は複数の遅延時間を選択可能な遅延素子を用いて
構成したリングオシレータといずれかの遅延時間を選択
する信号を出力する遅延時間選択回路とを備え、上記遅
延時間の選択により発振周波数を可変としたことを特徴
とする。
発振器は複数の遅延時間を選択可能な遅延素子を用いて
構成したリングオシレータといずれかの遅延時間を選択
する信号を出力する遅延時間選択回路とを備え、上記遅
延時間の選択により発振周波数を可変としたことを特徴
とする。
［実施例］
第１図において、リングオシレータ１はパルス遅延素子
２（２ − １．２−２．−．２ −ｎ）を複数個縦続
接続してなり、最終段の遅延素子２ −ｎの出力端子は
インバータ３を介して初段の遅延素子２一■の人力端子
ＩＩに接続されている。なおインパータ３は遅延素子２
が偶数個である場合に用いられる。
２（２ − １．２−２．−．２ −ｎ）を複数個縦続
接続してなり、最終段の遅延素子２ −ｎの出力端子は
インバータ３を介して初段の遅延素子２一■の人力端子
ＩＩに接続されている。なおインパータ３は遅延素子２
が偶数個である場合に用いられる。
各遅延素子２の出力パルス幅は人力端子ｖＲｌに印加さ
れる電圧により制御されろとともに、端子！ｌに印加さ
れるパルスに対して出力端子Ｏｌに出力されるパルスの
遅延時間は端子ＳＡ，ＳＡＢ，ＳＢ．ＳＢＢ，ＳＣ．Ｓ
ＣＢのどの端子に信号を印加するかによって選択するこ
とができる。
れる電圧により制御されろとともに、端子！ｌに印加さ
れるパルスに対して出力端子Ｏｌに出力されるパルスの
遅延時間は端子ＳＡ，ＳＡＢ，ＳＢ．ＳＢＢ，ＳＣ．Ｓ
ＣＢのどの端子に信号を印加するかによって選択するこ
とができる。
各遅延素子２の出力端子はパッファ４またはインバータ
５を介して出力端子ＴＯ，ＴＩ．・・・，Ｔｌ８．Ｔ１
９に接続されており、上記どの端子ＴＯ．Ｔｌ，・・・
．ＴｌＢ．Ｔ１９からでも出力クロツクパルスを取り出
せるようになっている。各遅延素子２の詳細な構成を第
２図に示す。
５を介して出力端子ＴＯ，ＴＩ．・・・，Ｔｌ８．Ｔ１
９に接続されており、上記どの端子ＴＯ．Ｔｌ，・・・
．ＴｌＢ．Ｔ１９からでも出力クロツクパルスを取り出
せるようになっている。各遅延素子２の詳細な構成を第
２図に示す。
１０はコントロール電圧供給回路であり、遅延素子２の
Ｖ［１１端子に所定の電圧を供給する。このコントロー
ル電圧供給回路１０の詳細を第３図と第４図に示す。
Ｖ［１１端子に所定の電圧を供給する。このコントロー
ル電圧供給回路１０の詳細を第３図と第４図に示す。
２０は遅延素子２の遅延時ｆｉｌを選択するデコーダで
あり、入力信号ＳｌとＳＯによってＳＡないしＳＣＢの
いずれかに信号を出力する。デコーダ２０はインバータ
２１とナンドゲート２２とさらに他のインバータ２３と
により構成したものである。
あり、入力信号ＳｌとＳＯによってＳＡないしＳＣＢの
いずれかに信号を出力する。デコーダ２０はインバータ
２１とナンドゲート２２とさらに他のインバータ２３と
により構成したものである。
第１図に示した回路において、コントロール電圧供給部
ｌＯに入力端子Ｉｔに所定の電圧信号ＶＲＥＦを印加し
て、この電圧を遅延素子２のＶＲｌ端子に供給すると、
遅延素子２は、電圧ＶＲＥＦの大きさに対．応して出力
パルスの終端側の時間ｔｐＬＨ（第５図参照）が変化し
て、遅延素子２からの出力パルス周波敗が変化する。一
方、端子ＳＡ，ＳＡＢ．・・・．ｓＣ，ＳＣＢのどれに
信号が印加されるかによって、各遅延素子２でのパルス
遅延時間が選択される。その結果、リングオンレータｌ
からは上記電圧ＶＲＥＦの大きさに応じて種々のパルス
周波数、パルス遅延時間を有するクロツクパルスを端子
ＴＯないしＴ１９のいずれかから得ることができる。
ｌＯに入力端子Ｉｔに所定の電圧信号ＶＲＥＦを印加し
て、この電圧を遅延素子２のＶＲｌ端子に供給すると、
遅延素子２は、電圧ＶＲＥＦの大きさに対．応して出力
パルスの終端側の時間ｔｐＬＨ（第５図参照）が変化し
て、遅延素子２からの出力パルス周波敗が変化する。一
方、端子ＳＡ，ＳＡＢ．・・・．ｓＣ，ＳＣＢのどれに
信号が印加されるかによって、各遅延素子２でのパルス
遅延時間が選択される。その結果、リングオンレータｌ
からは上記電圧ＶＲＥＦの大きさに応じて種々のパルス
周波数、パルス遅延時間を有するクロツクパルスを端子
ＴＯないしＴ１９のいずれかから得ることができる。
第１図の回路の各部の詳細を以下に説明する。
第２図において遅延素子２は、電圧端子ＶＲＯに印加さ
れる電圧の大きさに応じて第５図に示すように、パルス
の終端の遅延時間ｔｐＬＨが変化するインバータ７を２
個直列接続した遅延回路？１，７２，７３．７４を縦続
接続するとともに、各遅延回路７１，７２．７３のそれ
ぞれの出力端子７０−１．７０−２．７０−３はアンド
ゲート８ａｌ，８ａ２，８ａ３に接続され、また遅延回
路７４の出力端子７０−４はアンドゲート８ｂ３に接続
される。
れる電圧の大きさに応じて第５図に示すように、パルス
の終端の遅延時間ｔｐＬＨが変化するインバータ７を２
個直列接続した遅延回路？１，７２，７３．７４を縦続
接続するとともに、各遅延回路７１，７２．７３のそれ
ぞれの出力端子７０−１．７０−２．７０−３はアンド
ゲート８ａｌ，８ａ２，８ａ３に接続され、また遅延回
路７４の出力端子７０−４はアンドゲート８ｂ３に接続
される。
アンドゲート８ａ３と８ｂ３の出力を受けるノアゲ−｝
９−３の出力はインバータ９−４を介してアンドゲート
８ｂ２に接続される。さらに、アンドゲー｝８ａ２．８
ｂ２の出力を受けるノアゲート９一２の出力はインバー
タ９−１を介してアンドゲート８ｂ目こ接続されている
。アンドゲート８ａ１．８ｂｌの出力を受けるノアゲー
ト９の出力は出力端子Ｏｌに接続される。各アンドゲー
ト８ａｌ．８ａ２，８ａ３．８ｂｌ．８ｂ２，８ｂ３に
は信号ＳＡ，ＳＡＢ，ＳＢ，・・・，ＳＣＢが印加され
、この信号が印加されたアンドゲートかイネープルとな
り、出力端子７０−１からの出力パルス出力端子７０〜
２．７０−３．７０−４のいずれかの出力パルスが選択
的に出力端子０１に出力されるように構成されている。
９−３の出力はインバータ９−４を介してアンドゲート
８ｂ２に接続される。さらに、アンドゲー｝８ａ２．８
ｂ２の出力を受けるノアゲート９一２の出力はインバー
タ９−１を介してアンドゲート８ｂ目こ接続されている
。アンドゲート８ａ１．８ｂｌの出力を受けるノアゲー
ト９の出力は出力端子Ｏｌに接続される。各アンドゲー
ト８ａｌ．８ａ２，８ａ３．８ｂｌ．８ｂ２，８ｂ３に
は信号ＳＡ，ＳＡＢ，ＳＢ，・・・，ＳＣＢが印加され
、この信号が印加されたアンドゲートかイネープルとな
り、出力端子７０−１からの出力パルス出力端子７０〜
２．７０−３．７０−４のいずれかの出力パルスが選択
的に出力端子０１に出力されるように構成されている。
インバータ７の構成を第３図に示す。
７１，７２はｐチャンネルＭＯＳトランジスタ、７３は
ＮチャンネルＭＯＳ｝ランジスタである。
ＮチャンネルＭＯＳ｝ランジスタである。
トランジスタ７ ２．７ ３でインバータを構成し、入
力は１１、出力は０１とする。トランジスタ７ｌはＩｄ
ｓを制御するためのゲートであり、ＶＲＯはコントロー
ル電圧端子である。ＶＲＯは既述のように第５図のタイ
ムチャートのｔｐＬ｝Ｉを制御することができ、ＶＲＯ
とｔｐｔ， Ｈとの関係は第６図．に示す。
力は１１、出力は０１とする。トランジスタ７ｌはＩｄ
ｓを制御するためのゲートであり、ＶＲＯはコントロー
ル電圧端子である。ＶＲＯは既述のように第５図のタイ
ムチャートのｔｐＬ｝Ｉを制御することができ、ＶＲＯ
とｔｐｔ， Ｈとの関係は第６図．に示す。
次にコントロール電圧供給郎１０の構成を第４図に示す
。ｔ １．１２．１３のトランジスタによりカレントミ
ラー回路を構成する。トランジスタ！４．１５．１６に
てなる回路はｐチャンネルトランジスタ２をカレントミ
ラー回路として使用し、トランジスタ１ｌと１２で電流
制御するかトランジスタ１ｌのゲートに電圧Ｖｃｃを印
加してオフとし、トランジスタ１１単独で電流制御する
かをＳＥ端子の値により選択するためのものである。
。ｔ １．１２．１３のトランジスタによりカレントミ
ラー回路を構成する。トランジスタ！４．１５．１６に
てなる回路はｐチャンネルトランジスタ２をカレントミ
ラー回路として使用し、トランジスタ１ｌと１２で電流
制御するかトランジスタ１ｌのゲートに電圧Ｖｃｃを印
加してオフとし、トランジスタ１１単独で電流制御する
かをＳＥ端子の値により選択するためのものである。
抵抗１７はコントロール電圧供給部人力端子■！の電圧
がしきい値ＶｔＮ以下になり、トランジスタ１３がオフ
となっても出力端子Ｏｌが可変素子２のトランジスタ７
１のしきい値Ｖｃｃ−Ｖｔｐになるような抵抗値を有し
、ポリシリコンまたは拡散にて構成される。
がしきい値ＶｔＮ以下になり、トランジスタ１３がオフ
となっても出力端子Ｏｌが可変素子２のトランジスタ７
１のしきい値Ｖｃｃ−Ｖｔｐになるような抵抗値を有し
、ポリシリコンまたは拡散にて構成される。
コントロール電圧供給部１０のＩｆとＯｌの関係を第７
図に示す。
図に示す。
第１図に示されるＶＣＯのＴＯ．ＴＩ．ないしＴ１８，
Ｔｌ９のタイムチャートを第８図に示す。
Ｔｌ９のタイムチャートを第８図に示す。
第１図の実施例の場合可変遅延素子２が２０個あるので
ＴＯ−ＴＩの位相ずれはｌ／２０ｆＯある。人力電圧Ｖ
ＲＥＦとｒＯとの関係を第９図に示す。各選択端子Ｓｏ
，９１，ＳＥの設定値と出力周波数の関係を表１に示す
。
ＴＯ−ＴＩの位相ずれはｌ／２０ｆＯある。人力電圧Ｖ
ＲＥＦとｒＯとの関係を第９図に示す。各選択端子Ｓｏ
，９１，ＳＥの設定値と出力周波数の関係を表１に示す
。
第ｌＯ図は本発明による上述の■ＣＯを従来の位相制御
ループ（ＰＬＬ）に使用した実施例であり、１００が本
発明によるＶＣＯ．ｌ０１は分周器、１０２は位相比較
器、１０３はローバスフィルタである。
ループ（ＰＬＬ）に使用した実施例であり、１００が本
発明によるＶＣＯ．ｌ０１は分周器、１０２は位相比較
器、１０３はローバスフィルタである。
ｖｃｏｔｏｏの入力は、第１図の回路＋７）ＶｒｔＥＦ
を用い、出力はＴＯ〜Ｔｌ９のいずれかに接続される。
を用い、出力はＴＯ〜Ｔｌ９のいずれかに接続される。
位相比較器１０２はクロツク人力としての基準クロツク
ＡとＶＣＯ １ ０ ０のクロツクＢの位相差分だけＬ
ＰＦ ｌ ０ ３に対して充放電させる。
ＡとＶＣＯ １ ０ ０のクロツクＢの位相差分だけＬ
ＰＦ ｌ ０ ３に対して充放電させる。
このＰＬＬがロックした場合、基準クロツクのｎ信号の
周波数のクロックパルスがＣＬＫＯＵＴ端子から得られ
る。
周波数のクロックパルスがＣＬＫＯＵＴ端子から得られ
る。
この発明によるＶＣＯを用いた場合、表１に示す選択信
号の組み合わせにより、第９図に示されるようにＶＲＥ
Ｆと周波数ｆＯの特性が得られ、ＶＲＥＦ−［０の傾き
が小さいままで、即ちロックされた周波数が安定してお
り、かつ用途よりｆＯの帯域を随意に設定することがで
き、しかも、その選択可能な周波数の範囲の上限と下限
との幅が広いという利点がある。
号の組み合わせにより、第９図に示されるようにＶＲＥ
Ｆと周波数ｆＯの特性が得られ、ＶＲＥＦ−［０の傾き
が小さいままで、即ちロックされた周波数が安定してお
り、かつ用途よりｆＯの帯域を随意に設定することがで
き、しかも、その選択可能な周波数の範囲の上限と下限
との幅が広いという利点がある。
第１１図にこの発明のｖＣＯを用いた第２の実施例を示
す。この実施例ではクロツクパルスをＶＣｏ １ ０
０の出力端子ＴＯ〜Ｔｌ９のいずれかからでも取り出す
ようにしたものである。
す。この実施例ではクロツクパルスをＶＣｏ １ ０
０の出力端子ＴＯ〜Ｔｌ９のいずれかからでも取り出す
ようにしたものである。
第ｌ図に示した■ＣＯでは、パルス遅延素子２を２０個
接続したため・、同一周波数でかつ均等に位相がずれた
２０Ｆｌのクロツクが取り出せる。これらのＣＬＫＯＵ
Ｔ（Ｔ）０〜（Ｔ）ｌ９のクロツクの位相ずれの割合は
、基準クロツクの周波数に拘わらず一定である。したが
って、ＣＬＫＯＵＴ（Ｔ）０〜（Ｔ）１９のいずれかを
用い、デイレイを作ったり、多相クロツクとして使用し
た場合、基準クロツクの発振器の周波数を変えても内部
の回路はデイレイ量の調整や新たなクロツクの選択をし
なくてもよい。即ち、基準クロツクの周波数に拘わす、
ＴＯとＴＩの位相差は５％で変化しない。
接続したため・、同一周波数でかつ均等に位相がずれた
２０Ｆｌのクロツクが取り出せる。これらのＣＬＫＯＵ
Ｔ（Ｔ）０〜（Ｔ）ｌ９のクロツクの位相ずれの割合は
、基準クロツクの周波数に拘わらず一定である。したが
って、ＣＬＫＯＵＴ（Ｔ）０〜（Ｔ）１９のいずれかを
用い、デイレイを作ったり、多相クロツクとして使用し
た場合、基準クロツクの発振器の周波数を変えても内部
の回路はデイレイ量の調整や新たなクロツクの選択をし
なくてもよい。即ち、基準クロツクの周波数に拘わす、
ＴＯとＴＩの位相差は５％で変化しない。
第３の実施例を第１２図に示す。１０４はトリガ信号Ｔ
ＲＩＧの立ち上がりまたは立ち下がりを検知し、検知し
，た時間から一定の遅延後に立ち下がる又は、立ち下が
るクロックパルスをＴＯ−Ｔ１９より選択する回路であ
る。
ＲＩＧの立ち上がりまたは立ち下がりを検知し、検知し
，た時間から一定の遅延後に立ち下がる又は、立ち下が
るクロックパルスをＴＯ−Ｔ１９より選択する回路であ
る。
この実施例より得られるトリガ信号ＴＲＩＧとクロック
パルス出力ＣＬＫＯＵＴの関係を第１３図に示す。αは
誤差であり、この誤差の範囲でＴＲＩＧに同期したクロ
ツクを得ることができる。
パルス出力ＣＬＫＯＵＴの関係を第１３図に示す。αは
誤差であり、この誤差の範囲でＴＲＩＧに同期したクロ
ツクを得ることができる。
第１３図に選択回路１０４の動作例を示す。
なお第１３図において、遅延量Ｄは次式で計算される。
！
Ｄ ＝ −Ｘ ｍ＋α ［ｓｅｃ］ｒ０
＊ ＶＣＯから取り出す端子の数
上述の各実施例に示すように、本発明による■ＣＯは論
理素子とＭＯＳトランジスタで構成できるので、集積回
路化が容易であり、また第１０図ないし第１２図に示し
たＰＬＬにおいてもＶＣＯ１００は勿論のこと分周器１
０１、位相比較器ｌ０２も集積回路化でき、ＰＬＬをコ
ンパクトにできる。
理素子とＭＯＳトランジスタで構成できるので、集積回
路化が容易であり、また第１０図ないし第１２図に示し
たＰＬＬにおいてもＶＣＯ１００は勿論のこと分周器１
０１、位相比較器ｌ０２も集積回路化でき、ＰＬＬをコ
ンパクトにできる。
なお、この発明の電圧制御型発振器は、電圧制御型発振
器において、次段のゲートに信号を伝搬させるための充
電電流か放電電流のいずれかまたはそれらの双方を制御
する人力端子と手段を持つインバータ素子を含み、縦列
接続用の入力端子と出力端子が逆論理となる可変遅延部
を縦列接続してリングオシレータを構成した装置と、外
部から人力される電圧制御信号の電圧値と外部から人力
されるモード還択信号に応じて所定の連続的な電圧値を
上記全インバータ素子に出力する手段を持つ装置を備え
たものでもよい。
器において、次段のゲートに信号を伝搬させるための充
電電流か放電電流のいずれかまたはそれらの双方を制御
する人力端子と手段を持つインバータ素子を含み、縦列
接続用の入力端子と出力端子が逆論理となる可変遅延部
を縦列接続してリングオシレータを構成した装置と、外
部から人力される電圧制御信号の電圧値と外部から人力
されるモード還択信号に応じて所定の連続的な電圧値を
上記全インバータ素子に出力する手段を持つ装置を備え
たものでもよい。
［発明の効果］
以上詳述したように、この発明はパルス幅の可変な素子
を複数段接続してリング発振器を構成してパルス周波数
の可変なｖＣＯを構成したから選択信号の組み合わせに
より、第９図に示されるようにＶＲＥＦと周波散ｆＯの
特性が得られ、ＶＲＥＦ−［０の傾きが小さいままで、
即ちロックされた周波数が安，定しており、かつ用途よ
り『０の帯域を随意に設定することができ、しかも、そ
の選択可能な周波数の範囲の上限と下限との幅が広いと
いう利点がある。
を複数段接続してリング発振器を構成してパルス周波数
の可変なｖＣＯを構成したから選択信号の組み合わせに
より、第９図に示されるようにＶＲＥＦと周波散ｆＯの
特性が得られ、ＶＲＥＦ−［０の傾きが小さいままで、
即ちロックされた周波数が安，定しており、かつ用途よ
り『０の帯域を随意に設定することができ、しかも、そ
の選択可能な周波数の範囲の上限と下限との幅が広いと
いう利点がある。
第１図はこの発明の電圧制御型発振器の一実施例を示す
回路図、第２図は第Ｘ図の実施例に用いられる可変素子
の詳細な回路図、第３図は第２図の回路に用いられるイ
ンバータの一例を示す回路図、第４図は第ｉ図の実施例
に用いられるコントロール電圧供給部の詳細な回路図、
第５図は第１図の回路に用いられる可変回路の動作を示
す波形図、第６図は■ＲＯとｔｐＬ Ｈとの関係を示す
グラフ、第７図はコントロール電圧供給部の入力電圧と
出力電圧との関係を示すグラフ、第８図は第１図の実施
例の各出力端子に得られるパルスの一例を示す波形図、
第９図は入力信号ＳＯ．Ｓ１，ＳＥに対して得られるパ
ルスの周波数の変化を示すグラフ、第１０図ないし第１
２図はそれぞれ、第１図の実施例を用いた位相制御ルー
プの例を示す回路図、第１３図は第１２図の実施例の要
部の動作を示す波形図である。 １・・・リングオシレータ、 ２・・・パルス遅延素子、 ３・・・インバータ、 ４・・・バッファ、 ５・・・インバータ、 ＩＯ・・・コントロール電圧供給部、 ２０・・・デコーダ、
回路図、第２図は第Ｘ図の実施例に用いられる可変素子
の詳細な回路図、第３図は第２図の回路に用いられるイ
ンバータの一例を示す回路図、第４図は第ｉ図の実施例
に用いられるコントロール電圧供給部の詳細な回路図、
第５図は第１図の回路に用いられる可変回路の動作を示
す波形図、第６図は■ＲＯとｔｐＬ Ｈとの関係を示す
グラフ、第７図はコントロール電圧供給部の入力電圧と
出力電圧との関係を示すグラフ、第８図は第１図の実施
例の各出力端子に得られるパルスの一例を示す波形図、
第９図は入力信号ＳＯ．Ｓ１，ＳＥに対して得られるパ
ルスの周波数の変化を示すグラフ、第１０図ないし第１
２図はそれぞれ、第１図の実施例を用いた位相制御ルー
プの例を示す回路図、第１３図は第１２図の実施例の要
部の動作を示す波形図である。 １・・・リングオシレータ、 ２・・・パルス遅延素子、 ３・・・インバータ、 ４・・・バッファ、 ５・・・インバータ、 ＩＯ・・・コントロール電圧供給部、 ２０・・・デコーダ、
Claims (1)
- （１）複数の遅延時間を選択可能な遅延素子を用いて構
成したリングオシレータといずれかの遅延時間を選択す
る信号を出力する遅延時間選択回路とを備え、上記遅延
時間の選択により発振周波数を可変としたことを特徴と
する電圧制御型発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056880A JPH02235428A (ja) | 1989-03-09 | 1989-03-09 | 電圧制御型発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056880A JPH02235428A (ja) | 1989-03-09 | 1989-03-09 | 電圧制御型発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235428A true JPH02235428A (ja) | 1990-09-18 |
Family
ID=13039729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056880A Pending JPH02235428A (ja) | 1989-03-09 | 1989-03-09 | 電圧制御型発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018197930A (ja) * | 2017-05-23 | 2018-12-13 | 株式会社東芝 | 情報処理装置、半導体装置および情報処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094524A (ja) * | 1983-10-28 | 1985-05-27 | Hitachi Ltd | 電圧制御形発振器 |
| JPS6486708A (en) * | 1987-09-29 | 1989-03-31 | Nec Corp | Oscillating circuit |
-
1989
- 1989-03-09 JP JP1056880A patent/JPH02235428A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094524A (ja) * | 1983-10-28 | 1985-05-27 | Hitachi Ltd | 電圧制御形発振器 |
| JPS6486708A (en) * | 1987-09-29 | 1989-03-31 | Nec Corp | Oscillating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018197930A (ja) * | 2017-05-23 | 2018-12-13 | 株式会社東芝 | 情報処理装置、半導体装置および情報処理方法 |
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