JPH02236899A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度の集積回路に関し、とくに、高密度の
半導体メモリに好適な集積回路に関する。

〔従来の技術〕

従来，半導体メモリの高集積化のために，特開昭５１−
１０４２７６では，２種のゲート酸化膜厚と２種のゲー
ト領域表面濃度を組み合せた技術が提示されている．ま
た、特開昭５　０　−１１９５４３には、メモリアレ一
部のＳｉ表面を高濃度にイオン打ちこみすることによっ
て，メモリアレ一部のトランジスタのチャネル長をより
小にしたり、拡散層間隔をより小にして集積度を向上さ
せる技術が提示されている． 〔発明が解決しようとする課題〕 上述の技術によって，トランジスタ等の回路素子の寸法
を小さくした場合、これらの回路素子の絶縁破壊に対す
る耐圧が小さくなってしまう．一方ユーザの使いやすさ
からみれば、外部からの印加電圧（メモリＬＳＩのパッ
ケージの電源ピンに印加される電圧）は，メモリを構成
するトランジスタの寸法いかんによらず一定にしたいと
いう要望がある．したがって外部からの印加電圧を下げ
ることは望ましくない。したがって、上述の従来技術に
よっては、高い外部電圧を用いることのできる高集積度
のメモリを実現することは出来ない．このことはメモリ
に限らず、他の集積回路にもあてはまる． したがって、本発明の目的は、高い外部電圧を用いるこ
とができ、寸法が小さく，低い動作電圧で動作する回路
素子を内部に有する高集積度の集積回路を提供すること
にある． 【課題を解決するための手段〕 上記目的を達成するために，本発明は、これらの回路素
子に与える電源電圧又はこれらの回路によって発生され
る信号電圧は、回路素子の寸法を小さくしたことに伴な
って小さくすることとしたものである． すなわち、本発明では、集積回路の次の特徴に注目した
． （１）一般に集積回路の内、外部入力端子に接続された
回路素子の耐圧は高くなければならない．この端子に外
部から高い電圧が供給されても、また、静電力が発生し
ても、この素子が破壊されないようにするためである．
したがって、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である． （２）集積回路の内，内部の回路は前述のごとく、寸法
を小さくシ，それにより耐圧が小さくなっても破壊され
ないようにするために、それらへ供給する電源電圧ある
いはそれらにより発生される信号電圧の値を小さくする
ことが望ましい．これらの点を考慮し，本発明では、大
きな振幅の信号に応答する第１の回路内の回路素子は，
耐圧が大きくなるように大きな寸法にて形成するととも
に，この回路の出力信号に応答する第２の回路の回路素
子は，高集積化するために小さい寸法にて形成する．更
に、高い、第１の電源電圧が入力され，第２の回路にこ
の第１の電源電圧より低い第２の電源電圧を供給するた
めの，寸法の大きな回路素子からなる電源回路を設け，
第１の回路を第１の電源電圧が入力され，第２の電源電
圧に対応した大きさの電圧を有する内部信号を発生する
ように構成する．第２の回路は、第２の電源電圧が入力
され、この内部信号により起動され，第２の電源電圧に
対応した大きさの電圧を有する信号を出力するように構
成される． 〔作用〕 上述のように構成した結果，第１、第２の回路は，耐圧
に関しての問題は解決でき，さらに、第２の回路は、小
さい寸法の回路素子で形成されるために、また、集積回
路全体の中では、第２の回路が占める面積が大きいため
，集積回路全体としてみたときに高集積化が図れる． 〔実施例〕 以下，実施例に従かい本発明を説明する．第１図は、本
方式の概念を示すためのＰ型基板１０からなるダイナミ
ックメモリ用のメモリチップの断面図である．Ｎ型のモ
ストランジスタ（　Ｍ　Ｏ　Ｓ　Ｔ　）　Ｑ　ｐのゲー
ト酸化膜ｔｏｘｚはＭＯＳＴ，Ｑ．のゲート酸化膜ｔ　
ＯＸｉより厚くされ．ＭＯＳＴ，ＱｐのドレインＤｐに
は，高いドレイン電圧、たとえば外部電圧Ｖｃｃ（たと
えば５ｖ）が供給され、ＭＯＳＴ，Ｑ．のドレインＤ．
には、この電圧ＶＣＣが入力される内部電源電圧発生回
路３０（これは実際には、基板１０内に形成されている
）により、Ｖ　ｃ　ｃより低い電圧Ｖｏｐ（たとえば３
．５Ｖ）が供給されている。

外部電圧Ｖｃｃは、基板電圧発生回路２０に入力され、
ここで基板１０のバイアス電圧たとえば−３Ｖを発生す
る．なお，回路２０は、基板１０の外部に記載されてい
るが、実際には基板１０の内部に設けられている。通常
メモリの集積度は、メモリアレーとそれを駆動する，あ
るいはそれから出力される微少信号を増幅するセンスア
ンプ（図示せず）などの、メモリアレーに直接接続され
ている周辺回路（直接周辺回路）からなる第１の回路部
４０の集積度で決ま゛る．したがってこの部分のＭＯＳ
Ｔ，Ｑ．の寸法は小さくしたい．この寸法はＭＯＳＴ，
Ｑ．の耐圧，あるいはホットエレクトロン，基板電流な
どの関係から、一般に動作電圧を低くすることによって
小にすることは可能である．ここでは、ＭＯＳＴ，Ｑ．
のゲート？化膜ｔ。ｘ１を薄くし、ドレイン電圧Ｖ　ｃ
　ｃより低い電圧Ｖｏｐとし、チャネル長を短か＜ＬＭ
ＯＳＴ，Ｑヨの寸法を小さくすることを実現している。

勿論、ゲートＧ．の電圧の最大値も一般的にはＶｏｐに
する必要がある。一方，その他の制御回路、つまり直接
周辺回路を制御する回路（間接周辺回路）からなる第２
の回路部５０は、チップ全体に占めるその面積は約１０
％であるから、特に寸法の小さなＭＯＳＴを使う必要も
ない。むしろこの間接周辺回路は外部の入力端子が接続
されるから、静電破壊耐圧などが十分高くなければなら
ない。このためには一般にここのＭＯＳＴ　　Ｑｐのゲ
ート酸化膜ｔｏｘ■を厚くし、それに伴ない寸法（たと
えばチャネル長）の大きなＭＯＳＴ　　Ｑｐを使う必要
がある．ここでは、このゲート酸化膜七〇。

をゲート酸化膜ｔａｘ■より厚くし、チャネル長を長く
したことに伴ない、Ｑｐのドレイン電圧を、Ｑ．のドレ
イン電圧Ｖｏｐより高いＶｃｃとする．勿論ゲートＧＰ
の電圧の最大値は一般的にはＶｃｃとする．なお、Ｑｐ
，Ｑ−のソースＳ，，Ｓ．はいずれもアース電位に保持
される．第１図のように、高集積度に影響するメモリア
レーと直接周辺回路からなる第１の回路部４０のＭＯＳ
Ｔ　　Ｑ．の寸法は小さくし、間隔周辺回路からなる第
２の回路部５０のＭＯＳＴ　　Ｑｐの寸法はより大きく
するわけである。またこうすることによって、チップ外
部からの電源電圧（Ｖｃｃ：たとえば５Ｖ）を動作電圧
とすることによって、Ｍ　Ｏ　Ｓ　Ｔ　，　Ｑｐは動作
可能となる。またＱ．は、Ｖ　ｃ　ｃをチップ内で電圧
変換して、より低い動作電圧（Ｖｏｐ：たとえば３．５
Ｖ）で動作可能となる．一般に動作電圧を１低くするほ
ど，それに応じてＶ　ｔ　ｈも低くするのが高速という
点で望ましい．この点、ＭＯＳＴの一般的特性からゲー
ト酸化膜ｔｏｘが小になればＶｔｈも低くなるので、メ
モリの動作速度に大きな部分を占める第１の回路部の動
作速度を高速化できる．したがって本方式は高速化とい
う点でも都合がよい。尚、用途に応じてイオン打込み技
術によってｖｔ，，を適宜調整できることは明らかであ
る．本方式は，１トランジスタ型メモリセルからな？実
際のダイナミックＮ−ＭＯＳメモリに適用する場合、い
くつかの考慮を払うことによって，より有効に使える．
この一例を第２図に示す．これは折り返し型のデータ線
を有するメモリである．このメモリは、外部電源電圧Ｖ
ｃｃ　（　５　Ｖ　）を入方されて、約−３ｖの基板バ
イアス発生回路２ｏと、外部電源電圧Ｖｃｃが入方され
て、３．５ｖの内部電源電圧ＶＤＰおよび約３Ｂの直流
電圧Ｖ′を発生する内部電源発生回路３ｏと、外部電源
電圧ＶＣＣと、外部アドレスＡｉ−Ａｊ，Ａｉ’〜Ａ　
ｊ／外部制御信号が入力され、内部アドレス信号ａ．〜
ａａ，ａｌ　　〜ａ４　　，内部制御パルスφ。，φ■
，φ１，φＸ，φｙを出力する間接周辺回路と、電圧Ｖ
ＤＰ＋Ｖ’ｔアドレス信号ａ　ｔ　”　ａ　Ｊ　，　ａ
　ｔ　’　〜ａノ　，制御パルスφ。，φ■，φ，にょ
り剃御される，メモリアレーＭＡと直接周辺回路４０と
がらなる。直接周辺回路には、ＸデコーダＸＤ，Ｙデコ
ーダＹＤ，プリチャージ回路ＰＣ，センスアンプＳＡと
が含まれている．なお、第２図において、回路５０Ａは
、間接周辺回路５ｏの内、ワード線駆動パルスを発生す
る部分を別に取り出して示したものである．この回路５
０Ａ内において、パルスφ″、，φ′Ｘは，間接周辺回
路５０内にて発生される回路である． ここで、間接周辺回路５０に入力される外部アドレス信
号，外部制御信号はいずれも、外部電源電圧Ｖｃｃとア
ース電位との間で変化する信号である．この回路５０か
ら出力されるパルスの内，φｌｔ　ａｔ〜ａａ，ａｔ’
〜ａ　，　／はいずれも内部電源電圧Ｖｏｐとアース電
位間で変化するパルスであり、パルスφ。は、ブリチャ
ージ用トランジスタＱｐｔ　Ｑｐ＊　Ｑｏｐｐ　Ｑｙｏ
ｐ　Ｑｘｏｇ　Ｌ／きい値をＶｔｈとすると、Ｖｏｐ＋
Ｖｔｈより大きいレベルを取るパルスであり、パルスφ
，は、トランジスタＱ＾ｔＱＡのしきい値だけＶｏｐよ
り低いレベルを取るパルスである．また、パルスφ８，
φｙは約１　．　５　Ｖｏｐのレベルを取るパルスであ
る。

本回路の動作は以下の通りである． メモリアレーＭＡ内の選択されたメモリセルＭＣから記
憶情報に応じてデータ線Ｄに現われる読み出し信号電圧
は、ダミーセルＤＣからデータ線Ｄに現われる参照電圧
を用いてセンスアンプＳＡにより情報１１　１　７１　
　　１Ｉ　Ｏ　＄１と判定されるわけだが，その；ａ８
は下記となる。すなわち、各データ線対Ｄ，Ｄは、プリ
チャージ信号φ。によってＶｏｐ　（＜Ｖｃｃ）にブリ
チャージされた後、φ。はオフとなり、Ｄ，ＤはＶｏｐ
に保持される。このプリチャージ信号φ。の振幅は、デ
ータ線プリチャージ回路ｐｃ中のＭ　Ｏ　Ｓ　Ｔ　　Ｑ
ｐ＝　Ｑｐ（７）　Ｖｔｈノばらつきの影響を受けて、
Ｄ，Ｄのブリチャージレベルが不平衡になる（これは読
み出し時に等価的雑音となる）のを防ぐためにＶｏｐよ
りも十分太き’ｉ’　（　＞　Ｖｏｐ　＋　Ｖ　ｔｈ）
振幅であればよい。次にＱＣＬによりブリチャージ時に
Ｏｖにクリャされた選択ワード線Ｗ上のメモリセルＭＣ
を読み出すために、ワード起動パルスφ８′（振幅は・
外部電源電圧Ｖ　ｃ　ｃ　）がワード電圧発生回路ＷＧ
に印加される。この時デコーダＸＤはすでにアドレスａ
五〜ａａによって選択されているから、ワードドライバ
ＭＯＳＴＱｘｓのゲートは高レベルに保持されている、
すなわちＱｘｓはオンになっている．ワード電圧発生回
路ＷＧは、バルスφ８′を受けて、振幅Ｖｏｐのパルス
φ８を出力するもので、その出力φ重は、Ｗ′からその
ままＷに伝わる．この場合、目的に応じて、例えばＭＣ
からＤへの読み出し電圧を大にするためにＷへの印加電
圧を大にするために、ブートストラップ容量ＣＢを介し
てφ、（振輻Ｖｏｐ）を印加することも行われる．昇圧
回路ＶＵは、パルスφ、　（振幅Ｖ　ｃ　ｃ　）を受け
てバルスφ、を出力するものである．この場合の昇圧電
圧は，ＣａとＷ′とＷの和の寄生容量とφ１の振幅で決
まるが、０．５Ｖｏｐ程度は可能である．したがってＷ
には１　．　５　Ｖｏｐ程度の振幅のパルスが生ずる．
同時に第２図では省略したが，ほぼ同種の回路によって
ダミーワードＡｔＤＷにも１．５Ｖｏｐのパルス電圧が
生ずる．これらによって、記憶容量Ｃｓに保持されてい
た情報に応じた記憶電圧は、Ｃｓとデータ線容量との関
係で決まる微小電圧となってＤに現われる． 一方、Ｄには記憶情報に対応してＤに現われた信号電圧
の中間レベル（参照電圧）が，常に現われ，これらが、
センスアンブＳＡで増幅されるわけである．尚増幅は、
ブリチャージに、データ線Ｄ，Ｄからブリチャージされ
てＶｏｐ　　Ｖｒｈ（ここでＶｔｈはＱ＾，Ｑ＾のＶｔ
ｈ）になってぃるφ，をＯｖにすることによって行われ
る．このようにして増幅されたＤ，Ｄの差動信号は、所
定のＹデコーダＶＤがアドレスａ　，　Ｉ〜ａｔ’によ
って選択され（したがって（ｈｓのゲート電圧が高レベ
ル）、φツ（振幅は〜１．５Ｖｏｐ）が印加されること
によって，各データ対線に共通な信号線Ｉ／Ｏ，Ｉ／Ｏ
に出力されてデータ出力となる．さて通常のメモリでは
、前述したように．Ｖｃｃを５ｖに維持したままで、高
集積化していく，つまりＭＣを小にしていくと、当然耐
圧が間迎となってくるわけだが、本発明のように、集積
度に直接的に関係するメモリセルＭＣ、ダミーセルＤＣ
と、ＭＣとほぼ同じピッチでレイアウトされる直接周辺
回路ならびにＭＯＳＴ　（例えば、ＳＡ，Ｐ　Ｃ　＠　
Ｘ　Ｄ　ｇ　Ｙ　Ｄ　＠　Ｑｘｓ＋　Ｑｙｓｙ　Ｑｏ＊
　Ｑｏ＊　Ｄ　Ｃ　＊Ｑｃｔ．）の動作電圧を下げれば
、これらは耐圧の問題がなくなるために、小さい寸法の
素子（ＭＯＳＴ，コンデンサ、抵抗）を用いて小さな面
積にレイアウ１〜できることになる。また一方、間接周
辺回路の面積は，全体のチップ面積からみて、占める割
合は小さいから，高い動作電圧でも安定に動作するよう
により大きい寸法の素子を用いることができる。すなわ
ち外部からみて高電圧で動作する高集積メモリが可能と
なる。

次に寸法を小にするための具体例を以下に列挙する。

■　酸化膜を選択的にうすくする；一般にＭＯＳＴのゲ
ート酸化膜厚が小になるほど小さいチャネル長しでも正
常なトランジスタ特性を示す。

したがってチャネル長を小にして、小さな面積でレイア
ウトするには、ゲート酸化膜を小にする必要がある。し
かし前述したように、耐圧（ドレイン・ソース間）が低
下する。したがって本発明のように、それぞれのチャネ
ル長Ｌに応じて動作電圧を使いわけることが重要である
。またＭＯＳＬＳＩでは，このうすい酸化膜をコンデン
サとして用いることがよく行われる（第２図のＣａ，Ｃ
ｓなど）。この場合にも，うすいゲート酸化膜を用いれ
ば小さい面積で大きな値のコンデンサも作れるので、こ
のようなコンデンサを低電圧動作する個所に使うことが
できる。したがってうすい酸化膜がメモリアレーや直接
周辺回路部で用いられるということは萬集積化にとって
本質的に重要である。

■　ゲート酸化膜の小なるＭＯＳＴのＬとＶｔｈをより
小にする； うすい酸化膜が選択的に使えることにより、ＭＯＳＴの
一般的な特性から明らかなように、ＬやＶｔｈが小にで
きる。だから、この可能性を積極的に用いることによっ
て、速度を低下させずに高集積化が可能である。なぜな
ら、うすい酸化膜の領域は動作電圧が低いわけで、この
ままでは低速動作しかしないことになるが、幸いなこと
にこの領域でばＬやＶｖｈを小にできる。このしやＶｔ
ｈを積極的に小にすることは、高速動作をさせることに
つながるからである。

■　低電圧で動作させる領域では素子分離はより容易に
できる．したがってこの分だけ素子分離幅は小にできる
。つまり高集積化が可能である。

あるい．は、素子分離特性に寄与する層間膜厚をうずく
できる。したがってこの分だけ平坦化され，配線（例え
ばＡＱ）の断線が少なくなり高歩留りになる。

すなわち、第６図に示すように、２個のＭＯＳＴ　　Ｑ
．．，０．２の上部を例えばＡＱ配線ＷＡが走っていて
、それに高電圧が印加されているとする。また一方のＭ
ＯＳＴのドレインＤ．エに高電圧が，他のＭＯＳＴのソ
ースＳ　ｍ２に低電圧が印加されているとする。Ｑ．エ
とＱ　ｍ２を電気的に分離できる素子分離＠Ｌｐは．Ｗ
Ａに印加される電圧ＶＤＰ、膜間膜厚ｔｏｐに依存し，
一般にはＶｏｐが小なるほど、ｔｏｐ大なるほど、Ｌｐ
は小にできる。

したがってｔｏｐ一定のもとて本発明を採用すればｖｏ
ｐは小であるから、Ｌｐは小にでき、高集積化できる。

またＬＰ一定のもとではｔｏｐを小にできるから、段差
の少ない断面にできる。したがってＡＱの断線は少なく
でき，高歩留りとなる。

■　上記方式の利点をさらに強調するために，メモリア
レーならびに直接周辺回路の主要部の拡散層の深さＸ一
を間接周辺回路部のそれよりも小にする。すなわちＸＪ
が小なる方が、小さい寸法のＭＯＳＴが使えるからであ
る。

尚、あきらかなように、動作状態を考慮することにより
，場合によっては、直接周辺回路内の素子寸法も選択的
に大きくして使うことも考えられる。たとえばＱＣＬな
どはそのドレイン・ソース間に１．５ｖ叶の高電圧が加
わるから、大きな寸法のＭＯＳＴを使うなどの工夫も必
要である。

また、センスアンプＳＡでは，Ｑ＾，Ｑ＾を余り小さく
しすぎると製造バラッキにより，これらのしきい値が一
致しないことがあり、メモリセル続出しノイズとなるの
で、Ｑ＾，Ｑ＾の寸法は選択的に大きくすることが必要
である。

なお、第２図のメモリにおける具体的寸法例は第７図の
とおりである。これらの各種寸法の組み合せは、用途に
応じて選ぶことは可能である。たとえば、ＸＪやｔｏｐ
は本図のように２種にした方が本発明の利点が最大限活
かせるが、製造のしゃすがら，１種にすることも可能で
ある．また第３図は，第２図のワード電圧発生回路ＷＧ
と電圧昇圧回路ＶＵの回路構成を示す。ＷＧとＶＵはい
ずれもテプレッション型のＮチャンネルＭＯＳＴ　（Ｖ
ｉｈ＝　　３．５’Ｖ）ＱＤＮと、このＭＯＳＴのソー
ス電圧を電源電圧とする、従来のパルス発生回路ＰＧと
からなる。入力パルス電圧φ８　，φ、′の振輻はＶｃ
ｃであるが、デブレツションＭＯＳＴ，ＱＤＮによって
ａ点の電圧が−３．５Ｖに保持される．ワード電圧発生
回路ＷＧ内のパルス発生回路ＰＧは、入力バルスφＸの
立上がりに応答して、電圧Ｖｏｐ（＝３．５Ｖ）のパル
スφ友を出力する．さらに，その後電圧昇圧回路ＶＵ内
のパルス発生回路ＰＧは、入力パルスφ、　（振幅Ｖ　
’ｃ　ｃ　）の立上がりに応答して電圧Ｖｏｐのパルス
φ．を出力する．この結果、線Ｗ′はキャパシタンスＣ
Ｂの作用により昇圧されて〜１．５Ｖｏｐとなる。（第
４図）回路ＰＧの出力電圧は、Ｖｃｃを変化（たとえば
５→８Ｖ）にしても、ＭＯＳＴ　　ＱＤＮのＶｔｈによ
って一義的に決まる（第５図）から、ほぼ一定である。

このことは、Ｖｃｃを過大にしても、メモリアレーＭＡ
や直接周辺に多用されている微細ＭＯＳＴを破壊から守
ることを意味する． なお、第３図に示した回路ＷＧ，ＶＵのごとく、Ｄ型Ｎ
ＭＯＳとパルス発生回路を用いて、外部電圧Ｖｃｃに等
しい振幅を有する入力パルスに応答してこれより小さい
電圧ｖｏｐに等しい振幅を発生する方法はこれらの回路
ＷＧ，ＶＵに限られず、間接周辺回路６０にも用いられ
る。

第３図に示した、トランジスタＱＤＮはＶｃｃ電源を受
けてＶｏｐ電圧を出力しているので、内部電源電圧発生
回路３０もこのトランジスタを用いて構成できる．つま
り，Ｖｏｐを発生する部分には第３図のようにドレイン
、ゲートにそれぞれＶ　ｃ　ｃ　，アース電位が印加さ
れるＶｔｂ”　　３．５Ｖのデプレッション型トランジ
スタを用いれば，そのソースから電源電圧Ｖｏｐを得る
ことができ，さらに、Ｖ′を発生する部分には同じ構成
のトランジスタのソースに、エンハンス型のトランジス
タのドレインとゲートを接続し、このトランジスタのし
きいを０．５Ｖにすれば、このトランジスタのソースか
ら、電源電圧Ｖ′を得ることができる．次に低電圧に変
換された電源電圧の印加力式について具体例を述べる。

第８図は、チップ内の間接周辺回路のすべて（ＰＧＩ，
Ｐ０２など）に、共通の電圧コンバータ３０からの電圧
ＶＤＰを供給する方式である．これらＰＧからの出力パ
ルスが第２図のφ．φ買　１　φコ，ａｉ〜ａ杓　ａ量
１，，，ａ．１　などになる．この場合３０が電流供給
能力が十分あれば、間接周辺回路を構成する各パルス発
生回路がそれぞれの負荷容量Ｃ，，Ｃ，，Ｃ３を廓動し
たとしても、Ｖｏｐの電源変動は特に問題はない．しか
し３ｏの電流供給能力が小さければ，各パルス発生回路
ＰＧが動作する毎にＶｏｐは変動し、この変動は電源線
容量ＣＯＰが大きければ長時間持続する．すなわち、複
数のＰＧは相互にＶｏｐの変動という形で干渉しあい，
各ＰＧからは理想的なパルス波形が得られなくなる。こ
の欠点を解決したのが第９図である．各ＰＧ毎に電圧コ
ンバータをつけるので上記欠点はなくなる．実は、第３
図がその具体的実施例だったわけである． 第１０図は、低電圧の出力パルスを必要とするＰＧとそ
うでないＰＧを混在して使う場合の印加方式である．た
とえば、ＰＧＩあるいはＰＧ４の出力パルスは、前述し
たように、低電圧パルスを必要とする直接周辺回路ある
いはメモリアレーに印加される． 第１１図は、第８図の欠点であるＶｏｐを介する相互干
渉を少くする他の一実施例である．間接周辺回路を構成
する各ＰＧを分類すると、ある特定の複数のＰＧがある
時間帯にのみ動作し、他の複数のＰＧは異なった時間帯
にのみ動作するというように、動作する時間帯に応じて
複数のＰＧ群に分類できる．たとえば，アドレスマルチ
プレクス方式のダイナミックメモリなどのように、２個
の？部印加クロック（φ１，φ２）のそれぞれに対応し
て動作する２個のＰＧ群がチップ内部に存在するわけで
，この場合、電圧コンバータは、φ、，φ２毎に用いれ
ば、Ｖｏｐを介して、φ■とφ２に関係するＰＧ間の干
渉はなくなる。あ．るいは、第１２図のように、入力信
号φがＯＮの場合に動作するＰＧ（ＰＧＩ，ＰＧ２，Ｐ
Ｇ３，−）とＯＦＦの場合に動作するＰＧ　（ＰＧＩ’
　，ＰＧ２’ＰＧ３’　，・・・）とに分けて，すなわ
ちφの論理状態に対応して動作する２種のＰＧ群に分け
て、それぞれに電圧コンバータ３０を接続する方法も考
えられる。ここでダイナミックメモリの例をとると、φ
がＯＮの場合は、メモリ動作をさせる時間帯に、またＯ
ＦＦの場合はプリチャージ動作をさせる時間帯に対応す
る。

次に電圧コンバータ自身の回路方式について第３図以外
の実施例を述べる．説明を簡単にするため通常用いられ
るダイナミック型パルス発生回路を用いて説明する．こ
のパルス回路ＰＧの動作の詳細は、昭和５４年度電子通
信学会半導体・材料部門全国大会Ｎα６９に記されてい
る。その概略を第１３図で説明する。すなわち、入力φ
羞が印加されると、Ｑｏのゲート電圧は高電位から低電
位に放電されて、ＱｏはＯＦＦになり、同時にＱＬのゲ
ート電圧は低電位から高電位（ブートストラップ容量を
用いてＶｃｃ以上の高電位に充電される）になる結果．
ＱＬはＯＮになり、出力φ。は低電位（Ｏｖ）から高電
位（　Ｖ　ｃ　ｃ　）になる。このような回路形式で、
低電圧の出力パルスを得るには、第３図のような実施例
があげられる。しかし場合によっては、第１４図のよう
に外部からの供給電源であるＶｃｃと等しい振幅のパル
スφ．が入力した場合，各ＰＧの出力φ０エ〜φｏ４の
振幅もＶｃｃであるが、ある特定の出力（たとえばφ０
エ　，φｏ４′）だけは余分に、より低電圧振幅（Ｖｏ
ｐ）のパルスも出力して，この低電圧パルスを直接周辺
回路やメモリアレーに印加したい場合もあり得る。この
場合の電圧コンバータの実施例を第１５．１６に示した
。

第１５図は、第１３図の出力段にφ。′用のインバータ
ＱＬ’　とＱｏ’　を並列に付加した例である．ＱＤＮ
は第３図と同じデプレッションＭＯＳＴである。また１
６図は．ＱｏとＱＬに直列に第３図と同じデプレッショ
ンＭ　Ｏ　Ｓ　Ｔ　　ＱＤＮを付加し，その両端から出
力をとり出した例である．明らかにφ。はＶｃｃまでの
振幅が得られ、デプレッションＭＯＳＴのしきい値電圧
で規制されてＶＤＰの振幅になタたφ。′が、φ。と同
時刻に得られる。

また第１７図は，第１６図のφ。′を、第３図に示すよ
うに昇圧した例である． 以上のように低いレベルをとるパルス発生回路を述べて
きたが、このままでは高信頼性の集積回路は得られない
。すなわち、通常の集積回路では最終製造工程の後に、
エージング試験と称して、通常動作で用いられる電源電
圧よりも十分高い電圧を故意にチップ内の各トランジス
タに印加することによって、ゲート酸化膜不良などでも
ともと故障のおこりそうなトランジスタを初期に見つけ
ることによって、信頼性を保証している。しかし本例で
述べたように，定電圧化してしまうと、外部電源電圧を
高くしても、各トランジスタには十分高い電圧が印加さ
れないため、十分なエージング試験は不可能である．そ
こでエージング試験の場合のみ，たとえばデブレッショ
ンＭＯＳＴのゲート電圧をアース電位よりも高くするこ
とが考えられる。こうすることにより、デプレッション
ＭＯＳＴのよく知られた性質から明らかなように、ゲー
ト電圧を高くした分だけ出力電圧は高くなるわけである
。エージング時に印加する手段としては第１８図に示す
ように、スイッチＳＷによってデプレッションＭＯＳＴ
　　ＱＤＮのゲート電圧を、通常の動作時にはアース電
位に、またエージング時には適当な電圧ＶＥにすればよ
い。第１９図はその具体的実施例である。すなわち，チ
ップ内の複数のＱＤＮのゲートは、チップ内の抵抗Ｒに
よって，チップ内でアースに接続される。一方ゲートは
ボンディングバッドＰＤを介してパッケージのピンＰＮ
に接続される。通常の動作時に、このピンをオープンに
しておけば、各ＱＤＮのゲートはアース電位になる。ま
たエージング時にこのビンに電位を印加すれば、ＱＤＮ
のソースには，電圧を印加した分だけ高い電圧が得られ
るわけである。

第２０図は、上記のようにエージング用のピンをわざわ
ざ設けずに、チップに加わる外部クロックの位相関係を
エージング時のみ調整し、同じ効果を得るための実施例
である．たとえばダイナミックＲＡＭでは、よく知られ
ているように、２種の外部クロックＲ　Ａ　Ｓ　（Ｒｏ
ｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）とＣ　Ａ　Ｓ　（
Ｃｏｌｕａ＋ｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）の適
当なタイミング関係で動作する。通常、ＲＡＳが高レベ
ルでＣＡＳが低』レベルの組み合わせでは用いないので
、逆にこの組み合せをエージング時に用いればよい．す
なわち第２０図のような論理をとることにより、上記組
み合せの場合のみＱＤＮのゲートがアース電位よりも高
い電位をとることができる．なお以上の実施例は、説明
の都合上、デプレッションＭＯＳＴの実施例であったが
、明らかにエンハンスＭＯＳＴでも可能である．ただし
、デプレッションＭＯＳＴの例と同じ効果を得るには、
そのゲートに一定の定電圧を印加する必要がある．たと
えば、エンハンスＭＯＳＴのソースに定電圧Ｖｏｐを得
るには、このエンハンスＭＯＳＴのゲートに定電圧Ｖｏ
ｐ＋　Ｖｉｈ　（Ｖｔｈ　：　１ンハンＸＭＯ　ＳＴの
しきい電圧）を印加する必要がある。外部電源電圧の変
動によらず、Ｖｏｐ＋Ｖｔｈをチップ上で一定にするこ
とは一般に可能であるから，上記のエンハンスＭＯＳＴ
を使うことができるわけである． 以上から高集積で高信頼度のメモリが可能となる。尚本
方式はダイナミックＭＯＳメモリ以外にも，たとえばス
タティックＭＯＳメモリやパイボーラモメリその他のメ
モリあるいは，上記の概念が適用できる集積論理回路に
も適用できるこｐは明らかである。

〔発明の効果〕

本発明によれば、高集積な半導体集積回路を得ることが
できる。また、本発明によれば、高速に動作することが
可能な半導体集積回路を得ることができる．さらに、本
発明によれば、外部電源電圧を降下させた場合のエージ
ング試験の問題も解決することができる．

【図面の簡単な説明】

第１図から第２０図は、本発明の実施例を示す図である
。 符号の説明 １０・・・基板、 ２０・・・基板電圧発生回路， ３０・・・内部電源電圧発生回路、 ４０・・・第１の回路部、 ５０・・・第２の回路部。 茅 φ 図 事 Ｚ 目 清（　ノσ　図 茅 図 第 ？ 図 竿 デ ｍ 第 ｌ３ 茅 ｌ４ 不 ｌ９ 図 図 図 第 ／ｌ， 図 Ｙノ７図

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と、該複数のワード線と交差するよ
   うに設けられた複数のデータ線と、該ワード線とデータ
   線との交点に設けられた複数のメモリ素子とを有し、か
   つ 上記メモリ素子を選択する為の周辺回路を有する半導体
   集積回路において、 上記メモリ素子に印加される電圧のうち低いほうの電圧
   は、上記周辺回路に印加される電圧より低く、かつ 上記ワード線に印加される電圧は上記メモリ素子に印加
   される電圧のうち低いほうに電圧より高い電圧であるこ
   とを特徴とする半導体集積回路。 ２、複数の半導体装置を単一のチップ上に設けてなる半
   導体集積回路において、 パッケージの電源ピンには単一の電源電圧が印加され 上記単一のチップ上に設けられた一群の半導体装置に外
   部から供給される電源電圧より低い電圧を供給する電圧
   供給手段を有することを特徴とする半導体集積回路。 ３、複数のワード線と、該複数のワード線と交差するよ
   うに設けられた複数のデータ線と、該ワード線とデータ
   線との交点に設けられた複数のメモリ素子とを有し、該
   メモリ素子は情報読み出し又は書き込みのための電界効
   果型トランジスタと情報を蓄積する容量素子とからなり
   、かつ 上記メモリ素子を選択する為の周辺回路を有する半導体
   集積回路において、 上記メモリ素子に印加される電圧のうち低いほうの電圧
   は、上記周辺回路に印加される電圧より低いことを特徴
   とする半導体集積回路。