JPH02237021A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02237021A JPH02237021A JP1056940A JP5694089A JPH02237021A JP H02237021 A JPH02237021 A JP H02237021A JP 1056940 A JP1056940 A JP 1056940A JP 5694089 A JP5694089 A JP 5694089A JP H02237021 A JPH02237021 A JP H02237021A
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- silicon oxynitride
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- layer
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- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、Ｓｉ基坂上に
ｍ−ｖ族のＧａＡｓ等の化合物半導体層を選択成長し、
その化合物半導体層の部分にＬＥＤ、レーザ、ＦＥＴ等
のデバイスを形成することができる半導体装置の製造方
法に適用することができ、詳しくは特に、化合物半導体
層の結晶欠陥を十分減少させることができ、かつＳｉ基
板の反りを十分減少させることができる半導体装置の製
造方法に関する。
ｍ−ｖ族のＧａＡｓ等の化合物半導体層を選択成長し、
その化合物半導体層の部分にＬＥＤ、レーザ、ＦＥＴ等
のデバイスを形成することができる半導体装置の製造方
法に適用することができ、詳しくは特に、化合物半導体
層の結晶欠陥を十分減少させることができ、かつＳｉ基
板の反りを十分減少させることができる半導体装置の製
造方法に関する。
近時、特にｍ−ｖ族のＧａＡｓ等の化合物半導体で構成
した半導体装置はＳｉで構成した半導体装置に較べ高速
動作が可能であり、発光機能を有するためにその有用性
が広く認識されているが、大口径基板が得られ難く、ま
た機械的な強度にも乏しいために実用化の面ではＳｉで
構成したものよりも太き《遅れをとっている。そこで大
口径基板が得られ易く、機械的な強度の面でも優れたＳ
ｉ基坂上全面に化合物半導体層を成長し、その化合物半
導体層にデバイスを形成しようという試みが最近活発に
なってきている。しかしながら、この方法で得られた化
合物半導体層には格子定数の不整合等により多くの結晶
欠陥が生じ、また化合物半導体（例えば、ＧａＡｓ）と
Ｓｉとの熱膨張係数が異なるため（ＧａＡｓとＳｉでは
ＧａＡｓの方が熱膨脹係数が大きい）に、Ｓｉ基板が大
きく下に凸状に反ってしまうという問題があった。
した半導体装置はＳｉで構成した半導体装置に較べ高速
動作が可能であり、発光機能を有するためにその有用性
が広く認識されているが、大口径基板が得られ難く、ま
た機械的な強度にも乏しいために実用化の面ではＳｉで
構成したものよりも太き《遅れをとっている。そこで大
口径基板が得られ易く、機械的な強度の面でも優れたＳ
ｉ基坂上全面に化合物半導体層を成長し、その化合物半
導体層にデバイスを形成しようという試みが最近活発に
なってきている。しかしながら、この方法で得られた化
合物半導体層には格子定数の不整合等により多くの結晶
欠陥が生じ、また化合物半導体（例えば、ＧａＡｓ）と
Ｓｉとの熱膨張係数が異なるため（ＧａＡｓとＳｉでは
ＧａＡｓの方が熱膨脹係数が大きい）に、Ｓｉ基板が大
きく下に凸状に反ってしまうという問題があった。
なお、この反りはＳｉ基板上に化合物半導体層（例えば
、ＧａＡｓ）を成長した（成長温度が例えば７５０゜Ｃ
）後室温（２５’Ｃ）まで下げたときにＳｉよりＧａＡ
ｓの方が太き《縮むために生じる。
、ＧａＡｓ）を成長した（成長温度が例えば７５０゜Ｃ
）後室温（２５’Ｃ）まで下げたときにＳｉよりＧａＡ
ｓの方が太き《縮むために生じる。
上記のような化合物半導体層の結晶欠陥、及びＳｉ基板
の反りという問題を低減するために、窒化シリコン（Ｓ
ｉＮ）からなるマスク層を用いてＳｉ基板上に化合物半
導体層を選択成長する化合物半導体層とＳｉ基板の接続
部の面積の小さい複数の領域に分割された化合物半導体
層を形成するという方法が採られていた。
の反りという問題を低減するために、窒化シリコン（Ｓ
ｉＮ）からなるマスク層を用いてＳｉ基板上に化合物半
導体層を選択成長する化合物半導体層とＳｉ基板の接続
部の面積の小さい複数の領域に分割された化合物半導体
層を形成するという方法が採られていた。
〔発明が解決しようとする課題〕
しかしながら、このような従来の半導体装置の製造方法
にあっては、ＳｉＮからなるマスク層の内部応力（テン
シルストレスという引っ張り応力）が大きいために、Ｓ
ｉＮからなるマスク層直下及び特にＳｉＮからなるマス
ク層のエッジ付近のＳｉ基仮に欠陥が誘発され、Ｓｉ基
板上に選択成長した化合物半導体層のマスク層のエッジ
付近における欠陥を異常に増加させてしまうという問題
があった。このため、化合物半導体層の結晶性が著しく
損なわれてしまうのである。
にあっては、ＳｉＮからなるマスク層の内部応力（テン
シルストレスという引っ張り応力）が大きいために、Ｓ
ｉＮからなるマスク層直下及び特にＳｉＮからなるマス
ク層のエッジ付近のＳｉ基仮に欠陥が誘発され、Ｓｉ基
板上に選択成長した化合物半導体層のマスク層のエッジ
付近における欠陥を異常に増加させてしまうという問題
があった。このため、化合物半導体層の結晶性が著しく
損なわれてしまうのである。
また、上記同様ＳｉＮからなるマスク層の内部応力が大
きいために、これがＳｉ基板を下に凸状に反らせるよう
に働き、化合物半導体層を複数の領域に分割してもＳｔ
基板の反りを十分低減させることができないという問題
があった。
きいために、これがＳｉ基板を下に凸状に反らせるよう
に働き、化合物半導体層を複数の領域に分割してもＳｔ
基板の反りを十分低減させることができないという問題
があった。
そこで本発明は、化合物半導体層の結晶欠陥を十分減少
させることができ、かつＳｉ基板の反りを十分低減させ
ることができる半導体装置の製造方法を提供することを
目的としている。
させることができ、かつＳｉ基板の反りを十分低減させ
ることができる半導体装置の製造方法を提供することを
目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、シリコン基板上に部分的にシリコンオキシナイトラ
イドからなるマスク層を形成し、該マスク層の形成され
ていない該シリコン基板上に化合物半導体層を選択成長
により形成するものである。
め、シリコン基板上に部分的にシリコンオキシナイトラ
イドからなるマスク層を形成し、該マスク層の形成され
ていない該シリコン基板上に化合物半導体層を選択成長
により形成するものである。
上記シリコンオキシナイトライドにおける窒素原子と酸
素原子（ｎｌ＋ｎ２）に対する酸素原子（ｎ８）の組成
比が ０．１≦ｎｚ （酸素原子）／ （ｎ＋ ＋ｎｚ ）
（窒素原子＋酸素原子）≦０．５ であるものである。
素原子（ｎｌ＋ｎ２）に対する酸素原子（ｎ８）の組成
比が ０．１≦ｎｚ （酸素原子）／ （ｎ＋ ＋ｎｚ ）
（窒素原子＋酸素原子）≦０．５ であるものである。
本発明は、シリコン基板上に化合物半導体層を選択成長
する際用いられるマスク層がシリコンオキシナイトライ
ドからなるように構成される。
する際用いられるマスク層がシリコンオキシナイトライ
ドからなるように構成される。
シリコンオキシナイトライドＳｉＯｎｚＮｎ，マスク層
の窒素原子と酸素原子（ｎ，＋ｎｚ ）に対する酸素原
子（ｎｔ）の組成比ｎＩ／ （ｎ＋ ＋ｎ，）を０から
１まで変化させてＧ ａ Ａ ｓ ｌｉ ５の欠陥密度
、Ｓｔ基板の反り量、マスク層のストレスの変化を測定
し、第４図、第５図及び第２図に示す結果が得られた。
の窒素原子と酸素原子（ｎ，＋ｎｚ ）に対する酸素原
子（ｎｔ）の組成比ｎＩ／ （ｎ＋ ＋ｎ，）を０から
１まで変化させてＧ ａ Ａ ｓ ｌｉ ５の欠陥密度
、Ｓｔ基板の反り量、マスク層のストレスの変化を測定
し、第４図、第５図及び第２図に示す結果が得られた。
このときの基板、マスク層、ＧａＡｓ層５の各部の寸法
及び成長条件は、後の実施例で詳細に説明する。この組
成比が０のときはマスク層が窒化シリコンであり、１の
ときは酸化シリコンである。
及び成長条件は、後の実施例で詳細に説明する。この組
成比が０のときはマスク層が窒化シリコンであり、１の
ときは酸化シリコンである。
したがって、本発明のシリコンオキシナイトライドにす
れば、第２図に示すように、従来の窒化シリコン（Ａ点
）よりもマスク層３のストレス（内部応力）を小さ《す
ることができるようになり、第４図に示すように、従来
の窒化シリコン（Ａ点）よりも化合物半導体層５の結晶
欠陥を十分減少させることができるようになり、かつ第
５図に示すように、従来の窒化シリコン（Ａ点）よりも
Ｓｔ基板１の反りを十分低減させることができるように
なる。
れば、第２図に示すように、従来の窒化シリコン（Ａ点
）よりもマスク層３のストレス（内部応力）を小さ《す
ることができるようになり、第４図に示すように、従来
の窒化シリコン（Ａ点）よりも化合物半導体層５の結晶
欠陥を十分減少させることができるようになり、かつ第
５図に示すように、従来の窒化シリコン（Ａ点）よりも
Ｓｔ基板１の反りを十分低減させることができるように
なる。
さらに、本発明では、第４図の結果より結晶欠陥を十分
減少させるには組成比ｎ＋ ／ （ｎ，＋ｎ２）を０．
１以上にするのが望ましく、またマスク層上に化合物半
導体層が成長しないようにするには第３図の組成比とマ
スク層上の成長速度の関係を示す結果から０．５以下に
する． 〔実施例〕 以下、本発明を図面に基づいて説明する。
減少させるには組成比ｎ＋ ／ （ｎ，＋ｎ２）を０．
１以上にするのが望ましく、またマスク層上に化合物半
導体層が成長しないようにするには第３図の組成比とマ
スク層上の成長速度の関係を示す結果から０．５以下に
する． 〔実施例〕 以下、本発明を図面に基づいて説明する。
第１図〜第５図は本発明に係る半導体装置の製造方法の
一実施例を説明する図であり、第１図（ａ）〜（Ｃ）は
一実施例の製造工程を説明する図、第２図は一実施例の
原子組成比とマスク層（シリコンオキシナイトライド）
のストレスとの関係を示す図、第３図は一実施例の原子
組成比とマスク１！（シリコンオキシナイトライド）上
の化合物半導体層（ＧａＡｓ）の成長速度との関係を示
す図、第４図は一実施例の原子組成比と選択成長した化
合物半導体Ｊｉ（Ｃ，ａＡｓ）中の欠陥密度との関係を
示す図、第５図は一実施例の原子組成比と２インチ径の
厚さ５００μｍ程度のＳｔ基板上に化合物半導体層（Ｇ
ａＡｓ）を成長し、室温にまで下げた際のウエハの反り
量との関係を示す図である． これらの図において、１はＳｉ基板、２はシリコンオキ
シナイトライド層、３はシリコンオキシナイトライドか
らなるマスク層で、シリコンオキシナイトライド層２が
選択的にエッチングされて形成される。４は開口部、５
は例えばＧａＡｓからなる化合物半導体層である。
一実施例を説明する図であり、第１図（ａ）〜（Ｃ）は
一実施例の製造工程を説明する図、第２図は一実施例の
原子組成比とマスク層（シリコンオキシナイトライド）
のストレスとの関係を示す図、第３図は一実施例の原子
組成比とマスク１！（シリコンオキシナイトライド）上
の化合物半導体層（ＧａＡｓ）の成長速度との関係を示
す図、第４図は一実施例の原子組成比と選択成長した化
合物半導体Ｊｉ（Ｃ，ａＡｓ）中の欠陥密度との関係を
示す図、第５図は一実施例の原子組成比と２インチ径の
厚さ５００μｍ程度のＳｔ基板上に化合物半導体層（Ｇ
ａＡｓ）を成長し、室温にまで下げた際のウエハの反り
量との関係を示す図である． これらの図において、１はＳｉ基板、２はシリコンオキ
シナイトライド層、３はシリコンオキシナイトライドか
らなるマスク層で、シリコンオキシナイトライド層２が
選択的にエッチングされて形成される。４は開口部、５
は例えばＧａＡｓからなる化合物半導体層である。
なお、第２図〜第５図に示す原子組成比ｎ２（酸素原子
） ／ （ｎ＋ ＋ｆｉ， ） （窒素原子＋酸素原
子）はマスク層３を構成するシリコンオキシナイトライ
ドにおける窒素原子と酸素原子に対する酸素原子の組成
比のことである。第２図〜第５図に示すＡ点はＯＸ
（酸素）を含有していない従来のＳｉＮの場合の原子組
成比である。また、第２図に示すストレスで正の符号の
ストレス値の場合はテンシルストレスが働いている場合
を表し、負の符号のストレス値の場合はコンブレッシブ
ストレスが働いている場合を表している．ここで、テン
シルストレスは膜に引っ張り応力が働くストレスであり
、コンブレッシブストレスは膜に圧縮応力が働くストレ
スである。
） ／ （ｎ＋ ＋ｆｉ， ） （窒素原子＋酸素原
子）はマスク層３を構成するシリコンオキシナイトライ
ドにおける窒素原子と酸素原子に対する酸素原子の組成
比のことである。第２図〜第５図に示すＡ点はＯＸ
（酸素）を含有していない従来のＳｉＮの場合の原子組
成比である。また、第２図に示すストレスで正の符号の
ストレス値の場合はテンシルストレスが働いている場合
を表し、負の符号のストレス値の場合はコンブレッシブ
ストレスが働いている場合を表している．ここで、テン
シルストレスは膜に引っ張り応力が働くストレスであり
、コンブレッシブストレスは膜に圧縮応力が働くストレ
スである。
次に、その製造工程について説明する。
まず、第１図（ａ）に示すように、例えば温度が８５０
℃でＳ ｉ Ｈ４ガス、Ｎ Ｈ ｓガス及びＮ． ０ガ
スの混合ガスによる熱ＣＶＤ法により２インチ径で厚さ
５００μｍ程度のＳｉ基返１上に層厚が例えば１０００
人のシリコンオキシナイトライドＮ２を形成する。
℃でＳ ｉ Ｈ４ガス、Ｎ Ｈ ｓガス及びＮ． ０ガ
スの混合ガスによる熱ＣＶＤ法により２インチ径で厚さ
５００μｍ程度のＳｉ基返１上に層厚が例えば１０００
人のシリコンオキシナイトライドＮ２を形成する。
次に、第１図（ｂ）に示すように、例えば沸酸｝容液に
よるウエットエッチングによりシリコンオキシナイトラ
イド層２を選択的にエッチングしてマスク幅が例えば１
０μｍでマスク間の隔が例えば１０μｍのストライプ状
のシリコンオキシナイトライドからなるマズク層３を形
成する。この時、ＳｉＳ板１が露出されて開口部４が形
成される。
よるウエットエッチングによりシリコンオキシナイトラ
イド層２を選択的にエッチングしてマスク幅が例えば１
０μｍでマスク間の隔が例えば１０μｍのストライプ状
のシリコンオキシナイトライドからなるマズク層３を形
成する。この時、ＳｉＳ板１が露出されて開口部４が形
成される。
そして、第１図（Ｃ）に示すように、例えば温度が７０
０’Ｃ，圧力が７６０Ｔｏｒｒ ＳＴＭＧ （ ｝リメ
チルカリウム）ガスとＡｓＨ．ガスによる混合ガスによ
るＭＯＣＶＤ法によりシリコンオキシナイトライドから
なるマスク層３をマスクとして開口部４内のＳＬ基板１
上にＧａＡｓを選択成長して層厚が３μｍのＧａＡｓか
らなる化合物半導体Ｊｌｉ５を形成する．なお、シリコ
ンオキシナイトライドからなるマスク１！ｉ３を用いて
ＣｙａＡｓからなる化合物半導体層５を好ましく選択成
長するには、第３図から判るように原子組成比が０．５
以下であることが好ましい。
０’Ｃ，圧力が７６０Ｔｏｒｒ ＳＴＭＧ （ ｝リメ
チルカリウム）ガスとＡｓＨ．ガスによる混合ガスによ
るＭＯＣＶＤ法によりシリコンオキシナイトライドから
なるマスク層３をマスクとして開口部４内のＳＬ基板１
上にＧａＡｓを選択成長して層厚が３μｍのＧａＡｓか
らなる化合物半導体Ｊｌｉ５を形成する．なお、シリコ
ンオキシナイトライドからなるマスク１！ｉ３を用いて
ＣｙａＡｓからなる化合物半導体層５を好ましく選択成
長するには、第３図から判るように原子組成比が０．５
以下であることが好ましい。
すなわち、上記実施例では、Ｓｉ基板１上に化合物半導
体層５を選択成長する際用いるマスク層３をシリコンオ
キシナイトライドからなるように構成したので、化合物
半導体Ｎ５の結晶欠陥を十分減少させることができ、か
つＳｉ基板１の反りを十分低減させることができる。こ
れは第２図に示すように、従来の窒化シリコン（Ａ点）
よりもマスク層３のストレス（内部応力）を小さくする
ことができることにより達成することができるものと考
えられる。
体層５を選択成長する際用いるマスク層３をシリコンオ
キシナイトライドからなるように構成したので、化合物
半導体Ｎ５の結晶欠陥を十分減少させることができ、か
つＳｉ基板１の反りを十分低減させることができる。こ
れは第２図に示すように、従来の窒化シリコン（Ａ点）
よりもマスク層３のストレス（内部応力）を小さくする
ことができることにより達成することができるものと考
えられる。
具体的には、化合物半導体層５の結晶欠陥を十分減少さ
せることができるのは、第４図に示すように、選択成長
したＧａＡｓからなる化合物半導体層５中の欠陥密度が
従来の窒化シリコン（第４図に示すＡ点）よりも減少し
ていることから確認できた。なお、化合物半導体層５上
に性能（例えばＶｔｈ，Ｃｍ）の良好なデバイスを作成
するには欠陥密度がＩＸＩＯ６個以下（原子組成比が０
．１以上）であることが望ましい。
せることができるのは、第４図に示すように、選択成長
したＧａＡｓからなる化合物半導体層５中の欠陥密度が
従来の窒化シリコン（第４図に示すＡ点）よりも減少し
ていることから確認できた。なお、化合物半導体層５上
に性能（例えばＶｔｈ，Ｃｍ）の良好なデバイスを作成
するには欠陥密度がＩＸＩＯ６個以下（原子組成比が０
．１以上）であることが望ましい。
また、Ｓｉ基板１の反りを十分低減させることができる
のは、第５図に示すように、Ｓｉ基板１の反り量が従来
の窒化シリコン（第５図に示すＡ点）よりも減少してい
ることから確認できた。
のは、第５図に示すように、Ｓｉ基板１の反り量が従来
の窒化シリコン（第５図に示すＡ点）よりも減少してい
ることから確認できた。
また、シリコンオキシナイトライドからなるマスク層３
のストレスにおいては、第２図に示すように、従来の窒
化シリコン（第２図に示すＡ点）よりも減少しており、
原子組成比としては０．３５程度（ストレスＯ）である
のが好ましい。
のストレスにおいては、第２図に示すように、従来の窒
化シリコン（第２図に示すＡ点）よりも減少しており、
原子組成比としては０．３５程度（ストレスＯ）である
のが好ましい。
なお、上記実施例では、Ｓｉ基板として２インチ径の基
板を用いたが、４インチ径等より大きな基板を用いても
同様な結果が得られ、またマスク層はストライプ状とす
る他に格子状等にしてもよい。
板を用いたが、４インチ径等より大きな基板を用いても
同様な結果が得られ、またマスク層はストライプ状とす
る他に格子状等にしてもよい。
また、シリコンオキシナイトライドのマスク層の厚さは
、２０００人を超えると内部応力が大きくなって結晶欠
陥及び反りが大きく増え、また５００人より小さくなる
とＧａＡｓ層の成長中のＡｓ原子が透過して好ましくな
《、５００人〜２０００人にするのが望ましい。
、２０００人を超えると内部応力が大きくなって結晶欠
陥及び反りが大きく増え、また５００人より小さくなる
とＧａＡｓ層の成長中のＡｓ原子が透過して好ましくな
《、５００人〜２０００人にするのが望ましい。
上記実施例は、ＧａＡｓからなる化合物半導体層５を選
択成長する場合について説明したが、本発明はこれに限
定されるものではなく、Ａ／！Ｘ ＸＧａ．−．Ａｓあ
るいはＩ ｎ，ＸＧａ＋−．Ａｓ （０くＸ≦０．３５
が好ましい）等からなる化合物半導体層を選択成長する
場合であってもよい。
択成長する場合について説明したが、本発明はこれに限
定されるものではなく、Ａ／！Ｘ ＸＧａ．−．Ａｓあ
るいはＩ ｎ，ＸＧａ＋−．Ａｓ （０くＸ≦０．３５
が好ましい）等からなる化合物半導体層を選択成長する
場合であってもよい。
本発明によれば、化合物半導体層の結晶欠陥を十分減少
させることができ、かつ、Ｓｉ基板の反りを十分低減さ
せることができるという効果がある。
させることができ、かつ、Ｓｉ基板の反りを十分低減さ
せることができるという効果がある。
第１図〜第５図は本発明に係る半導体装置の製造方法の
一実施例を説明する図であり、第１図は一実施例の製造
工程を説明する図、第２図は一実施例の原子組成比とマ
スク層（シリコンオキシナイトライド）のストレスとの
関係を示す図、 第３図は一実施例の原子組成比とマスク層（シリコンオ
キシナイトライド）上の化合物半導体層（ＧａＡｓ）の
成長速度との関係を示す図、第４図は一実施例の原子組
成比と選択成長した化合物半導体層（ＧａＡｓ）中の欠
陥密度との関係を示す図、 第５図は一実施例の原子組成比と２インチＳｉ基板上に
化合物半導体層（Ｃ，ａＡｓ）を成長し、室温にまで下
げた際のウエハの反り量との関係を示す図である。 １・・・・・・Ｓｔ基板、 ２・・・・・・シリコンオキシナイトライド層、３・・
・・・・マスク層、 ４・・・・・・開口部、 ５・・・・・・化合物半導体層。
一実施例を説明する図であり、第１図は一実施例の製造
工程を説明する図、第２図は一実施例の原子組成比とマ
スク層（シリコンオキシナイトライド）のストレスとの
関係を示す図、 第３図は一実施例の原子組成比とマスク層（シリコンオ
キシナイトライド）上の化合物半導体層（ＧａＡｓ）の
成長速度との関係を示す図、第４図は一実施例の原子組
成比と選択成長した化合物半導体層（ＧａＡｓ）中の欠
陥密度との関係を示す図、 第５図は一実施例の原子組成比と２インチＳｉ基板上に
化合物半導体層（Ｃ，ａＡｓ）を成長し、室温にまで下
げた際のウエハの反り量との関係を示す図である。 １・・・・・・Ｓｔ基板、 ２・・・・・・シリコンオキシナイトライド層、３・・
・・・・マスク層、 ４・・・・・・開口部、 ５・・・・・・化合物半導体層。
Claims (1)
- 【特許請求の範囲】 （１）シリコン基板上に部分的にシリコンオキシナイト
ライドからなるマスク層を形成し、 該マスク層の形成されていない該シリコン基板上に化合
物半導体層を選択成長により形成することを特徴とする
半導体装置の製造方法。 （２）上記シリコンオキシナイトライドにおける窒素原
子と酸素原子（ｎ＿１＋ｎ＿２）に対する酸素原子（ｎ
＿２）の組成比が ０．１≦ｎ＿２（酸素原子）／（ｎ＿１＋ｎ＿２）（窒
素原子＋酸素原子）≦０．５ であることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056940A JPH02237021A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
| EP90104510A EP0388733A1 (en) | 1989-03-09 | 1990-03-09 | Method of fabricating semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056940A JPH02237021A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237021A true JPH02237021A (ja) | 1990-09-19 |
Family
ID=13041537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056940A Pending JPH02237021A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0388733A1 (ja) |
| JP (1) | JPH02237021A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256594A (en) * | 1989-06-16 | 1993-10-26 | Intel Corporation | Masking technique for depositing gallium arsenide on silicon |
| DE69128097T2 (de) * | 1990-08-24 | 1998-02-26 | Nippon Electric Co | Verfahren zur Herstellung einer optischen Halbleitervorrichtung |
| US5635411A (en) * | 1991-11-12 | 1997-06-03 | Rohm Co., Ltd. | Method of making semiconductor apparatus |
| AU2001288729A1 (en) * | 2000-09-06 | 2002-03-22 | Motorola, Inc. | Selective growth of semiconductor structure |
| DE10335081A1 (de) | 2003-07-31 | 2005-03-03 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoeleketronischer Halbleiterchip |
| DE10335080A1 (de) * | 2003-07-31 | 2005-03-03 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Vielzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip |
| CN102354659B (zh) * | 2011-11-02 | 2016-05-11 | 上海华虹宏力半导体制造有限公司 | 掩膜成核消除方法以及选择性外延生长方法 |
| EP3405971A1 (en) * | 2016-01-20 | 2018-11-28 | Massachusetts Institute of Technology | Method and structure for reducing substrate fragility |
-
1989
- 1989-03-09 JP JP1056940A patent/JPH02237021A/ja active Pending
-
1990
- 1990-03-09 EP EP90104510A patent/EP0388733A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388733A1 (en) | 1990-09-26 |
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