JPH02237138A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02237138A JPH02237138A JP5648589A JP5648589A JPH02237138A JP H02237138 A JPH02237138 A JP H02237138A JP 5648589 A JP5648589 A JP 5648589A JP 5648589 A JP5648589 A JP 5648589A JP H02237138 A JPH02237138 A JP H02237138A
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- Japan
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- wiring
- semiconductor device
- cross
- sectional shape
- insulating material
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置構造及び半導体装置製造方法に係
り、特に多層配線を有し、かつ高速に動作する装置に好
適な半導体装置及びその製造方法に関する。
り、特に多層配線を有し、かつ高速に動作する装置に好
適な半導体装置及びその製造方法に関する。
従来の配線構造では，特開昭５２−１４３８４６号に記
載のように，断面形状がほぼ長方形である配線を、塗布
膜により、平坦化堆積させ絶縁した構造や、特開昭５７
−１７６７４５号に記載のように絶縁材に断面がほぼ長
方形である溝を形成し，該溝部に配線材をリフトオフ工
法により形成した構造や、特開昭６０−１４５６４４号
に記載のように断面がほぼ長方形となる配線材をスバツ
タエッチングすることで上部角部をけずり、この配線材
上を均一に絶縁膜を堆積させた構造の半導体装ほどなっ
ていた。
載のように，断面形状がほぼ長方形である配線を、塗布
膜により、平坦化堆積させ絶縁した構造や、特開昭５７
−１７６７４５号に記載のように絶縁材に断面がほぼ長
方形である溝を形成し，該溝部に配線材をリフトオフ工
法により形成した構造や、特開昭６０−１４５６４４号
に記載のように断面がほぼ長方形となる配線材をスバツ
タエッチングすることで上部角部をけずり、この配線材
上を均一に絶縁膜を堆積させた構造の半導体装ほどなっ
ていた。
上記従来技術のうち、特開昭５２−１４３８４６号に記
載の方法は絶縁膜形成の容易さや、絶縁膜に起因する蓄
積電荷量の低減化については考慮されていたが形成した
絶縁膜の耐湿性や安定性に配慮されておらず、製造した
半導体装置の信頼性が欠けるといった間屈があった。特
開昭５７ − １７６７４５ヒ及び６０−１４５６４４
号に記載の方法においては、上記した絶縁膜の膜質の面
においては考慮されていたが、絶縁収の誘電率が高いた
め、配線間に電荷が蓄績され易く、その結果信号の配線
遅延が生じるといった問題があった。
載の方法は絶縁膜形成の容易さや、絶縁膜に起因する蓄
積電荷量の低減化については考慮されていたが形成した
絶縁膜の耐湿性や安定性に配慮されておらず、製造した
半導体装置の信頼性が欠けるといった間屈があった。特
開昭５７ − １７６７４５ヒ及び６０−１４５６４４
号に記載の方法においては、上記した絶縁膜の膜質の面
においては考慮されていたが、絶縁収の誘電率が高いた
め、配線間に電荷が蓄績され易く、その結果信号の配線
遅延が生じるといった問題があった。
本発明の目的は、上記不都合を解決することにある。
上記目的は、配線の表面積の減少や、隣接した配線表面
間の距離の増長化を図ることにより達成される．また、
上記効果は、配線表面をスパッタリングエッチングする
ことや、絶縁膜をマスクし、該絶縁膜を等方的にエッチ
ングし，しかる後、配線材を堆積させ、マスク材をリフ
トオフすることで達成させる。
間の距離の増長化を図ることにより達成される．また、
上記効果は、配線表面をスパッタリングエッチングする
ことや、絶縁膜をマスクし、該絶縁膜を等方的にエッチ
ングし，しかる後、配線材を堆積させ、マスク材をリフ
トオフすることで達成させる。
配線を伝達する信号は、配線周りの電気容量に比例した
時間分の配線遅延をもつ。配線周りの電気容量は、配線
の表面積に比例し、配線間の距離に逆比例するから、配
線の断面形状を従来の４角形から多角形、あるいは曲面
により形成される形状とし、かつ、上下層の配線は平坦
な面に形成して、配線長を減少させるようにすると、配
線周りの電気容量は減少する。このため、配線に伴う信
号の遅延時間は減少する。従来方法により形成した配線
を、スパツタエッチングすると、五部角部のみ著しくエ
ッチングされ、水平面に対してほぼ４５°に傾斜した面
が形成されるので、上記した多角形の配線形状が得られ
る。また、配線上にあらかじめ，厚く平坦化した絶縁膜
を開口部を残してマスクし，絶縁膜を等方的にエッチン
グすると、マスク材がひさし状となり、開口部の下部が
曲線となった凹部が形成される。マスク材を残したまま
、異方性のある、例えばスパッタＣＶＤにより，配線材
を堆積させると、開口部内に上面が曲線をもった配線が
形成される．この後に、マスク材をエッチングすると、
マスクがひさし状となっているためマスク材上に堆積し
た配線材は開口部内の配線材との接続がなく、容易にリ
フトオフされる。
時間分の配線遅延をもつ。配線周りの電気容量は、配線
の表面積に比例し、配線間の距離に逆比例するから、配
線の断面形状を従来の４角形から多角形、あるいは曲面
により形成される形状とし、かつ、上下層の配線は平坦
な面に形成して、配線長を減少させるようにすると、配
線周りの電気容量は減少する。このため、配線に伴う信
号の遅延時間は減少する。従来方法により形成した配線
を、スパツタエッチングすると、五部角部のみ著しくエ
ッチングされ、水平面に対してほぼ４５°に傾斜した面
が形成されるので、上記した多角形の配線形状が得られ
る。また、配線上にあらかじめ，厚く平坦化した絶縁膜
を開口部を残してマスクし，絶縁膜を等方的にエッチン
グすると、マスク材がひさし状となり、開口部の下部が
曲線となった凹部が形成される。マスク材を残したまま
、異方性のある、例えばスパッタＣＶＤにより，配線材
を堆積させると、開口部内に上面が曲線をもった配線が
形成される．この後に、マスク材をエッチングすると、
マスクがひさし状となっているためマスク材上に堆積し
た配線材は開口部内の配線材との接続がなく、容易にリ
フトオフされる。
このため、上記した曲面により形成された断面の配線形
状が得られる。
状が得られる。
以下，本発明の一実施例を図面を用いて詳細に説明する
。
。
実施例１
第１図は本発明により形成した６角形の断面形状を有し
た３層配線の半導体装置の断面を示した図である。本装
置はｐ型のシリコン基板４上に熱ＣＶＤにより酸化ケイ
素、ＳｉＯｚを４ ０ ０［ｎ ｍ］厚さ堆積させ、次
にＡｆｌ材をスパツタ法により上記基板上に堆積させ、
レジスト材を用いてマスクし、ＡΩ材をリアクテイブイ
オンエッチング法によりエッチングし、断面がほぼ長方
形のＡＱ配線を形成し、マスクをアッシングにより除去
した後，ＡｒイオンによりＡΩ配線表面をスパッタリン
グして配線上部の角部をけずり６角形の形状の第１層目
の配線１ａを形成した。続いて、電子サイクロトン共鳴
を利用したマイクロ波プラズマ装置を用い、基板にラジ
オ波を印加することでスパッタ効果を重畳させたＣＶＤ
法で、上記配線を有した基板上にＳｉＯ２膜を平坦に、
配線上に４００ｒｎｍ］厚さに形成し，第１層目の絶縁
層１ｂを形成した。上記方法を繰りかえすことで２ａ，
３ａ，２ｂと形成して３層構造とした（以下Ｂ構造と略
す）。次に比較のため，配線のスパツタを行なわない構
造（以下Ａ構造と略す）の半４体装置も製造した。配線
の形状以外は同一条件である。
た３層配線の半導体装置の断面を示した図である。本装
置はｐ型のシリコン基板４上に熱ＣＶＤにより酸化ケイ
素、ＳｉＯｚを４ ０ ０［ｎ ｍ］厚さ堆積させ、次
にＡｆｌ材をスパツタ法により上記基板上に堆積させ、
レジスト材を用いてマスクし、ＡΩ材をリアクテイブイ
オンエッチング法によりエッチングし、断面がほぼ長方
形のＡＱ配線を形成し、マスクをアッシングにより除去
した後，ＡｒイオンによりＡΩ配線表面をスパッタリン
グして配線上部の角部をけずり６角形の形状の第１層目
の配線１ａを形成した。続いて、電子サイクロトン共鳴
を利用したマイクロ波プラズマ装置を用い、基板にラジ
オ波を印加することでスパッタ効果を重畳させたＣＶＤ
法で、上記配線を有した基板上にＳｉＯ２膜を平坦に、
配線上に４００ｒｎｍ］厚さに形成し，第１層目の絶縁
層１ｂを形成した。上記方法を繰りかえすことで２ａ，
３ａ，２ｂと形成して３層構造とした（以下Ｂ構造と略
す）。次に比較のため，配線のスパツタを行なわない構
造（以下Ａ構造と略す）の半４体装置も製造した。配線
の形状以外は同一条件である。
配線遅延は、９段のリングオツシレータを、第１層目の
配線長が２．５［ｍｍ］．第２，第３Ｍ目の配線長が、
０［ｍｍ］で接続して調べた。Ａ４ｉ造における遅延時
間は３９３［ｐｓｌであった。一方、ＢＩＩｔ造では，
３０７ ［ｐｓコであった．この結果から、配線の形状
を従来の長方形型から、さらなる多角形型とすることで
，配線に伴う遅延が著しく減少することがわかる。
配線長が２．５［ｍｍ］．第２，第３Ｍ目の配線長が、
０［ｍｍ］で接続して調べた。Ａ４ｉ造における遅延時
間は３９３［ｐｓｌであった。一方、ＢＩＩｔ造では，
３０７ ［ｐｓコであった．この結果から、配線の形状
を従来の長方形型から、さらなる多角形型とすることで
，配線に伴う遅延が著しく減少することがわかる。
実施例２
第２図は本発明により形成した曲線構造の断面形状を有
した半導体装置の断面を示した図である。
した半導体装置の断面を示した図である。
上記装置の配線は第３図（１）に示すように、シリコン
基板４上に熱ＣＶＤによりＳｉＯｚ膜を１３００［ｎｍ
ｌ厚さで形成し、レジストでマスクしたものを（２）に
示すようにＳｉＯｚｒｓをウェットエツチングで等方的
にエッチングし、（３）に示すように．ＡＱを堆積させ
る．この時、上記エッチングにより、マスク膜はひさし
状となっているため、開口部に堆積した八Ω材とマスク
上に堆積したＡＩｌ材は分離されている。また、開口部
に堆積するＡＱ材は、マスク側面に付着するＡＱ材によ
り、開口部が堆積時間と共に狭くなるため、上面は曲線
となる．次にマスク材をアッシングにより除去すると、
マスク材上に堆積したＡＱ材はリフトオフされ、（４）
に示したように、配線１ｃが残る。このようにして、断
面が曲線で形成された配線を得ることができる．この後
は、実施例１に示したように平坦化堆積によりＳｉＯｚ
膜を形成すると第１層目の配線１ｃと絶縁膜１ｂが得ら
れる。上記方法を繰りかえすことで、２ｃ，３ｃ，２ｂ
と形成して、第２図に示した３層配線を有した装置が製
造される（以下Ｃ構造と略す）。
基板４上に熱ＣＶＤによりＳｉＯｚ膜を１３００［ｎｍ
ｌ厚さで形成し、レジストでマスクしたものを（２）に
示すようにＳｉＯｚｒｓをウェットエツチングで等方的
にエッチングし、（３）に示すように．ＡＱを堆積させ
る．この時、上記エッチングにより、マスク膜はひさし
状となっているため、開口部に堆積した八Ω材とマスク
上に堆積したＡＩｌ材は分離されている。また、開口部
に堆積するＡＱ材は、マスク側面に付着するＡＱ材によ
り、開口部が堆積時間と共に狭くなるため、上面は曲線
となる．次にマスク材をアッシングにより除去すると、
マスク材上に堆積したＡＱ材はリフトオフされ、（４）
に示したように、配線１ｃが残る。このようにして、断
面が曲線で形成された配線を得ることができる．この後
は、実施例１に示したように平坦化堆積によりＳｉＯｚ
膜を形成すると第１層目の配線１ｃと絶縁膜１ｂが得ら
れる。上記方法を繰りかえすことで、２ｃ，３ｃ，２ｂ
と形成して、第２図に示した３層配線を有した装置が製
造される（以下Ｃ構造と略す）。
配線最上部上及び最下部下の絶縁膜の厚さを実施例１と
同じくし、また、配線中心間距離も等しく製造した装置
を用い、配線遅延時間を測定した所，遅延時間は２４４
［ｐ ｓ］であった。この結果から、配線の断面形状
を曲線とすると、従来の長方形型よりも約１．６倍、多
角形型よりも、約１．３倍、高速動作することがわかる
。
同じくし、また、配線中心間距離も等しく製造した装置
を用い、配線遅延時間を測定した所，遅延時間は２４４
［ｐ ｓ］であった。この結果から、配線の断面形状
を曲線とすると、従来の長方形型よりも約１．６倍、多
角形型よりも、約１．３倍、高速動作することがわかる
。
このように本実施例によれば、配線の断面形状を従来の
長方形型から、さらなる多角形型あるいは曲線で形成さ
れる形状とすると、配線表面積の減少化と配線表面間の
距離の増長化が図れ、その結果、配線遅延の少ない半導
体装置が製造される効果がある。尚本実施例においては
、層間絶縁膜の形成に、スパツタを重畳させたＣＶＤ法
を用いているが，もちろん塗布法等による膜形成であっ
ても良い．また、効果は小さくなるが、絶縁膜形成に平
坦化堆積でなくとも通常の膜形成技術を用いても良い。
長方形型から、さらなる多角形型あるいは曲線で形成さ
れる形状とすると、配線表面積の減少化と配線表面間の
距離の増長化が図れ、その結果、配線遅延の少ない半導
体装置が製造される効果がある。尚本実施例においては
、層間絶縁膜の形成に、スパツタを重畳させたＣＶＤ法
を用いているが，もちろん塗布法等による膜形成であっ
ても良い．また、効果は小さくなるが、絶縁膜形成に平
坦化堆積でなくとも通常の膜形成技術を用いても良い。
本発明によれば、多層配線を有する半導体装置において
、配線遅延の少ない装置となるため、高速に装置を動作
させる効果があり、また、上記高速動作の装置を製造で
きる効果がある。また、層間絶緑膜厚や配線中心間距離
は変化させることがないため、スルホール形成やコンタ
クト形成プロセスに変化を伴うことなく、高速動作の半
導体装誼を製造できる効果がある。
、配線遅延の少ない装置となるため、高速に装置を動作
させる効果があり、また、上記高速動作の装置を製造で
きる効果がある。また、層間絶緑膜厚や配線中心間距離
は変化させることがないため、スルホール形成やコンタ
クト形成プロセスに変化を伴うことなく、高速動作の半
導体装誼を製造できる効果がある。
第１図，第２図は本発明半導．体装置の主要断面図、第
３図は第２図に示した断面形状を有した配線の形成過程
を示した図である。 ｌａ，ｌｃ・・・第１［配線．１ｂ・・・第１１Ｍの層
間絶縁膜、２ａ，２ｃ・・・第２層配線、２ｂ・・・第
２層の層間絶縁膜、３ａ，３ｃ・・・第３層配線、４・
・・基板、諮１ロ 蔦′；Ｌ図
３図は第２図に示した断面形状を有した配線の形成過程
を示した図である。 ｌａ，ｌｃ・・・第１［配線．１ｂ・・・第１１Ｍの層
間絶縁膜、２ａ，２ｃ・・・第２層配線、２ｂ・・・第
２層の層間絶縁膜、３ａ，３ｃ・・・第３層配線、４・
・・基板、諮１ロ 蔦′；Ｌ図
Claims (1)
- 【特許請求の範囲】 １、多層の配線を有した半導体装置において、配線部の
表面積の減少や、隣接した配線間の表面部分の距離の増
長を図り、配線間に蓄積される電荷量の減少化を図った
ことを特徴とする半導体装置。 ２、上記配線の断面形状は少なくとも５角以上の多角形
とし、上記絶縁膜は配線の段差を緩和するように成膜上
面は平坦である構造としたことを特徴とした特許請求の
範囲第１項記載の半導体装置。 ３、上記配線の断面形状は少なくとも曲線部を有した形
状であり、配線を被う上記絶縁膜上面は平坦な構造であ
ることを特徴とした特許請求の範囲の第１項記載の半導
体装置。 ４、上記配線の断面形状は曲線により形成されているこ
とを特徴とした特許請求の範囲第１項記載の半導体装置
。 ５、多層の配線を有した半導体装置の配線部を形成する
工程において、配線パターンをエッチングにより断面形
状が４角を有する形状となるように形成した後、スパッ
タリングにより、配線上部の角部をけずり、配線の断面
形状が少なくとも５角以上の多角形とし、その後、配線
部を絶縁材で平坦に被覆することを特徴とした半導体装
置製造方法。 ６、上記絶縁材は、絶縁材堆積の合間にスパッタリング
を入れたり、重畳させたり、少なくともスパッタリング
効果を組み合わせた堆積により形成することを特徴とし
た特許請求の範囲第５項記載の半導体製造方法。 ７、多層の配線を有した半導体装置の配線部を形成する
工程において、配線を絶縁する絶縁材を少なくとも配線
材の厚さ以上に形成した後、これをマスク材を用いて所
望の開口部を除いて被覆し、この後、開口部の絶縁材を
該マスク材の直下部までエッチングされるように等方的
エッチングし、続いて配線材を堆積させ、しかる後に、
マスク材を除去することで、絶縁材凹部に配線材を曲線
を有した断面形状で形成することを特徴とした半導体装
置製造方法。 ８、上記等方性エッチングとして、ウェットエッチング
を用いたことを特徴とした特許請求の範囲第７項記載の
半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5648589A JPH02237138A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5648589A JPH02237138A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237138A true JPH02237138A (ja) | 1990-09-19 |
Family
ID=13028404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5648589A Pending JPH02237138A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502336A (en) * | 1993-03-13 | 1996-03-26 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5726498A (en) * | 1995-05-26 | 1998-03-10 | International Business Machines Corporation | Wire shape conferring reduced crosstalk and formation methods |
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
-
1989
- 1989-03-10 JP JP5648589A patent/JPH02237138A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502336A (en) * | 1993-03-13 | 1996-03-26 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5726498A (en) * | 1995-05-26 | 1998-03-10 | International Business Machines Corporation | Wire shape conferring reduced crosstalk and formation methods |
| US5773892A (en) * | 1995-06-20 | 1998-06-30 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| US5886919A (en) * | 1995-06-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
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