JPH02237374A - ディスクリートコサイン演算装置 - Google Patents
ディスクリートコサイン演算装置Info
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- JPH02237374A JPH02237374A JP1058588A JP5858889A JPH02237374A JP H02237374 A JPH02237374 A JP H02237374A JP 1058588 A JP1058588 A JP 1058588A JP 5858889 A JP5858889 A JP 5858889A JP H02237374 A JPH02237374 A JP H02237374A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業」二の利用分野］
本発明は、画像データの圧縮処理に用いられるディスク
リ−トコサイン演算装置に関する。
リ−トコサイン演算装置に関する。
［従来の技術］
最近、テレビ電話などの分野にはディスクリートコサイ
ン変換（以下、ＤＣＴと略称する。）を利用した画像デ
ータの圧縮処理が注目されている。
ン変換（以下、ＤＣＴと略称する。）を利用した画像デ
ータの圧縮処理が注目されている。
ここで、ＤＣＴは、直交変換の一つであり、カルネン・
レーベ変換と並んでエネルギー集中度の最も高い変換法
といわれるものである。
レーベ変換と並んでエネルギー集中度の最も高い変換法
といわれるものである。
いま、信号ｆ （ｊ）（ｊ＝０、１、・・・ Ｎ−１）
の一次元ＤＣＴによる結果Ｆ （ｕ）（ｕ＝ｏ、１、・
・・、Ｎ−１）は次式で定義される。
の一次元ＤＣＴによる結果Ｆ （ｕ）（ｕ＝ｏ、１、・
・・、Ｎ−１）は次式で定義される。
Ｆ （ｕ）
＝２Ｃ（ｕ）／Ｎ ・
ＨＪ
Σ ｆ （ｊ） ｃｏｓ ［（２ｊ＋１） ｕ
π／２Ｎ］と＋Ｏ ｕ＝０ 、 ］ 、 ・・・Ｎ−１ ただし、 ｕ−Ｑのとき ｃ （ｕ）＝１／へ２Ｕ≠１のとき
ｃ （ｕ） ＝１ また、逆変換は、 ｆ （ｊ） 一ΣＣ （ｕ） Ｆ （ｕ）’ｃｏｓ ［（２
ｊ＋１）ｕπ／２Ｎ］ ｊ＝０ 、 ］ 、 ・・・ Ｎ＋１で定義される。
π／２Ｎ］と＋Ｏ ｕ＝０ 、 ］ 、 ・・・Ｎ−１ ただし、 ｕ−Ｑのとき ｃ （ｕ）＝１／へ２Ｕ≠１のとき
ｃ （ｕ） ＝１ また、逆変換は、 ｆ （ｊ） 一ΣＣ （ｕ） Ｆ （ｕ）’ｃｏｓ ［（２
ｊ＋１）ｕπ／２Ｎ］ ｊ＝０ 、 ］ 、 ・・・ Ｎ＋１で定義される。
つまり、ＤＣＴは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数たけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ （０） ：直流 Ｆ （］）：ｃｏＳ［（２ｊ＋１）π／２Ｎ］Ｆ （
２） ： ｃｏｓ ［ （２ｊ ＋ １）
２ｙｒ／２Ｎコで表現される。ここで、Ｎ−８の場合
には、第９図に示すようになる。
入力サンプル数と同じ数たけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ （０） ：直流 Ｆ （］）：ｃｏＳ［（２ｊ＋１）π／２Ｎ］Ｆ （
２） ： ｃｏｓ ［ （２ｊ ＋ １）
２ｙｒ／２Ｎコで表現される。ここで、Ｎ−８の場合
には、第９図に示すようになる。
このような直交変換を画像に対して施すことにより、エ
ネルギーか集中し、そのエネルギーの多い成分だけを符
号化することで、画像データの圧縮か行なわれるように
なる。
ネルギーか集中し、そのエネルギーの多い成分だけを符
号化することで、画像データの圧縮か行なわれるように
なる。
ところで、このようなＤＣＴを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッザーでは、処理に相当な時間がかかってしまい、
現実的でない。
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッザーでは、処理に相当な時間がかかってしまい、
現実的でない。
そこで、ＤＣＴの演算を効率よく実行するため、参考文
献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮＳ．ＶＯＬ．ＣＯＭ−２５、ＮＯ
、］１、ＮＯＶＥＭＢＥＲ１９７７（Ａｄａｐｔｉｖｅ
Ｃｏｄｉｎｇｏｆ Ｍｏｎｏｃｈｒｏｍｅ ａ
ｎｄＣｏｌｏｒ Ｉｍａｇｅ，ＷＥＮ−ＨＳＩＵＮＧ
ＣＨＥＮ，Ｃ，ＨＡＲＲＩＳＯＮ ＳＭＴＴＨ）に開
示されているＤＣＴフローグラフか考えられている。第
１０図は、このようなＤＣＴフローグラフの一例を示す
もので、ここでは、８次ＤＣＴフローグラフを示してい
る。そして、このようなグラフを用いての演算処理は、
ＤＣＴの場合は左から右方向に演算を実行し、逆ＤＣＴ
の場合は右から左方向に演算を実行するようになる。
献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＯＮ ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮＳ．ＶＯＬ．ＣＯＭ−２５、ＮＯ
、］１、ＮＯＶＥＭＢＥＲ１９７７（Ａｄａｐｔｉｖｅ
Ｃｏｄｉｎｇｏｆ Ｍｏｎｏｃｈｒｏｍｅ ａ
ｎｄＣｏｌｏｒ Ｉｍａｇｅ，ＷＥＮ−ＨＳＩＵＮＧ
ＣＨＥＮ，Ｃ，ＨＡＲＲＩＳＯＮ ＳＭＴＴＨ）に開
示されているＤＣＴフローグラフか考えられている。第
１０図は、このようなＤＣＴフローグラフの一例を示す
もので、ここでは、８次ＤＣＴフローグラフを示してい
る。そして、このようなグラフを用いての演算処理は、
ＤＣＴの場合は左から右方向に演算を実行し、逆ＤＣＴ
の場合は右から左方向に演算を実行するようになる。
ところで、このようなフローグラフを利用してＤＣＴ演
算を実行するものでは、画像データを記憶した記憶手段
より配列順に読出したデータに対してＤＣＴ演算を実行
すると、この演算結果デ夕を元の記憶手段に戻して書込
むようにしている。
算を実行するものでは、画像データを記憶した記憶手段
より配列順に読出したデータに対してＤＣＴ演算を実行
すると、この演算結果デ夕を元の記憶手段に戻して書込
むようにしている。
［発明が解決しようとする課題］
ところが、このようなＤＣＴ演算を実行すると、例えば
、８×８のブロック化された画像データの場合、第１１
図（ａ）に示すような状態で格納されたデータを配列順
（００、Ｏｆ， ０２、・・・）に読出し、これをＤＣ
Ｔ演算処理した後に元の記憶手段に戻し書込むようにす
ると、同図（ｂ）に示すように各データを格納するアド
レスが全く一致しなくなる。このため、従来では、ＤＣ
Ｔ演算後に記憶手段より演算結果データを最初の配列順
で読出そうとするには、データ配列を第１１図（ａ）の
状態に並べ換える必要があるが、これには特別にアドレ
ス発生回路を用意してリードアドレスおよびライトアド
レスを発生し、データの入替えを行なうようにしなけれ
ばならず、その分回路構成が複雑になるだけでなく、こ
のだめの処理時間も必要になるなど、効率のよい処理が
望めない欠点があった。
、８×８のブロック化された画像データの場合、第１１
図（ａ）に示すような状態で格納されたデータを配列順
（００、Ｏｆ， ０２、・・・）に読出し、これをＤＣ
Ｔ演算処理した後に元の記憶手段に戻し書込むようにす
ると、同図（ｂ）に示すように各データを格納するアド
レスが全く一致しなくなる。このため、従来では、ＤＣ
Ｔ演算後に記憶手段より演算結果データを最初の配列順
で読出そうとするには、データ配列を第１１図（ａ）の
状態に並べ換える必要があるが、これには特別にアドレ
ス発生回路を用意してリードアドレスおよびライトアド
レスを発生し、データの入替えを行なうようにしなけれ
ばならず、その分回路構成が複雑になるだけでなく、こ
のだめの処理時間も必要になるなど、効率のよい処理が
望めない欠点があった。
本発明は上記事情に鑑みてなされたもので、ＤＣＴ演算
処理後のデータ並べ換えを行なうことなく最初のデータ
配列順に演算結果データを読出すことができる、効率の
よい処理か可能なディスクリートコサイン演算装置を提
供することを目的とする。
処理後のデータ並べ換えを行なうことなく最初のデータ
配列順に演算結果データを読出すことができる、効率の
よい処理か可能なディスクリートコサイン演算装置を提
供することを目的とする。
［課題を解決するための手段］
本発明は、データ記憶手段より読出されるデ夕に対しＤ
ＣＴ演算を実行するとともに、この演算結果データを上
記データ記憶手段に書込むもので、データ読出し時の入
力アドレスと異なるアドレスに上記演算結果データか書
込まれるようなディスクリートコサイン演算装置におい
て、アドレス変換手段を設けて、上記データ読出し時の
入力アドレスと同一の入力アドレスに対して七記デタ記
憶手段に書込まれた演算結果データを−１二記デタ読出
し時の入力アドレス順で読出すアドレスを生成するよう
になっている。
ＣＴ演算を実行するとともに、この演算結果データを上
記データ記憶手段に書込むもので、データ読出し時の入
力アドレスと異なるアドレスに上記演算結果データか書
込まれるようなディスクリートコサイン演算装置におい
て、アドレス変換手段を設けて、上記データ読出し時の
入力アドレスと同一の入力アドレスに対して七記デタ記
憶手段に書込まれた演算結果データを−１二記デタ読出
し時の入力アドレス順で読出すアドレスを生成するよう
になっている。
［作用コ
コノ結果、ＤＣＴ演算処理後のデータ並べ換えを行なう
ことなくデータ入力時と同一アドレスを与えることで、
ＤＣＴ処理後のデータも最初のデタ配列順で読出すこと
ができる。
ことなくデータ入力時と同一アドレスを与えることで、
ＤＣＴ処理後のデータも最初のデタ配列順で読出すこと
ができる。
［実施例］
以下、本発明の一実施例を図面にしたかい説明する。
第１図は、同実施例の主回路の回路構成を示すものであ
る。図において、１は外部インターフェス回路で、この
外部インターフェース回路１は図示しないＣＰＵからの
制御信号ＣＰ（１０：１２）でアドレスされるコマンド
レジスタを有し、内部動作／外部動作、ＤＣＴ／逆ＤＣ
Ｔ，ＲＥＡＤ／ＷＲＩＴＥ，Ｙ／Ｂ−Ｙ−Ｒ−Ｙなどの
切替え指定を行なうとともに、フラグＥＸＥＣをセッ１
・シてシステム全体の制御を行なう。また、２次元ＤＣ
Ｔの演算または量子化中はＮＢＵＳＹ信号を外部に出力
する機能を有している。２はタイミングジエネレー夕で
、このタイミングジェネレータ２はシステムを動作させ
るための基本タイミングクロックを発生する。３は１０
ビットのシンクロナスカウンタで、このカウンタ３はタ
イミングジエネレータ２からのクロックＰ３をカウント
シ、後述するシーケンサメモリ６のアドレスを指定する
ようにしている。ここで、シンクロナスカウンタ３は、
第３図に示すように構成している。
る。図において、１は外部インターフェス回路で、この
外部インターフェース回路１は図示しないＣＰＵからの
制御信号ＣＰ（１０：１２）でアドレスされるコマンド
レジスタを有し、内部動作／外部動作、ＤＣＴ／逆ＤＣ
Ｔ，ＲＥＡＤ／ＷＲＩＴＥ，Ｙ／Ｂ−Ｙ−Ｒ−Ｙなどの
切替え指定を行なうとともに、フラグＥＸＥＣをセッ１
・シてシステム全体の制御を行なう。また、２次元ＤＣ
Ｔの演算または量子化中はＮＢＵＳＹ信号を外部に出力
する機能を有している。２はタイミングジエネレー夕で
、このタイミングジェネレータ２はシステムを動作させ
るための基本タイミングクロックを発生する。３は１０
ビットのシンクロナスカウンタで、このカウンタ３はタ
イミングジエネレータ２からのクロックＰ３をカウント
シ、後述するシーケンサメモリ６のアドレスを指定する
ようにしている。ここで、シンクロナスカウンタ３は、
第３図に示すように構成している。
３１はオア回路で、このオア回路３１の一方の入力端子
にインバータ３２を介して後述するシーケンスメモリ６
にＤＣＴ変換の制御プログラムとともに書込まれるエン
ドマーク信号ＬＮＥＮＤが与えられ、他方の入力端子に
後述するカウンタ８のカウント内容ＣＴ （０）〜ＣＴ
（３）が入力されるナンドロ路３３の出力が与えられ
る。このオア回路３１の出力はアンド回路３４の一方の
入力端子に与えられる。このアンド回路３４の他方の入
力端子には外部インターフェース１からのフラグＥＸＥ
Ｃ出力が与えられる。アンド回路３４の出力はフリップ
フロップ３５のＤ端子に与えられる。
にインバータ３２を介して後述するシーケンスメモリ６
にＤＣＴ変換の制御プログラムとともに書込まれるエン
ドマーク信号ＬＮＥＮＤが与えられ、他方の入力端子に
後述するカウンタ８のカウント内容ＣＴ （０）〜ＣＴ
（３）が入力されるナンドロ路３３の出力が与えられ
る。このオア回路３１の出力はアンド回路３４の一方の
入力端子に与えられる。このアンド回路３４の他方の入
力端子には外部インターフェース１からのフラグＥＸＥ
Ｃ出力が与えられる。アンド回路３４の出力はフリップ
フロップ３５のＤ端子に与えられる。
このフリップフロツプ３５のＱ端子からの出力はフリッ
プフロップ３６のＤ端子、ノア回路３７の一方の入力端
子およびアンド回路３８の一方の入力端子に与えられ、
Ｑ端子からの出力はナント回路３つの一方の入力端子に
与えられる。さらに、フリップフロップ３６のＱ端子か
らの出力は、ノア回路３７の他方の入力端子に与えられ
、Ｑ端子からの出力はナント回路３９の他方の入力端子
にり．えられる。ノア回路３７からは、ビジイ信号ＮＢ
ＵＳＹか出力される。また、アンド回路３８の他方の入
力端子には、タイミングジエネレータ２からのクロック
Ｐ３が与えられ、このクロックＰ３をカウンタ４０に対
して出力するようにしている。さらにナンド回路３９の
出力は、ナンド回路４１の一方の入力端子に与えられる
。このナンド回路４１の他方の入力端子には、ライトイ
ネーブル信号ＷＥがり、えられ、その出力端子よりＮＷ
Ｅ信号か出力される。カウンタ４０は、３個の４ビッ１
・パイナリカウンタ４０１、４０２、４０３からなるも
ので、アンド回路３８より与えられるクロックＰ３をカ
ウントしてシーケンスメモリ６のデータを読出すための
ＩＡ（０）〜ＩＡ（９）のアドレス信号を出力するよう
になっている。なお、リセッ１・信号ＲＥＳＥＴは、イ
ンバタ４２を介してフリップフロップ３５．３６のＣＬ
Ｒ端子、カウンタ４０を構成するパイナリカウンタ４０
１、４０２、４０３のＣＬＲ端子に与えられ、エンドマ
ーク信号ＬＮＥＮＤは、インバタ３２を介してパイナリ
カウンタ４０１、４０２、４０３のＬＤ端子に与えられ
る。さらにタイミング信号ＡＲＣＫはフリップフロツプ
３５、３６のＣＫ端子に与えられる。
プフロップ３６のＤ端子、ノア回路３７の一方の入力端
子およびアンド回路３８の一方の入力端子に与えられ、
Ｑ端子からの出力はナント回路３つの一方の入力端子に
与えられる。さらに、フリップフロップ３６のＱ端子か
らの出力は、ノア回路３７の他方の入力端子に与えられ
、Ｑ端子からの出力はナント回路３９の他方の入力端子
にり．えられる。ノア回路３７からは、ビジイ信号ＮＢ
ＵＳＹか出力される。また、アンド回路３８の他方の入
力端子には、タイミングジエネレータ２からのクロック
Ｐ３が与えられ、このクロックＰ３をカウンタ４０に対
して出力するようにしている。さらにナンド回路３９の
出力は、ナンド回路４１の一方の入力端子に与えられる
。このナンド回路４１の他方の入力端子には、ライトイ
ネーブル信号ＷＥがり、えられ、その出力端子よりＮＷ
Ｅ信号か出力される。カウンタ４０は、３個の４ビッ１
・パイナリカウンタ４０１、４０２、４０３からなるも
ので、アンド回路３８より与えられるクロックＰ３をカ
ウントしてシーケンスメモリ６のデータを読出すための
ＩＡ（０）〜ＩＡ（９）のアドレス信号を出力するよう
になっている。なお、リセッ１・信号ＲＥＳＥＴは、イ
ンバタ４２を介してフリップフロップ３５．３６のＣＬ
Ｒ端子、カウンタ４０を構成するパイナリカウンタ４０
１、４０２、４０３のＣＬＲ端子に与えられ、エンドマ
ーク信号ＬＮＥＮＤは、インバタ３２を介してパイナリ
カウンタ４０１、４０２、４０３のＬＤ端子に与えられ
る。さらにタイミング信号ＡＲＣＫはフリップフロツプ
３５、３６のＣＫ端子に与えられる。
第１図に戻って、４、５、］１は２ｔｏ］のマルチプレ
クサで、このうちマルチプレクサ４が１ビット、マルチ
プレクサ５および］１が共に１０ビットの幅を有してい
る。これらマルチプレクサ４、５、］］はＣＰＵからの
制御信号ＣＰＵがｒＬＪ レベルのときＡ側入力、「Ｈ
」レヘルのときＢ側入力を選択するものである。この場
合、マルチプレクサ４はタイミングシェネレータ２また
はＣＰＵからのライトイネーブル信号ＮＣＷＥ，マルチ
プレクサ５はシンクロナスカウンタ３からのアドレス信
号ＩＡ（０：９）またはＣＰＵからのアドレス信号ＣＰ
（０：９）、マルチプレクサ］］はアドレス変換回路］
０の出力またはアドレス変換部２３を介したＣＰＵから
のアドレス信号（０ ： ９）を選択するようになって
いる。ここで、アドレス変換部２３は、ＣＰＵより後述
するデュアルボートメモリ１２に記憶されたデータを読
出す際の入力アドレスを変換するもので、具体的には第
４図に示すように構成している。５１は２ｔｏｌのマル
チプレクサで、このマルチプレクサ５１は、ＣＰＵから
の制御信号ＣＰＵとともに与えられる制御信号ＴＲＦＤ
により制御され、この制御信号ＴＲＦＤがｒＬＪレベル
のときＡ側入力、ＤＣＴ処理の後に制御信号ＴＲＦＤが
ｒＨＪレベルになるときＢ側入力を選択するようになっ
ている。この場合、マルチプレクサ５１のＡ側入力端に
は、ＣＰＵからのアドレス信号ＣＰ（０：９）か直接与
えられ、Ｂ側入力端には、ＲＯＭ５２、５３からの読出
しデータが与えられる。ここて、ＲＯＭ５２、５３は第
５図に示すようなテーブルが書込まれたもので、このう
ちＲＯＭ５２は、ＣＰＵからのアドレス信号ＣＰ（０：
９）のうちＣＰ（Ｃｌ４）に対応するデータＤ（０：４
）をデュアルポ−１・メモリ１２の行方向のアドレス信
号として出力し、ＲＯＭ５３は、ＣＰＵからのアドレス
信号ＣＰ（０：９）のＣＰ（５：９）に対応するデータ
Ｄ（０：４）をデュアルボ−１・メモリ１２の列方向の
アドレス信号として出力するようになっている。この場
合、第５図に示ずテブルは、アドレス「０」に対してデ
ータ「０」、アドレス「１」に対してデータ「７」、ア
ドレス「２」に対してデータ「３」、アドレス「３」に
対してデータ「５」、アドレス「４」に対してデータ「
１」、アドレス「５」に対してデータ「６」、アドレス
「６」に対してデータ「２」、アドレス「７」に対して
データ「４」が読出されるようになっている。
クサで、このうちマルチプレクサ４が１ビット、マルチ
プレクサ５および］１が共に１０ビットの幅を有してい
る。これらマルチプレクサ４、５、］］はＣＰＵからの
制御信号ＣＰＵがｒＬＪ レベルのときＡ側入力、「Ｈ
」レヘルのときＢ側入力を選択するものである。この場
合、マルチプレクサ４はタイミングシェネレータ２また
はＣＰＵからのライトイネーブル信号ＮＣＷＥ，マルチ
プレクサ５はシンクロナスカウンタ３からのアドレス信
号ＩＡ（０：９）またはＣＰＵからのアドレス信号ＣＰ
（０：９）、マルチプレクサ］］はアドレス変換回路］
０の出力またはアドレス変換部２３を介したＣＰＵから
のアドレス信号（０ ： ９）を選択するようになって
いる。ここで、アドレス変換部２３は、ＣＰＵより後述
するデュアルボートメモリ１２に記憶されたデータを読
出す際の入力アドレスを変換するもので、具体的には第
４図に示すように構成している。５１は２ｔｏｌのマル
チプレクサで、このマルチプレクサ５１は、ＣＰＵから
の制御信号ＣＰＵとともに与えられる制御信号ＴＲＦＤ
により制御され、この制御信号ＴＲＦＤがｒＬＪレベル
のときＡ側入力、ＤＣＴ処理の後に制御信号ＴＲＦＤが
ｒＨＪレベルになるときＢ側入力を選択するようになっ
ている。この場合、マルチプレクサ５１のＡ側入力端に
は、ＣＰＵからのアドレス信号ＣＰ（０：９）か直接与
えられ、Ｂ側入力端には、ＲＯＭ５２、５３からの読出
しデータが与えられる。ここて、ＲＯＭ５２、５３は第
５図に示すようなテーブルが書込まれたもので、このう
ちＲＯＭ５２は、ＣＰＵからのアドレス信号ＣＰ（０：
９）のうちＣＰ（Ｃｌ４）に対応するデータＤ（０：４
）をデュアルポ−１・メモリ１２の行方向のアドレス信
号として出力し、ＲＯＭ５３は、ＣＰＵからのアドレス
信号ＣＰ（０：９）のＣＰ（５：９）に対応するデータ
Ｄ（０：４）をデュアルボ−１・メモリ１２の列方向の
アドレス信号として出力するようになっている。この場
合、第５図に示ずテブルは、アドレス「０」に対してデ
ータ「０」、アドレス「１」に対してデータ「７」、ア
ドレス「２」に対してデータ「３」、アドレス「３」に
対してデータ「５」、アドレス「４」に対してデータ「
１」、アドレス「５」に対してデータ「６」、アドレス
「６」に対してデータ「２」、アドレス「７」に対して
データ「４」が読出されるようになっている。
６はシーケンスメモリで、このメモリ６は外部インター
フェース回路１より与えられるＤＣＴまたは逆ＤＣＴの
演算に必要な各種の制御データを１ステップごとにプロ
グラムとしてストアするとともに、所定ステップにエン
ドマーク信号ＬＮＥＮＤか書込まれている。この場合、
ＤＣＴおよび逆ＤＣＴに必要な制御データは異なる領域
、ここでは下位エリアにＤＣＴプログラム、上位エリア
に逆ＤＣＴプログラムをストアし、外部インターフェー
ス１の領域指定信号ＤＣＴ ＩによりＤＣＴ，逆ＤＣＴ
のいずれかのプログラムを指定し、読出すようになって
いる。ここで、シーケンスメモリ６は、書換え可能な４
０ビットＸ２ＫのＲＡＭで構成され、ＤＣＴまたは逆Ｄ
ＣＴの演算に必要な制御信号に対して最大１０２４ステ
ップまでのプログラムを動作できるようにしている。
フェース回路１より与えられるＤＣＴまたは逆ＤＣＴの
演算に必要な各種の制御データを１ステップごとにプロ
グラムとしてストアするとともに、所定ステップにエン
ドマーク信号ＬＮＥＮＤか書込まれている。この場合、
ＤＣＴおよび逆ＤＣＴに必要な制御データは異なる領域
、ここでは下位エリアにＤＣＴプログラム、上位エリア
に逆ＤＣＴプログラムをストアし、外部インターフェー
ス１の領域指定信号ＤＣＴ ＩによりＤＣＴ，逆ＤＣＴ
のいずれかのプログラムを指定し、読出すようになって
いる。ここで、シーケンスメモリ６は、書換え可能な４
０ビットＸ２ＫのＲＡＭで構成され、ＤＣＴまたは逆Ｄ
ＣＴの演算に必要な制御信号に対して最大１０２４ステ
ップまでのプログラムを動作できるようにしている。
第６図はシーケンスメモリ６の構成図を示すもので、３
ビットをデュアルポートメモリ１２のＡ領域のリードア
ドレスＡＲ（０：２）、３ビットを同メモリ１２のＡ領
域のライトアドレスＡＷ （０２）、３ビットを同メモ
リ１２のＢ領域のリードアドレスＢＲ（０：２） ３
ビッ１・を同メモリ］２のＢ領域のライトアドレスＢＷ
（０ ： ２）、５ビットをシフタ１７のコントロー
ルＳＡ（０：４） ］ビッ１・を加減算器１９のコント
ロールＡＳＡ，２ビットをフリップフロップ１３、］４
のラッチモードＡＭ（０：１．）、５ビッ１・をシフタ
１８のコントロールＳＢ（０：４）、１ビッｌ・を加減
算器２０のコン１・ロールＡＳＢ，２ビッ１・をフリッ
プフロップ１５、］６のラッチモードＢＭ（０：ｌ．）
、１ビットを演算系統Ａのスル／ループ切替ＡＴＬ，１
ビットを演算系統Ｂのスルー／ループ切替ＢＴＬ，１ビ
ットをクロス／パラレル切替ＣＰ，１ビットをシーケン
ザエンドマークＬＮＥＮＤ，２ビッ１・を演算系統Ａの
量子化データＡＮ （０ ： １） 、２ビットを演算
系統Ｂの量子化データＢＮ（０：１）、１ビッｌ・を量
子化コントロールＣＯＭＰに利用している。
ビットをデュアルポートメモリ１２のＡ領域のリードア
ドレスＡＲ（０：２）、３ビットを同メモリ１２のＡ領
域のライトアドレスＡＷ （０２）、３ビットを同メモ
リ１２のＢ領域のリードアドレスＢＲ（０：２） ３
ビッ１・を同メモリ］２のＢ領域のライトアドレスＢＷ
（０ ： ２）、５ビットをシフタ１７のコントロー
ルＳＡ（０：４） ］ビッ１・を加減算器１９のコント
ロールＡＳＡ，２ビットをフリップフロップ１３、］４
のラッチモードＡＭ（０：１．）、５ビッ１・をシフタ
１８のコントロールＳＢ（０：４）、１ビッｌ・を加減
算器２０のコン１・ロールＡＳＢ，２ビッ１・をフリッ
プフロップ１５、］６のラッチモードＢＭ（０：ｌ．）
、１ビットを演算系統Ａのスル／ループ切替ＡＴＬ，１
ビットを演算系統Ｂのスルー／ループ切替ＢＴＬ，１ビ
ットをクロス／パラレル切替ＣＰ，１ビットをシーケン
ザエンドマークＬＮＥＮＤ，２ビッ１・を演算系統Ａの
量子化データＡＮ （０ ： １） 、２ビットを演算
系統Ｂの量子化データＢＮ（０：１）、１ビッｌ・を量
子化コントロールＣＯＭＰに利用している。
そして、シーケンスメモリ６の各種の制御信号は、タイ
ミングジェネレータ２からのクロックＰ３の反転信号Ｎ
Ｐ３の立上がりエッチでフリップフロップ７に一時ラッ
チされたのち、出力される。 ここで、フリップフロッ
プ７にラッチされるエンドマーク信号ＬＮＥＮＤは、イ
ンバータ２４を介してカウンタ８に与えられる。この場
合、］４ カウンタ８はエントマ−ク信号ＬＮＥＮＤの立下りをカ
ウン１・する４ビットのもので、８×８のサフブロック
化された画像データに対して０〜７ ＩＩで１次の行演
算を８〜Ｆ ＩＩで２次の列演算を行なイっせるように
している。また、フリップフロップ７に記憶されるリー
ドアドレスＡＲ （０ ： ２）、ライ１・アトレスＡ
Ｗ （０ ： ２）はアドレス変換回路９に、リードア
ドレスＢＲ （０ ： ２） 、ライトアドレスＢＷ
（０ ： ２）はアドレス変換回路１ｏに夫々与えられ
る。アドレス変換回路９は、フリップフロップ７からの
リードアドレスＡＲ（０：２）、ライトアドレスＡＷ
（０ ： ２）とカウンタ８のカウン１・値からデュア
ルボ−１・メモリ１２のＡ領域のアドレス信号Ａ （０
： ９）を出力し、アドレス変換回路１０は、フリッ
プフロップ７からのリードアドレスＢＲ（０：２）、ラ
イトアドレスＢＷ （０ ： ２）とカウンタ８のカウ
ント値からデュアルポートメモリ１２のＢ領域のアドレ
ス信号Ｂ（０：９）を出力するようになっている。
ミングジェネレータ２からのクロックＰ３の反転信号Ｎ
Ｐ３の立上がりエッチでフリップフロップ７に一時ラッ
チされたのち、出力される。 ここで、フリップフロッ
プ７にラッチされるエンドマーク信号ＬＮＥＮＤは、イ
ンバータ２４を介してカウンタ８に与えられる。この場
合、］４ カウンタ８はエントマ−ク信号ＬＮＥＮＤの立下りをカ
ウン１・する４ビットのもので、８×８のサフブロック
化された画像データに対して０〜７ ＩＩで１次の行演
算を８〜Ｆ ＩＩで２次の列演算を行なイっせるように
している。また、フリップフロップ７に記憶されるリー
ドアドレスＡＲ （０ ： ２）、ライ１・アトレスＡ
Ｗ （０ ： ２）はアドレス変換回路９に、リードア
ドレスＢＲ （０ ： ２） 、ライトアドレスＢＷ
（０ ： ２）はアドレス変換回路１ｏに夫々与えられ
る。アドレス変換回路９は、フリップフロップ７からの
リードアドレスＡＲ（０：２）、ライトアドレスＡＷ
（０ ： ２）とカウンタ８のカウン１・値からデュア
ルボ−１・メモリ１２のＡ領域のアドレス信号Ａ （０
： ９）を出力し、アドレス変換回路１０は、フリッ
プフロップ７からのリードアドレスＢＲ（０：２）、ラ
イトアドレスＢＷ （０ ： ２）とカウンタ８のカウ
ント値からデュアルポートメモリ１２のＢ領域のアドレ
ス信号Ｂ（０：９）を出力するようになっている。
デュアルポ−１・メモリ］２は画像データを記憶するも
ので、１６ビットＸ １ ０ ２ ４ワードより構成さ
れている。そして、アドレス変換回路９、１０からのア
ドレス信号Ａ （０：９）、Ｂ （０：９）にしたがっ
て同時に２つのデータＭＡ （０ ：１５） 、ＭＢ
（０ ：１５）について書込み、読出しができるように
なっている。また、このデュアルポートメモリ１２はＤ
ＣＴまたは逆ＤＣＴを行なう場合の入力データおよびそ
の演算結果である出力データの記憶の他に、演算途中の
データを一時的に記憶するワークメモリとしても使用さ
れる。
ので、１６ビットＸ １ ０ ２ ４ワードより構成さ
れている。そして、アドレス変換回路９、１０からのア
ドレス信号Ａ （０：９）、Ｂ （０：９）にしたがっ
て同時に２つのデータＭＡ （０ ：１５） 、ＭＢ
（０ ：１５）について書込み、読出しができるように
なっている。また、このデュアルポートメモリ１２はＤ
ＣＴまたは逆ＤＣＴを行なう場合の入力データおよびそ
の演算結果である出力データの記憶の他に、演算途中の
データを一時的に記憶するワークメモリとしても使用さ
れる。
次に、第２図は同実施例の演算部の回路構成を示すもの
である。この場合、演算部は２つの演算系統Ａ．．Ｂを
有している。
である。この場合、演算部は２つの演算系統Ａ．．Ｂを
有している。
１３、］４は］６ビッ１・のフリップフロップ群で、デ
ュアルボ−１・メモリ１２からの第１のデータＭＡ（０
：１５）をラッチする。また、１５、］６も１６ビッ１
・のフリップフロップ群で、デュアルポートメモリ１２
からの第２のデータＭＢ（０：］．５）をラッチする。
ュアルボ−１・メモリ１２からの第１のデータＭＡ（０
：１５）をラッチする。また、１５、］６も１６ビッ１
・のフリップフロップ群で、デュアルポートメモリ１２
からの第２のデータＭＢ（０：］．５）をラッチする。
ここで、フリップフロップ群１３、］６の動作タイミン
グはタイミング信号ＡＲＣＫ，ＢＲＣＫで行なわれ、フ
リップフロップ群１４、１５の動作タイミングはタイミ
ング信号ＡＲＰＣＫ，ＢＲＰＣＫで行なわれる。
グはタイミング信号ＡＲＣＫ，ＢＲＣＫで行なわれ、フ
リップフロップ群１４、１５の動作タイミングはタイミ
ング信号ＡＲＰＣＫ，ＢＲＰＣＫで行なわれる。
フリップフロップ群１３にラッチされたデータはシフタ
１７に与えられとともに、ゲー｝Ｇｌを介して加減算器
２０の十端子に与えられ、フリップフロップ群１６にラ
ッチされたデータはシフタ１８に与えられとともに、ゲ
ートＧ２を介して加減算器１９の十端子に与えられる。
１７に与えられとともに、ゲー｝Ｇｌを介して加減算器
２０の十端子に与えられ、フリップフロップ群１６にラ
ッチされたデータはシフタ１８に与えられとともに、ゲ
ートＧ２を介して加減算器１９の十端子に与えられる。
また、フリップフロップ群１４にラッチされたデータは
ゲートＧ７を介して加減算器１９の十端子に与えられ、
フリップフロップ群１５にラッチされたデータはゲー｝
Ｇ８を介して加減算器１９の十端子に与えられる。
ゲートＧ７を介して加減算器１９の十端子に与えられ、
フリップフロップ群１５にラッチされたデータはゲー｝
Ｇ８を介して加減算器１９の十端子に与えられる。
また、シフタ１７からの出力は加減算器１９の±端子に
与えられるとともに、ゲー１・Ｇ３を介してデュアルポ
ートメモリ１２に書込まれ、シフタ１８からの出力は加
減算器２０の士端子に与えられるとともに、ゲートＧ４
を介してデュアルポトメモリ１２に書込まれる。加減算
器］９、２０は、４ビットフルアダ−×４とＥＸ−ＯＲ
群で構成され、２つの補数演算を行なうようになってい
る。そして、これら加減算器１つ、２０からの演算結果
はフリップフロツプ２１、２２に各別にラッチされたの
ち、ゲートＧ５、Ｇ６を各別に介してデュアルボ−１・
メモリ１２に書込まれる。ここで、フリップフロップ２
１、２２の動作タイミングはタイミング信号Ａ Ｌ Ｃ
Ｋで行なわれる。
与えられるとともに、ゲー１・Ｇ３を介してデュアルポ
ートメモリ１２に書込まれ、シフタ１８からの出力は加
減算器２０の士端子に与えられるとともに、ゲートＧ４
を介してデュアルポトメモリ１２に書込まれる。加減算
器］９、２０は、４ビットフルアダ−×４とＥＸ−ＯＲ
群で構成され、２つの補数演算を行なうようになってい
る。そして、これら加減算器１つ、２０からの演算結果
はフリップフロツプ２１、２２に各別にラッチされたの
ち、ゲートＧ５、Ｇ６を各別に介してデュアルボ−１・
メモリ１２に書込まれる。ここで、フリップフロップ２
１、２２の動作タイミングはタイミング信号Ａ Ｌ Ｃ
Ｋで行なわれる。
次に、このように構成した実施例の動作を説明する。
この場合、ＣＰＵからの制御信号ＣＰＵが「Ｌ」レベル
でマルチプレクサ４、５はともにＡ入力側が選択される
ようになっている。また、シーケンスメモリ６には既に
下位エリアにＤＣＴプログラムおよび上位エリアに逆Ｄ
ＣＴプログラムかそれぞれロードされていて、この状態
から、いま外部インターフェース１の領域指定信号ＤＣ
Ｔ Ｉによりシーケンスメモリ６の下位エリアのＤＣＴ
プログラムが指定されたものとする。
でマルチプレクサ４、５はともにＡ入力側が選択される
ようになっている。また、シーケンスメモリ６には既に
下位エリアにＤＣＴプログラムおよび上位エリアに逆Ｄ
ＣＴプログラムかそれぞれロードされていて、この状態
から、いま外部インターフェース１の領域指定信号ＤＣ
Ｔ Ｉによりシーケンスメモリ６の下位エリアのＤＣＴ
プログラムが指定されたものとする。
始めに、第３図において、リセット信号ＲＥ Ｓ ＥＴ
により、フリップフロツプ３５、３６およびウンタ４０
かクリアされる。その後、８ビッ１・の画像データを符
号付き１６ビットに拡張したものがＣＰＵからＤＢ（０
：７）を介してデュアルボ−１・メモリ］２に与えられ
る。そして、サブブロック８×８のデータ１６ビット×
６４ケを全て書込んだところで、外部インターフェース
］でフラグＥＸＥＣかセットされる［第７図（ｂ）］。
により、フリップフロツプ３５、３６およびウンタ４０
かクリアされる。その後、８ビッ１・の画像データを符
号付き１６ビットに拡張したものがＣＰＵからＤＢ（０
：７）を介してデュアルボ−１・メモリ］２に与えられ
る。そして、サブブロック８×８のデータ１６ビット×
６４ケを全て書込んだところで、外部インターフェース
］でフラグＥＸＥＣかセットされる［第７図（ｂ）］。
すると、アンド回路３４の出力がｒＨＪレベルになるの
で［第７図（ｋ）］ 、第７図（Ｃ）に示すタイミング
信号Ａ Ｒ Ｃ Ｋの立上がりでフリップフロップ３５
、３６のＱ端子の出力が順にｒＨＪレベルとなり［第７
図（ｄ）（ｅ）］ 、アンド回路３８を介して第７図（
ａ）に示すクロックＰ３がカウンタ４０に供給される［
第７図（ｆ）］。また、これと同時にノア回路３７の出
力が「ＬＪレベルとなり、ＣＰＵに対してビジイ信号Ｎ
ＢＵＳＹか出力される［第７図（ｌ）］。
で［第７図（ｋ）］ 、第７図（Ｃ）に示すタイミング
信号Ａ Ｒ Ｃ Ｋの立上がりでフリップフロップ３５
、３６のＱ端子の出力が順にｒＨＪレベルとなり［第７
図（ｄ）（ｅ）］ 、アンド回路３８を介して第７図（
ａ）に示すクロックＰ３がカウンタ４０に供給される［
第７図（ｆ）］。また、これと同時にノア回路３７の出
力が「ＬＪレベルとなり、ＣＰＵに対してビジイ信号Ｎ
ＢＵＳＹか出力される［第７図（ｌ）］。
また、ナント回路３９の出力がｒＨＪレベルになるので
、第７図（ｊ）に示すライトイネーブル信］９ 号ＷＥがナンド回路４１を介して極性を反転したライト
イネーブル信号ＮＷＥとして出力される［第７図（ｍ）
］。この状態で、カウンタ４０の出力が、シンクロナス
カウンタ３からのアドレス信号ＩＡ（０：９）としてン
ーケンスメモリ６に与えられ制御データが読出され、Ｄ
ＣＴ変換が行なわれる［第７図（ｇ）］。ここで、シー
ケンスメモリ６の３ステップ「Ｉに読出される制御デー
タに第７図（ｈ）に示すようにエンドマーク信号ＬＮＥ
ＮＤが書込まれているとすると、カウンタ４０は、次に
与えられるクロックＰ３の立」二かりでＯがワードされ
、リセットされるとともに、エンドマーク信号ＬＮＥＮ
Ｄの立下りでカウンタ８のカウント内容ＣＴ （０ ：
３）をカウントアップするようになる［第７図（１）
］。この場合、カウンタ８のカウン１・内容ＣＴ （０
： ３）のカウントアンプにより８×８のＤＣＴ変換
か２番１」の行に進む。以下、同様な操作の繰返しによ
り、２次元の最終段（８番目）に達し、ＣＴ（Ｃｌ３）
＝１５になると、エンドマーク信号ＬＮＥＮＤのｒＨＪ
レベルにより、オア回路３１の出力がｒＬＪレベルとな
り、次に与えられるタイミング信号ＡＲＣＫでフリップ
フロップ３５のＱ端子の出力かｒＬＪレベルになるので
、ＡＮＤ回路３８を通してカウンタ４０に与えられるク
ロツクＰ３が停止され、シーケンスメモリ６のデータ読
出しも停止される。また、フリップフロツプ３６により
１タイミング遅れてライトイネーブル信号ＮＷＥも停止
される。
、第７図（ｊ）に示すライトイネーブル信］９ 号ＷＥがナンド回路４１を介して極性を反転したライト
イネーブル信号ＮＷＥとして出力される［第７図（ｍ）
］。この状態で、カウンタ４０の出力が、シンクロナス
カウンタ３からのアドレス信号ＩＡ（０：９）としてン
ーケンスメモリ６に与えられ制御データが読出され、Ｄ
ＣＴ変換が行なわれる［第７図（ｇ）］。ここで、シー
ケンスメモリ６の３ステップ「Ｉに読出される制御デー
タに第７図（ｈ）に示すようにエンドマーク信号ＬＮＥ
ＮＤが書込まれているとすると、カウンタ４０は、次に
与えられるクロックＰ３の立」二かりでＯがワードされ
、リセットされるとともに、エンドマーク信号ＬＮＥＮ
Ｄの立下りでカウンタ８のカウント内容ＣＴ （０ ：
３）をカウントアップするようになる［第７図（１）
］。この場合、カウンタ８のカウン１・内容ＣＴ （０
： ３）のカウントアンプにより８×８のＤＣＴ変換
か２番１」の行に進む。以下、同様な操作の繰返しによ
り、２次元の最終段（８番目）に達し、ＣＴ（Ｃｌ３）
＝１５になると、エンドマーク信号ＬＮＥＮＤのｒＨＪ
レベルにより、オア回路３１の出力がｒＬＪレベルとな
り、次に与えられるタイミング信号ＡＲＣＫでフリップ
フロップ３５のＱ端子の出力かｒＬＪレベルになるので
、ＡＮＤ回路３８を通してカウンタ４０に与えられるク
ロツクＰ３が停止され、シーケンスメモリ６のデータ読
出しも停止される。また、フリップフロツプ３６により
１タイミング遅れてライトイネーブル信号ＮＷＥも停止
される。
次に、演算部での演算タイミングを説明する。
まず、第８図（ａ）に示すタイミングジエネレータ２か
らのクロックＰ３によりシンクロナスカウンタ３より第
８図（Ｃ）に示すシーケンスメモリ６へのアドレス信号
ＩＡ（０：９）が０、１、２・・・の順で出力されると
、シーケンスメモリ６のシケンスデー夕が続出され［第
８図（ｄ）］ 、クロックク信号Ｐ３の立下り信号ＮＰ
３でフリップフロツプ７にラッチされる［第８図（ｅ）
］。この状態は演算の１サイクルの間維持される。
らのクロックＰ３によりシンクロナスカウンタ３より第
８図（Ｃ）に示すシーケンスメモリ６へのアドレス信号
ＩＡ（０：９）が０、１、２・・・の順で出力されると
、シーケンスメモリ６のシケンスデー夕が続出され［第
８図（ｄ）］ 、クロックク信号Ｐ３の立下り信号ＮＰ
３でフリップフロツプ７にラッチされる［第８図（ｅ）
］。この状態は演算の１サイクルの間維持される。
ここで、１ザイクルの前半は第８図（ｆ）に示すように
デュアルポートメモリ１２のリード区間であり、フリッ
プフロップ７にラッチされたりドアドレ，７，ＡＲ （
０ ： ２） 、ＢＲ （０ ： ２） カ７ドレス変
換回路９、］０に与えられ、第１およひ第２のアドレス
信号Ａ （０：９）、Ｂ （０：９）としてデュアルボ
ートメモリコ２に与えられる。
デュアルポートメモリ１２のリード区間であり、フリッ
プフロップ７にラッチされたりドアドレ，７，ＡＲ （
０ ： ２） 、ＢＲ （０ ： ２） カ７ドレス変
換回路９、］０に与えられ、第１およひ第２のアドレス
信号Ａ （０：９）、Ｂ （０：９）としてデュアルボ
ートメモリコ２に与えられる。
これにより、対応するアドレスのデータＭＡ（ｏ：１５
）、ＭＢ（０：］５）が２つ同時ニリードされ、第８図
（ｇ）に示すタイミング信号Ａ Ｒ Ｃ Ｋ ，ＢＲＣ
Ｋのタイミングで、フリップフロップ１３、１６にラッ
チされ、その後、加減算器１９、２ｏでの所定の演算か
実行される［第８図（１）］。
）、ＭＢ（０：］５）が２つ同時ニリードされ、第８図
（ｇ）に示すタイミング信号Ａ Ｒ Ｃ Ｋ ，ＢＲＣ
Ｋのタイミングで、フリップフロップ１３、１６にラッ
チされ、その後、加減算器１９、２ｏでの所定の演算か
実行される［第８図（１）］。
ここで、フリップフロツプ７がらのクロスパラレル切替
ｃｐがｒＨＪレヘルの場合、ゲー１・Ｇ１、Ｇ２が閉じ
、ゲー１−Ｇ７、Ｇ８が開いて、フリップフロツブ１３
にラッチされたデータはシフタ１７を介して加減算器］
９の士端子に与えられるとともに、ゲー１・Ｇ１を介し
て加減算器２ｏの＋端子に与えられ、フリップフロップ
１６にラッチされたデータはンフタ１８を介して加減算
器２ｏの±端子に与えられるとともに、ゲートＧ２を介
して加減算器１９の十端子に与えられ、また、クロスパ
ラレル切替ＣＰかｒＬＪ レベルの場合には、ケーｈＧ
ｌ、Ｇ２が開き、ゲートＧ７ 、Ｇ８が閉して、フリッ
プフロップ］３にラッチされたデタはンフタ１７を介し
て加減算器１９の士端子に与えられ、リップフロップ１
４にラッチされたデタは加減算器１つの十端子に与えら
れ、フリップフロップ］６にラッチされたデータはンフ
タ１８を介して加減算器２０の士端子に与えられ、フリ
ップフロップ１５にラッチされたデータは加減算器２０
の十端子に与えられるようになり、所定の演算が実行さ
れる。そして、各加減算器１９、２０での演算が実行さ
れると、第８図（ｆ）に示す後半のライ｝・区間となり
、第８図（ｈ）に示すＡＬＣタイミングでデュアルポー
トメモリ１２のＡ．Ｗ（０：２）、ＢＷ（０：２）でア
ドレスされる番地に書込まれる。なお、ス１（のタイミ
ングで演算結果かフリップフロップ２］、２２にラッチ
され、第８図（ｊ）に示すライトイネーブル信号ＮＷＥ
の立」二がりルーループ切替ＡＴＬ，ＢＴＬがｒＨＪレ
ベルになって、ゲー１−Ｇ３、Ｇ４か開かれるスルーモ
ードの場合は、シフタ１７、１８でシフｌ・された結果
は、そのままデュアルボ−１・メモリ１２に書込まれる
ようになる。
ｃｐがｒＨＪレヘルの場合、ゲー１・Ｇ１、Ｇ２が閉じ
、ゲー１−Ｇ７、Ｇ８が開いて、フリップフロツブ１３
にラッチされたデータはシフタ１７を介して加減算器］
９の士端子に与えられるとともに、ゲー１・Ｇ１を介し
て加減算器２ｏの＋端子に与えられ、フリップフロップ
１６にラッチされたデータはンフタ１８を介して加減算
器２ｏの±端子に与えられるとともに、ゲートＧ２を介
して加減算器１９の十端子に与えられ、また、クロスパ
ラレル切替ＣＰかｒＬＪ レベルの場合には、ケーｈＧ
ｌ、Ｇ２が開き、ゲートＧ７ 、Ｇ８が閉して、フリッ
プフロップ］３にラッチされたデタはンフタ１７を介し
て加減算器１９の士端子に与えられ、リップフロップ１
４にラッチされたデタは加減算器１つの十端子に与えら
れ、フリップフロップ］６にラッチされたデータはンフ
タ１８を介して加減算器２０の士端子に与えられ、フリ
ップフロップ１５にラッチされたデータは加減算器２０
の十端子に与えられるようになり、所定の演算が実行さ
れる。そして、各加減算器１９、２０での演算が実行さ
れると、第８図（ｆ）に示す後半のライ｝・区間となり
、第８図（ｈ）に示すＡＬＣタイミングでデュアルポー
トメモリ１２のＡ．Ｗ（０：２）、ＢＷ（０：２）でア
ドレスされる番地に書込まれる。なお、ス１（のタイミ
ングで演算結果かフリップフロップ２］、２２にラッチ
され、第８図（ｊ）に示すライトイネーブル信号ＮＷＥ
の立」二がりルーループ切替ＡＴＬ，ＢＴＬがｒＨＪレ
ベルになって、ゲー１−Ｇ３、Ｇ４か開かれるスルーモ
ードの場合は、シフタ１７、１８でシフｌ・された結果
は、そのままデュアルボ−１・メモリ１２に書込まれる
ようになる。
次に、このようなＤＣＴ変換によりデュアルポートメモ
リ］２に格納されたＤＣＴ演算後のデタを読出す場合を
説明する。この場合、予めデュアルポートメモリ１２に
格納された第］１図（ａ）に示す８×８のブロック化さ
れた入力データが配列順（００、０１、０２、・・・）
に読出されて」二連したＤＣＴ演算が実行され、再びデ
ュアルポ−１・メモリ１２に書込まれた結果、同図（ｂ
）に示すように入力データの書込みアドレスと全く一致
しないアドレスに演算後データか格納されたものとする
。
リ］２に格納されたＤＣＴ演算後のデタを読出す場合を
説明する。この場合、予めデュアルポートメモリ１２に
格納された第］１図（ａ）に示す８×８のブロック化さ
れた入力データが配列順（００、０１、０２、・・・）
に読出されて」二連したＤＣＴ演算が実行され、再びデ
ュアルポ−１・メモリ１２に書込まれた結果、同図（ｂ
）に示すように入力データの書込みアドレスと全く一致
しないアドレスに演算後データか格納されたものとする
。
この状態で、制御信ＱＴＲＦＤが「Ｈ」レベルになると
、アドレス変換部２３のマルチプレクサ５１はＢ側入力
を選択するようになる。そして、ＣＰＵからのアドレス
信号ＣＰ（０：９）かＲＯＭ５２、５３に与えられると
、ＲＯＭ５２よりアドレス信号ＣＰ（０：４）に対応す
るデータＤ（０：４）かデュアルボートメモリ１２の行
方向のアドレス信号として出力され、また、ＲＯＭ５３
よりアドレス信号ＣＰ（５：９）に対応するデータＤ（
０：４）がデュアルポ−１・メモリ１２の列方向のアド
レス信号として出力される。この場合、第１１図（ｂ）
に示すＤＣＴ処理後のデタを「ＯＯ」、「０］」、「０
２」、・・・の順番で読出すには、ＣＰＵからのアドレ
ス信号ＣＰ（０ ： ９）として、第１１図（ａ）に示
すＤＣＴ処理前のデータをｒ００Ｊ、「０１」、「０２
」、の順番で読出すのと同じアドレス信号を与えるよう
にする。まず、アドレス信号ＣＰ（０：４）としてｒｏ
ｏｏｏゴ、アドレス信号ＣＰ（５：９）としてｒ０ ０
０ ０Ｊが与えられると、ＲＯＭ５２のテーブルによ
りデータＤ（０：４）としてｒ００００Ｊ 、ＲＯＭ５
３のテーブルによりデタＤ（０：４）としてｒ０ ０
０ ０Ｊがそれぞれデュアルポ−１・メモリ１２の行お
よび列アトレスとして出力され、同デュアルボ−１・メ
モリ１２の該当アドレスよりデータ「００」が読出され
る。
、アドレス変換部２３のマルチプレクサ５１はＢ側入力
を選択するようになる。そして、ＣＰＵからのアドレス
信号ＣＰ（０：９）かＲＯＭ５２、５３に与えられると
、ＲＯＭ５２よりアドレス信号ＣＰ（０：４）に対応す
るデータＤ（０：４）かデュアルボートメモリ１２の行
方向のアドレス信号として出力され、また、ＲＯＭ５３
よりアドレス信号ＣＰ（５：９）に対応するデータＤ（
０：４）がデュアルポ−１・メモリ１２の列方向のアド
レス信号として出力される。この場合、第１１図（ｂ）
に示すＤＣＴ処理後のデタを「ＯＯ」、「０］」、「０
２」、・・・の順番で読出すには、ＣＰＵからのアドレ
ス信号ＣＰ（０ ： ９）として、第１１図（ａ）に示
すＤＣＴ処理前のデータをｒ００Ｊ、「０１」、「０２
」、の順番で読出すのと同じアドレス信号を与えるよう
にする。まず、アドレス信号ＣＰ（０：４）としてｒｏ
ｏｏｏゴ、アドレス信号ＣＰ（５：９）としてｒ０ ０
０ ０Ｊが与えられると、ＲＯＭ５２のテーブルによ
りデータＤ（０：４）としてｒ００００Ｊ 、ＲＯＭ５
３のテーブルによりデタＤ（０：４）としてｒ０ ０
０ ０Ｊがそれぞれデュアルポ−１・メモリ１２の行お
よび列アトレスとして出力され、同デュアルボ−１・メ
モリ１２の該当アドレスよりデータ「００」が読出され
る。
次いで、アドレス信号ＣＰ（０：４）としてｒ００００
Ｊ、アドレス信号ＣＰ（５：９）としてｒ０ ０ ０
１Ｊが与えられると、ＲＯＭ５２のテーブルによりデー
タＤ（０：４）としてｒｏｏｏＯＪ、ＲＯＭ５３のテー
ブルによりデクＤ（０：４）としてｒ０１１１Ｊかそれ
それデュアルポートメモリ１２の行および列アトレスと
して出力され、同デュアルポ−１・メモリ１２の該当ア
ドレスよりデータ「０１」が読出される。以下、同様に
して、ＣＰＵのアドレス信号（０ ： ９）として、第
１１図（ａ）に示すＤＣＴ処理前のデータを読出すのと
同じアドレスを与えることで、同図（ｂ）に示すＤＣＴ
処理後のデータを「０２」、「０３」、・・・の順番で
読出すことかできるようになる。
Ｊ、アドレス信号ＣＰ（５：９）としてｒ０ ０ ０
１Ｊが与えられると、ＲＯＭ５２のテーブルによりデー
タＤ（０：４）としてｒｏｏｏＯＪ、ＲＯＭ５３のテー
ブルによりデクＤ（０：４）としてｒ０１１１Ｊかそれ
それデュアルポートメモリ１２の行および列アトレスと
して出力され、同デュアルポ−１・メモリ１２の該当ア
ドレスよりデータ「０１」が読出される。以下、同様に
して、ＣＰＵのアドレス信号（０ ： ９）として、第
１１図（ａ）に示すＤＣＴ処理前のデータを読出すのと
同じアドレスを与えることで、同図（ｂ）に示すＤＣＴ
処理後のデータを「０２」、「０３」、・・・の順番で
読出すことかできるようになる。
「発明の効果］
本発明は、データ記憶手段より読出されるデタに対しＤ
ＣＴ演算を実行するとともに、この演算結果データを上
記データ記憶手段に書込むものて、データ読出し時の入
力アドレスと異なるアドレスに上記演算結果データか書
込まれるようなディスクリートコサイン演算装置におい
て、アドレス変換手段を設けて、上記データ読出し時の
入力アドレスと同一の入力アドレスに対して上記デタ記
憶手段に書込まれた演算結果データを上記データ読出し
時の入力アドレス順で読出すアドレスを生成するように
したので、ＤＣＴ演算処理後のデータ並べ換えを行なう
ことなくデータ入力時と同一アドレスを与えることで、
ＤＣＴ処理後のデタも最初データ配列順で読出すことか
でき、従来のデータの並べ換えを必要にしたものに比べ
、処理時間の短縮を図ることかできるなど効率のよい処
理を実現できる。
ＣＴ演算を実行するとともに、この演算結果データを上
記データ記憶手段に書込むものて、データ読出し時の入
力アドレスと異なるアドレスに上記演算結果データか書
込まれるようなディスクリートコサイン演算装置におい
て、アドレス変換手段を設けて、上記データ読出し時の
入力アドレスと同一の入力アドレスに対して上記デタ記
憶手段に書込まれた演算結果データを上記データ読出し
時の入力アドレス順で読出すアドレスを生成するように
したので、ＤＣＴ演算処理後のデータ並べ換えを行なう
ことなくデータ入力時と同一アドレスを与えることで、
ＤＣＴ処理後のデタも最初データ配列順で読出すことか
でき、従来のデータの並べ換えを必要にしたものに比べ
、処理時間の短縮を図ることかできるなど効率のよい処
理を実現できる。
第１図および第２図は本発明の一実施例の回路構成をを
示すブロック図、第３図は同実施例に用いられるシンク
ロナスカウンタの回路構成を示すブロック図、第４図は
同実施例に用いられるアドレス変換部の回路構成を示す
ブロック図、第５図は同アドレス変換部に用いられるテ
ーブルを説明するための図、第６図は同実施例に用いら
れるシケンスメモリの構成図、第７図および第８図は同
実施例を説明するためのタイムチャーｌ・、第９図はＤ
，ＣＴを説明するための波形図、第１０図はＤＣＴ演算
に供されるＤＣＴフローグラフの一例を示す図、第１１
図はＤＣＴ処理前とＤＣＴ処理後のデータの格納状態を
説明するための図である。 １・・・外部インターフェース、２・・・タイミングジ
ェネレー夕、３・・・シンクロナスヵウンタ、４、５、
１１・・・マルチプレクサ、６・・・シーケンスメモリ
、７・・・フリップフロップ、８・・・カウンタ、９、
１０・・・アドレス変換回路、１２・・・テユアルポー
１・そり、１３〜１６、２１、２２・・・フリップフロ
ップ、］７、１８・・・シフタ、］９、２ｏ・・・加減
算器、２３・・・アドレス変換部。 出願人代理人 弁理士 鈴江武彦 第 ４ Ｌｊ３ 図 トロール ′ごナニク ＋１＋で１４化 メζデニタ ／ｌｌ−フ０坊官 ゛１′で゜スルー ，ナｔ−ドコントロゴレ 二〇コ冫トローノレ゜１′で゛ＳＵＢ １８コ：／トロール ラッ→−モ７ドコ冫トローノし ］ コン１ｔｌｌ−７レ１１１τ”ＳＵＢ一１７コ冫ト
ローノレ １Ｎライトアドしス 塊リードアドしス 實塊ライトアドしス
示すブロック図、第３図は同実施例に用いられるシンク
ロナスカウンタの回路構成を示すブロック図、第４図は
同実施例に用いられるアドレス変換部の回路構成を示す
ブロック図、第５図は同アドレス変換部に用いられるテ
ーブルを説明するための図、第６図は同実施例に用いら
れるシケンスメモリの構成図、第７図および第８図は同
実施例を説明するためのタイムチャーｌ・、第９図はＤ
，ＣＴを説明するための波形図、第１０図はＤＣＴ演算
に供されるＤＣＴフローグラフの一例を示す図、第１１
図はＤＣＴ処理前とＤＣＴ処理後のデータの格納状態を
説明するための図である。 １・・・外部インターフェース、２・・・タイミングジ
ェネレー夕、３・・・シンクロナスヵウンタ、４、５、
１１・・・マルチプレクサ、６・・・シーケンスメモリ
、７・・・フリップフロップ、８・・・カウンタ、９、
１０・・・アドレス変換回路、１２・・・テユアルポー
１・そり、１３〜１６、２１、２２・・・フリップフロ
ップ、］７、１８・・・シフタ、］９、２ｏ・・・加減
算器、２３・・・アドレス変換部。 出願人代理人 弁理士 鈴江武彦 第 ４ Ｌｊ３ 図 トロール ′ごナニク ＋１＋で１４化 メζデニタ ／ｌｌ−フ０坊官 ゛１′で゜スルー ，ナｔ−ドコントロゴレ 二〇コ冫トローノレ゜１′で゛ＳＵＢ １８コ：／トロール ラッ→−モ７ドコ冫トローノし ］ コン１ｔｌｌ−７レ１１１τ”ＳＵＢ一１７コ冫ト
ローノレ １Ｎライトアドしス 塊リードアドしス 實塊ライトアドしス
Claims (1)
- データ記憶手段より読出されるデータに対しディスクリ
ートコサイン演算を実行するとともに演算結果データを
上記データ記憶手段に書込むもので、データ読出し時の
入力アドレスと異なるアドレスに上記演算結果データが
書込まれるようなディスクリートコサイン演算装置にお
いて、上記データ読出し時の入力アドレスと同一の入力
アドレスに対して上記データ記憶手段に書込まれた演算
結果データを上記データ読出し時の入力アドレス順で読
出すアドレスを生成するアドレス変換手段を有すること
を特徴とするディスクリートコサイン演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058588A JPH02237374A (ja) | 1989-03-10 | 1989-03-10 | ディスクリートコサイン演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058588A JPH02237374A (ja) | 1989-03-10 | 1989-03-10 | ディスクリートコサイン演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237374A true JPH02237374A (ja) | 1990-09-19 |
Family
ID=13088637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058588A Pending JPH02237374A (ja) | 1989-03-10 | 1989-03-10 | ディスクリートコサイン演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115728A (en) * | 1997-01-22 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965375A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | メモリ装置 |
-
1989
- 1989-03-10 JP JP1058588A patent/JPH02237374A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965375A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115728A (en) * | 1997-01-22 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
| US6247034B1 (en) | 1997-01-22 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
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