JPH02238522A - 絶対値演算回路 - Google Patents
絶対値演算回路Info
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- JPH02238522A JPH02238522A JP1059956A JP5995689A JPH02238522A JP H02238522 A JPH02238522 A JP H02238522A JP 1059956 A JP1059956 A JP 1059956A JP 5995689 A JP5995689 A JP 5995689A JP H02238522 A JPH02238522 A JP H02238522A
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- negative
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims abstract description 7
- 238000004364 calculation method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 102000016917 Complement C1 Human genes 0.000 description 1
- 108010028774 Complement C1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，２の補数により負の数を表現する方式である
符号付き２進データの絶対値計算を高速で行うことので
きる絶対値演算回路に関する。
符号付き２進データの絶対値計算を高速で行うことので
きる絶対値演算回路に関する。
コンピュータのデータとしては２進データがほとんどで
あり，また２進データにて負の数を表現する方式も２の
補数により表現する方法が多用されている。
あり，また２進データにて負の数を表現する方式も２の
補数により表現する方法が多用されている。
この方法では，ある数ＸのＡに対する補数Ｙは，Ａ−ｘ
によって定義される。例えば，１０進法で９９は１００
−１である。このとき１００に関しての補数１は，９９
をあらわしている。補数による負数の表示では，ある数
の負数を表現するのに，その数の補数を用いるのである
。
によって定義される。例えば，１０進法で９９は１００
−１である。このとき１００に関しての補数１は，９９
をあらわしている。補数による負数の表示では，ある数
の負数を表現するのに，その数の補数を用いるのである
。
一般にｎビットの２進数Ｘ ＝ ｘｎ・・・・ｘ１に対
して２゜−ＸをＸの２の補数と呼んでいる。例えば４ビ
ットの場合 １０進数の１ →０００１ １０進数の−１→１１１１ で表現されるのである。尚ここで，先頭ビットは常に正
（０），負（１）を示すこととなる。
して２゜−ＸをＸの２の補数と呼んでいる。例えば４ビ
ットの場合 １０進数の１ →０００１ １０進数の−１→１１１１ で表現されるのである。尚ここで，先頭ビットは常に正
（０），負（１）を示すこととなる。
従来，この表現方式の数の絶対値を得る場合，第３図に
示すとおり，入力データ１を符号判定回路２にて正負を
判定し，負のデータ４は更に反転回路７にて反転（１→
０）し，加算器８により加算データ９である＋１を加え
て絶対値６とし，また正のデータ３は符号判定回路２か
らそのままを絶対値６として出力している。
示すとおり，入力データ１を符号判定回路２にて正負を
判定し，負のデータ４は更に反転回路７にて反転（１→
０）し，加算器８により加算データ９である＋１を加え
て絶対値６とし，また正のデータ３は符号判定回路２か
らそのままを絶対値６として出力している。
例えば，上記の−１のデータを例にとれば，入力データ
１ １１１１ 反転回路７からの出力 ００００ 加算器８からの出力 ０００１ となる。
１ １１１１ 反転回路７からの出力 ００００ 加算器８からの出力 ０００１ となる。
この演算回路によるときは，各ビノトの１０を反転する
ための反転回路，又１を加算するだめの加算器が必要と
なる。したがって単純な論理回路でないのでスピード的
に遅く，まだ回路規模が大きくなってしまう。特に桁数
が大きくなると，加算器の機能上，１を加算したことに
よる桁上りを下位のビットから上位のビットへ順次判断
していくため，この問題点がより顕著になって現れてい
た。
ための反転回路，又１を加算するだめの加算器が必要と
なる。したがって単純な論理回路でないのでスピード的
に遅く，まだ回路規模が大きくなってしまう。特に桁数
が大きくなると，加算器の機能上，１を加算したことに
よる桁上りを下位のビットから上位のビットへ順次判断
していくため，この問題点がより顕著になって現れてい
た。
この発明は，従来のものがもつ，以上のような問題点を
解消させ，高速で小型の絶対値演算回路を提供すること
を目的とする。
解消させ，高速で小型の絶対値演算回路を提供すること
を目的とする。
この目的を達成するために本発明では，第１図に示すよ
うに，２の補数により負の数を表現する方式である２進
データの正負符号を判定する符号判定回路２と，符号判
定回路２から負のデータを入力する絶対値変換論理回路
５とを備えた絶対値演算回路とした。
うに，２の補数により負の数を表現する方式である２進
データの正負符号を判定する符号判定回路２と，符号判
定回路２から負のデータを入力する絶対値変換論理回路
５とを備えた絶対値演算回路とした。
このような構成とすることにより，入力データが正の場
合には入力データをそのまま絶対値とし，負の数の場合
には入力データの各ピントに対しそのビノトとそれより
下位の全ビノトについて論理演算を行うことにより絶対
値を得ることができる。
合には入力データをそのまま絶対値とし，負の数の場合
には入力データの各ピントに対しそのビノトとそれより
下位の全ビノトについて論理演算を行うことにより絶対
値を得ることができる。
本発明の実施例を，図面を参照しながら説明する。第１
図に示すとおり，入力データ１は符号判定回路２により
正の数３，負の数４に分けられる。負の数の場合には絶
対値変換論理回路５で論理演算を行い絶対値６を得る。
図に示すとおり，入力データ１は符号判定回路２により
正の数３，負の数４に分けられる。負の数の場合には絶
対値変換論理回路５で論理演算を行い絶対値６を得る。
正の数の場合には，入力データ１をそのまま絶対値６と
する。
する。
絶対値変換論理回路５では次の論理演算が行われ，入力
デーク１が絶対値６に変換される。
デーク１が絶対値６に変換される。
（７）入力データの［対応する桁のビットがＯでなく（
すなわち１であり）かつ下位ビットが全て０ではない」
または，［対応する桁のビットがＯかつ下位ビノトが全
て０」であれば，その対応する桁のピントを０とする。
すなわち１であり）かつ下位ビットが全て０ではない」
または，［対応する桁のビットがＯかつ下位ビノトが全
て０」であれば，その対応する桁のピントを０とする。
すなわち
｛〔（対応するピントが０）ｎ（下位ビソトがＡＬＬＯ
） ：］Ｕ〔（対応するビットが０ ）ｎ（下位ビッ
トがＡＬＬＯ）月→゛０
・・ ・・・・ （１）（イ） 対応する桁のビ
ットが上記（７）を満足しなければ，その対応する桁の
ビノトを１とする。
） ：］Ｕ〔（対応するビットが０ ）ｎ（下位ビッ
トがＡＬＬＯ）月→゛０
・・ ・・・・ （１）（イ） 対応する桁のビ
ットが上記（７）を満足しなければ，その対応する桁の
ビノトを１とする。
上記の論理演算をフローチャートに示したのが第４図で
ある。２進のＮビノトデークＸ （ ｘＮ−工，）１を
例にとると，まずデータＸの正負符号を意味する先頭ビ
ノト相にもとづき，符号判定回路２によりデータＸの正
負を判定し，ガ が０の場合は入力デークをそのまま絶
対値６として出力する。ｘＮが１の場合データを負と判
定し絶対値変換論理回路５にデータＸを出力する。
ある。２進のＮビノトデークＸ （ ｘＮ−工，）１を
例にとると，まずデータＸの正負符号を意味する先頭ビ
ノト相にもとづき，符号判定回路２によりデータＸの正
負を判定し，ガ が０の場合は入力デークをそのまま絶
対値６として出力する。ｘＮが１の場合データを負と判
定し絶対値変換論理回路５にデータＸを出力する。
絶対値論理回路５に入力されたデータＸは判定器５１に
て先頭のビノ｝ ｘＮ について１かＯかを判定する。
て先頭のビノ｝ ｘＮ について１かＯかを判定する。
先頭ビットｘＮ が０でなければすなわち１であれば，
下位ビットである靭一，・・ｙＣｓが全て０であるか否
かを判定し，全て０であれば＄Ｎ＝ １ ，全て０でな
ければｘＮ−０とする。
下位ビットである靭一，・・ｙＣｓが全て０であるか否
かを判定し，全て０であれば＄Ｎ＝ １ ，全て０でな
ければｘＮ−０とする。
逆に入力データのｘＮ−０である場合，下位ビット”Ｎ
一ｓ・・・・・ｘ１が全てＯであるか否かを判定し，
全て０であればｘＮ−０，全て０でなければｘＮ一１と
する。ｘＮ について，この変換が終了したところで
，次に”Ｎ−１につき同様の判定と変換を行う。このよ
うに順次下位の対応するビットについて変換しなから工
２についての変換を終了したところで， ：ｒ．１は入
力データのままでこの時のＸを絶対価６として出力する
。
一ｓ・・・・・ｘ１が全てＯであるか否かを判定し，
全て０であればｘＮ−０，全て０でなければｘＮ一１と
する。ｘＮ について，この変換が終了したところで
，次に”Ｎ−１につき同様の判定と変換を行う。このよ
うに順次下位の対応するビットについて変換しなから工
２についての変換を終了したところで， ：ｒ．１は入
力データのままでこの時のＸを絶対価６として出力する
。
」二記のフローチャ−１・の絶対値変換論理回路５の部
分を４ビｙ ｔ・の入力データを処理する論理素子の結
合にてあらわした例が第２図である。
分を４ビｙ ｔ・の入力データを処理する論理素子の結
合にてあらわした例が第２図である。
図において素子２１〜２８は論理積（ＡＮＤ），素子２
９〜３１は論理和（ＯＲ）を示し，また，素子の入力側
にある丸印は否定入力，出力側にある丸印は否定出力を
示す。
９〜３１は論理和（ＯＲ）を示し，また，素子の入力側
にある丸印は否定入力，出力側にある丸印は否定出力を
示す。
Ｉ． ｌｓ Ｔ． Ｉ．はそれぞれ入力データのビット
であり． ＠４ｇｌａΦ２ρ１はそれぞれ絶対値として
の出力データのビノトである。今入力データとして１０
進法で−１を示す１１１１（すなわち１４〜Ｉ１が全て
１）を例として以下説明する。
であり． ＠４ｇｌａΦ２ρ１はそれぞれ絶対値として
の出力データのビノトである。今入力データとして１０
進法で−１を示す１１１１（すなわち１４〜Ｉ１が全て
１）を例として以下説明する。
■素子２１
素子２１では，入力のＩ．，Ｉ，Ｌ が全て１であるが
，入力の際に否定入力であるので０，０，０の形となり
論理積の結果０となり更に否定出力となるので１という
出力となる。
，入力の際に否定入力であるので０，０，０の形となり
論理積の結果０となり更に否定出力となるので１という
出力となる。
■素子２２
素子２２では入力のＩ．， Ｉ． が全て１であるが
素子２１と同様の理由で出力が１となる。
素子２１と同様の理由で出力が１となる。
■素子２３
素子２３では入力として■４及び素子２１の出力が入力
されるが，いずれも１であるのでその論理積は１となり
出力も１となる。
されるが，いずれも１であるのでその論理積は１となり
出力も１となる。
■素子２４
素子２４では入力として■４及び素子２１の出力が否定
入力されるが， Ｉ４は１，素子２１の出力が１であ
るので素子２４の入力は０．０となり論理積もＯとなり
出力は０となる。
入力されるが， Ｉ４は１，素子２１の出力が１であ
るので素子２４の入力は０．０となり論理積もＯとなり
出力は０となる。
■素子２９
素子２９では，入力として素子２３．２４の出力が入力
されるが，１，０であるので論理和は工となり，その否
定出力は０となる。
されるが，１，０であるので論理和は工となり，その否
定出力は０となる。
従ってρ４は０となる。
■素子２５
素子２５では，入力として■３及び素子２２の出力が入
力されるが１，１であるので論理積は１となり，出力も
１となる。
力されるが１，１であるので論理積は１となり，出力も
１となる。
■素子２６
素子２６では，入力として■３及び素子２２の出力が否
定入力されるが１，１であるのでその否定入力の論理積
は０となり，出力は０となる。
定入力されるが１，１であるのでその否定入力の論理積
は０となり，出力は０となる。
■素子３０
素子３０では，入力として素子２５．２６の出力が入力
されるが，１，０であるので論理和は１となりその否定
出力は０となる。従ってρ，は０となる。
されるが，１，０であるので論理和は１となりその否定
出力は０となる。従ってρ，は０となる。
■素子２７
素子２７では，入力としてＩ．，Ｌ が入力されるが
，１，１であるので論理積は１となり出力も１となる。
，１，１であるので論理積は１となり出力も１となる。
［相］素子２８
素子２８では，入力としてＩ−， Ｉｔ が否定入力
され． Ｔ．，Ｌ が１，１であるのでその否定入
力０．０の論理積は０となり出力もＯとなる。
され． Ｔ．，Ｌ が１，１であるのでその否定入
力０．０の論理積は０となり出力もＯとなる。
■素子３１
素子３１では，入力として素子２７．２８の出力が入力
され，１，０であるのでその論理和は１となり，出力は
否定出力となるので０となる。従ってへは０となる。
され，１，０であるのでその論理和は１となり，出力は
否定出力となるので０となる。従ってへは０となる。
＠出力φ，
ψ．｝−！．Ｉ．がそのまま出力されるので，１となる
。
。
以上のことから，入力データが１１１１であれば出力デ
ータは０００１となる。この値は〔従来の技術〕の欄の
値と同じ値となる。従って，本実施例ではゲート回路の
み用いて演算を行っているので，演算が高速となりまた
ハードが小型ですむメリットがある。
ータは０００１となる。この値は〔従来の技術〕の欄の
値と同じ値となる。従って，本実施例ではゲート回路の
み用いて演算を行っているので，演算が高速となりまた
ハードが小型ですむメリットがある。
第５図及び第６図に本発明の他の実施例を示す。
本実施例では，第５図にみられるとおり入力データの正
負を示す先頭ビノトｘＮについては既に１であることを
判定していることがら以下の判定を行わずにそのまま０
に置きかえたものである（第５図符号５４）。この状態
を論理素子の結合にてあらわすと，第６図のＮＯＴ素子
３３のように示すことができる。尚，第４図の素子２２
は■，ＡＮＤＩ２であるが，これはＤｅ Ｍｏｒｇａｎ
の定理より１，○Ｒ Ｔａと等価であるので第６図の実
施例では論理和素子３２に置きかえた。
負を示す先頭ビノトｘＮについては既に１であることを
判定していることがら以下の判定を行わずにそのまま０
に置きかえたものである（第５図符号５４）。この状態
を論理素子の結合にてあらわすと，第６図のＮＯＴ素子
３３のように示すことができる。尚，第４図の素子２２
は■，ＡＮＤＩ２であるが，これはＤｅ Ｍｏｒｇａｎ
の定理より１，○Ｒ Ｔａと等価であるので第６図の実
施例では論理和素子３２に置きかえた。
これにより本実施例では，前記実施例とくらべて更に高
速，小型化が可能となった。
速，小型化が可能となった。
尚，上記第２図，第６図は４ピントに対応した論理素子
回路としたが，同図と同様の考え方で適宜ピント数を増
やせば同様の効果が得られることは言うまでもない。
回路としたが，同図と同様の考え方で適宜ピント数を増
やせば同様の効果が得られることは言うまでもない。
本発明は次の如き効果を有する。
（７）下位ビットからの桁上りを意識しなくてよいため
，各ビットごとに単独で絶対値計算を行うことができる
。すなわち，並列的な処理ができるため高速となる。
，各ビットごとに単独で絶対値計算を行うことができる
。すなわち，並列的な処理ができるため高速となる。
（イ）下位ビットから上位ビットへ計算を進めていくと
いった計算手順がなく，どのピットからでも計算可能で
ある。
いった計算手順がなく，どのピットからでも計算可能で
ある。
（ウ）論理回路だけで実現できるため小型となる。
第１図はこの発明の実施例を示すブロック図，第２図は
本発明の実施例に係る絶対値変換論理回路の論理素子回
路図，第３図は従来法のブロック図，第４図は第２図の
実施例のフローチャート，第５図は他の実施例のフロー
チャート，第６図は第５図の実施例の論理素子回路図で
ある。 １・・・入力データ，２・・・符号判定回路，３・・・
正の数，４・・・負の数，５・・絶対値変換論理回路６
・・・絶対値，７・・反転回路，８・・・加算器，９・
・加算データ，■１〜Ｉ４・・・絶対値変換論理回路へ
の入力値，φ１〜Φ４・・・絶対値変換論理回路からの
出カイ直。
本発明の実施例に係る絶対値変換論理回路の論理素子回
路図，第３図は従来法のブロック図，第４図は第２図の
実施例のフローチャート，第５図は他の実施例のフロー
チャート，第６図は第５図の実施例の論理素子回路図で
ある。 １・・・入力データ，２・・・符号判定回路，３・・・
正の数，４・・・負の数，５・・絶対値変換論理回路６
・・・絶対値，７・・反転回路，８・・・加算器，９・
・加算データ，■１〜Ｉ４・・・絶対値変換論理回路へ
の入力値，φ１〜Φ４・・・絶対値変換論理回路からの
出カイ直。
Claims (1)
- ２の補数により負の数を表現する方式である２進データ
の正負符号を判定する符号判定回路と、符号判定回路か
ら負のデータを入力する絶対値変換論理回路とを備えた
絶対値演算回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059956A JPH02238522A (ja) | 1989-03-13 | 1989-03-13 | 絶対値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059956A JPH02238522A (ja) | 1989-03-13 | 1989-03-13 | 絶対値演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238522A true JPH02238522A (ja) | 1990-09-20 |
Family
ID=13128112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059956A Pending JPH02238522A (ja) | 1989-03-13 | 1989-03-13 | 絶対値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238522A (ja) |
-
1989
- 1989-03-13 JP JP1059956A patent/JPH02238522A/ja active Pending
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