JPH02238548A - アービタ回路 - Google Patents
アービタ回路Info
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- JPH02238548A JPH02238548A JP1060204A JP6020489A JPH02238548A JP H02238548 A JPH02238548 A JP H02238548A JP 1060204 A JP1060204 A JP 1060204A JP 6020489 A JP6020489 A JP 6020489A JP H02238548 A JPH02238548 A JP H02238548A
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアービタ回路に関し、特に、メタステーブル状
態を除去したアービタ回路に関する。
態を除去したアービタ回路に関する。
［従来の技術］
互いに非同期的に動作する複数のデジタルサブシステム
（たとえば、マルチプロセッサシステム）が１つの資源
（たとえば、ディスク装置）を共有する場合、サブ・ン
ステムからの共有資源使用要求は時間的にランダ、・゜
１゛７生するので、この競合を裁定する必要がある。た
とえば、或るサブシステムから共有資源使用要求があっ
たとき、共有資源が他のサブシステムによって既に使用
中であれば、使用終了までその要求を待機させておく処
理が必要である。このような競合裁定処理を行なうのが
アービタ回路である。このようなアービタ回路は半導体
記憶装置の１つてあるＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）にも用いられている。
（たとえば、マルチプロセッサシステム）が１つの資源
（たとえば、ディスク装置）を共有する場合、サブ・ン
ステムからの共有資源使用要求は時間的にランダ、・゜
１゛７生するので、この競合を裁定する必要がある。た
とえば、或るサブシステムから共有資源使用要求があっ
たとき、共有資源が他のサブシステムによって既に使用
中であれば、使用終了までその要求を待機させておく処
理が必要である。このような競合裁定処理を行なうのが
アービタ回路である。このようなアービタ回路は半導体
記憶装置の１つてあるＤＲＡＭ （ダイナミックランダ
ムアクセスメモリ）にも用いられている。
第６図は、ＤＲＡＭチップの構成の一例を示す概略ブロ
ック図である。図を参照して、ＤＲＡＭチップ１３上は
、情報を記憶するメモリ部１４と、これに対する情報の
書込みおよび読出しを行なうためのメモリ制御部１５と
、メモリ部１４の記憶情報を保持するためのリフレッシ
ュ制御部１６と、メモリ制御部１５によるメモリ部１４
への書込および読出動作と、リフレッシュ制御部１６に
よるメモリ部１４の記憶情報の保持動作とが同時に行な
われないようにするためのアービタ回路］７とを含む。
ック図である。図を参照して、ＤＲＡＭチップ１３上は
、情報を記憶するメモリ部１４と、これに対する情報の
書込みおよび読出しを行なうためのメモリ制御部１５と
、メモリ部１４の記憶情報を保持するためのリフレッシ
ュ制御部１６と、メモリ制御部１５によるメモリ部１４
への書込および読出動作と、リフレッシュ制御部１６に
よるメモリ部１４の記憶情報の保持動作とが同時に行な
われないようにするためのアービタ回路］７とを含む。
メモリ制御部１５は、外部からメモリ部］４へのアクセ
ス要求に応じてメモリ部１４に対しアクセスしたい記憶
素子のアドレスを指定する。
ス要求に応じてメモリ部１４に対しアクセスしたい記憶
素子のアドレスを指定する。
これによって、メモリ部１４からは指定された記憶素子
の記憶情報が読出され外部に出力されるか、あるいは、
外部より与えられたデータが指定された記憶素子に記憶
される。
の記憶情報が読出され外部に出力されるか、あるいは、
外部より与えられたデータが指定された記憶素子に記憶
される。
ところで、メモリ部１４の記憶素子はＭＯＳＦＥＴ（Ｍ
ＯＳ電界効果型トランジスタ）により構成されており、
記憶情報に応じてゲートに蓄積された電荷はゲートおよ
びドレインから時間とともに放電される。つまり、ＤＲ
ＡＭのメモリ部１４の記憶情報は時間とともに消滅する
。そこで、このような記憶情報の消滅を回避するために
、メモリ部１４に含まれるすべての記憶素子に定期的に
記憶情報の再書込みが行なわれる。そのための回路がリ
フレッシュ制御部１６である。リフレッシ二制御部１６
は、メモリ部１４に対し定期的に、自動的に記憶情報の
再書込みを行なう。このように、ＤＲＡＭにおいては、
メモリ部１４に対する、外部からのアクセス動作とリフ
レッシュ制御部１６からのリフレッシュ動作とが行なわ
れる。しかし、メモリ部１４に対してこれら２つの動作
が同時に行なわれると、これらの動作が正しく行なわれ
ない。たとえば、メモリ部１４に対してリフレッシュ動
作が行なわれているときに、外部からの要求によってア
クセス動作が行なわれると、正しい読出しあるいは書込
みが行なわれない。そこで、このような場合にはリフレ
ッシュ動作が完了するまでアクセス動作が行なわれない
ようにする必要がある。もちろん、逆に、先にアクセス
動作が行なわれていた場合にはそれが完了するまでリフ
レッシュ動作が行なわれないようにしなければならない
。つまり、アクセス動作とリフレッシュ動作のうちのど
ちらか一方の動作のみが承認されるようにする必要があ
る。アービタ回路１７は、このような、アクセス動作の
要求とリフレッシュ動作の要求の競合裁定を行なう。外
部からメモリ部１４に対するアクセス要求があるとメモ
リ制御部１５は、まず、アービタ回路１７に対しアクセ
ス要求信号ＲＥＱＡを出力する。同様に、リフレッシ二
制御部１６はメモリ部１４にリフレッシュ動作を行なう
場合には、まず、アービタ回路１７に対しリフレッシュ
要求信号ＲＥＱＢを出力する。アビタ回路１７はこれら
の要求信号に競合裁定を行ない、どちらか一方の要求信
号に対してのみ、これを承認する承認信号を出力し、他
方の要求信号に対してはこれを承認しない信号を出力す
る。
ＯＳ電界効果型トランジスタ）により構成されており、
記憶情報に応じてゲートに蓄積された電荷はゲートおよ
びドレインから時間とともに放電される。つまり、ＤＲ
ＡＭのメモリ部１４の記憶情報は時間とともに消滅する
。そこで、このような記憶情報の消滅を回避するために
、メモリ部１４に含まれるすべての記憶素子に定期的に
記憶情報の再書込みが行なわれる。そのための回路がリ
フレッシュ制御部１６である。リフレッシ二制御部１６
は、メモリ部１４に対し定期的に、自動的に記憶情報の
再書込みを行なう。このように、ＤＲＡＭにおいては、
メモリ部１４に対する、外部からのアクセス動作とリフ
レッシュ制御部１６からのリフレッシュ動作とが行なわ
れる。しかし、メモリ部１４に対してこれら２つの動作
が同時に行なわれると、これらの動作が正しく行なわれ
ない。たとえば、メモリ部１４に対してリフレッシュ動
作が行なわれているときに、外部からの要求によってア
クセス動作が行なわれると、正しい読出しあるいは書込
みが行なわれない。そこで、このような場合にはリフレ
ッシュ動作が完了するまでアクセス動作が行なわれない
ようにする必要がある。もちろん、逆に、先にアクセス
動作が行なわれていた場合にはそれが完了するまでリフ
レッシュ動作が行なわれないようにしなければならない
。つまり、アクセス動作とリフレッシュ動作のうちのど
ちらか一方の動作のみが承認されるようにする必要があ
る。アービタ回路１７は、このような、アクセス動作の
要求とリフレッシュ動作の要求の競合裁定を行なう。外
部からメモリ部１４に対するアクセス要求があるとメモ
リ制御部１５は、まず、アービタ回路１７に対しアクセ
ス要求信号ＲＥＱＡを出力する。同様に、リフレッシ二
制御部１６はメモリ部１４にリフレッシュ動作を行なう
場合には、まず、アービタ回路１７に対しリフレッシュ
要求信号ＲＥＱＢを出力する。アビタ回路１７はこれら
の要求信号に競合裁定を行ない、どちらか一方の要求信
号に対してのみ、これを承認する承認信号を出力し、他
方の要求信号に対してはこれを承認しない信号を出力す
る。
その結果、承認を示す信号が与えられた方の制御部（メ
モリ制御部１５またはリフレッシュ制御部１６）がメモ
リ部１４に対し所定の動作を行なう。
モリ制御部１５またはリフレッシュ制御部１６）がメモ
リ部１４に対し所定の動作を行なう。
つまり、承認信号ＡＣＫＡの電圧レベルが承認を表わす
レベルになると、メモリ部１４に対して外部からのアク
セス動作か行なわれ、承認信号ＡＣＫＢの電圧レベルが
承認を表わすレベルになるとメモリ部１４に対して記憶
情報の再書込みが行なわれる。
レベルになると、メモリ部１４に対して外部からのアク
セス動作か行なわれ、承認信号ＡＣＫＢの電圧レベルが
承認を表わすレベルになるとメモリ部１４に対して記憶
情報の再書込みが行なわれる。
第７図は、ｒｌｓｓｃｃ８５ ＤＩＧＥＳＴＯＦ
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （Ｐ，４５）」
に示された従来のアービタ回路の論理回路図である。図
を参照して、このアービタ回路は２個の２人力ＮＡＮＤ
ゲー｝１ａおよび１ｂを含む。さらにこのアービタ回路
は、要求信号ＲＥＱＡが入力される要求信号入力端子Ｔ
１と、要求信号ＲＥＱ−Ｂが入力される要求信号入力端
子Ｔ２と、要求信号ＲＥＱ−Ａに対する承認信号ＡＣＫ
−Ａが導印される承認信号出力端子Ｔ３と、要？信号Ｒ
ＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが導出される承認
信号出力端子Ｔ４とを含む。ＮＡＮＤゲートｌａの一方
の入力端１には入力端子Ｔ１が接続され、他方の入力端
２にはＮＡＮＤゲー１−１ｂの出力端が接続される。さ
らに、ＮＡＮＤゲート１ｂの一方の入力端４には入力端
子Ｔ２か接続され、他方の入力端３にはＮＡＮＤゲート
１ａの出力端が接続される。さらに、ＮＡＮＤゲー｝１
ａと１ｂのそれぞれの出力端はそれそれ出力端子Ｔ３と
Ｔ４とに接続される。このアービタ回路の動作の説明に
先立ちＮＡＮＤゲートについて説明する。一般に、ｎ入
力１出力のＮＡＮＤゲト（ｎ≧２）はｎ個の入力電圧の
うち最も低い入力電圧に対してインバータ動作を行なう
。つまり、ＮＡＮＤゲートはＡＮＤゲートとインバータ
回路との直列接続により構成される。
ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ （Ｐ，４５）」
に示された従来のアービタ回路の論理回路図である。図
を参照して、このアービタ回路は２個の２人力ＮＡＮＤ
ゲー｝１ａおよび１ｂを含む。さらにこのアービタ回路
は、要求信号ＲＥＱＡが入力される要求信号入力端子Ｔ
１と、要求信号ＲＥＱ−Ｂが入力される要求信号入力端
子Ｔ２と、要求信号ＲＥＱ−Ａに対する承認信号ＡＣＫ
−Ａが導印される承認信号出力端子Ｔ３と、要？信号Ｒ
ＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが導出される承認
信号出力端子Ｔ４とを含む。ＮＡＮＤゲートｌａの一方
の入力端１には入力端子Ｔ１が接続され、他方の入力端
２にはＮＡＮＤゲー１−１ｂの出力端が接続される。さ
らに、ＮＡＮＤゲート１ｂの一方の入力端４には入力端
子Ｔ２か接続され、他方の入力端３にはＮＡＮＤゲート
１ａの出力端が接続される。さらに、ＮＡＮＤゲー｝１
ａと１ｂのそれぞれの出力端はそれそれ出力端子Ｔ３と
Ｔ４とに接続される。このアービタ回路の動作の説明に
先立ちＮＡＮＤゲートについて説明する。一般に、ｎ入
力１出力のＮＡＮＤゲト（ｎ≧２）はｎ個の入力電圧の
うち最も低い入力電圧に対してインバータ動作を行なう
。つまり、ＮＡＮＤゲートはＡＮＤゲートとインバータ
回路との直列接続により構成される。
第８図は一般的なＮＡＮＤゲートの伝達特性を示す図で
ある。図において、横軸は入力電圧Ｖ，Ｈ１縦軸は出力
電圧ＶｏＵ■である。図を参照して、ＮＡＮＤゲートの
ｎ個の入力電圧のうちの最小の入力電圧がインバータ回
路の出力電圧レベル（“Ｈ”と“Ｌ″）が切換わる入力
電圧、すなわち、入力論理しきい値電圧よりも低ければ
、インパーク回路によって、″Ｈ”レベルの電圧が出力
される。逆に、ＮＡＮＤゲートに入力される電圧の最小
値が入力論理しきい値電圧よりも高ければインバータ回
路によって“Ｌ″レベルの電圧が出力される。また、ｎ
個の入力電圧の最小値がインバータ回路の人力論理しき
い値電圧と等しくなると、インバータ回路によって“Ｌ
”レベルと“Ｈ”レベルのどちらでもない中間値と判定
され、そのときのＮＡＮＤゲートの出力電圧は’Ｌ″レ
ベルでも“Ｈ” レベルでもない中間値となる（一般に
この値はインバータの電源電圧の１／２程度の値である
。）。したがって、ＮＡＮＤゲートの出力電圧レベル“
Ｈ″と″Ｌ”の境界値は、ＮＡＮＤゲートを構成するイ
ンバータ回路の出力電圧レベルの境界値であり、これを
ＮＡＮＤゲートの論理しきい値電圧Ｖｔｈ という。
ある。図において、横軸は入力電圧Ｖ，Ｈ１縦軸は出力
電圧ＶｏＵ■である。図を参照して、ＮＡＮＤゲートの
ｎ個の入力電圧のうちの最小の入力電圧がインバータ回
路の出力電圧レベル（“Ｈ”と“Ｌ″）が切換わる入力
電圧、すなわち、入力論理しきい値電圧よりも低ければ
、インパーク回路によって、″Ｈ”レベルの電圧が出力
される。逆に、ＮＡＮＤゲートに入力される電圧の最小
値が入力論理しきい値電圧よりも高ければインバータ回
路によって“Ｌ″レベルの電圧が出力される。また、ｎ
個の入力電圧の最小値がインバータ回路の人力論理しき
い値電圧と等しくなると、インバータ回路によって“Ｌ
”レベルと“Ｈ”レベルのどちらでもない中間値と判定
され、そのときのＮＡＮＤゲートの出力電圧は’Ｌ″レ
ベルでも“Ｈ” レベルでもない中間値となる（一般に
この値はインバータの電源電圧の１／２程度の値である
。）。したがって、ＮＡＮＤゲートの出力電圧レベル“
Ｈ″と″Ｌ”の境界値は、ＮＡＮＤゲートを構成するイ
ンバータ回路の出力電圧レベルの境界値であり、これを
ＮＡＮＤゲートの論理しきい値電圧Ｖｔｈ という。
以下、このアービタ回路の動作について説明する。説明
にあたっては第９図も参照する。第９図は要求信号ＲＥ
Ｑ−ＡおよびＲＥＱ−Ｂと、これに対応する承認信号Ａ
ＣＫ−ＡおよびＡＣＫ−Ｂのタイムチャートを示す図で
ある。なお、ＮＡＮＤゲート１ａと１ｂの論理しきい値
電圧は同一である。まず、要求信号ＲＥＱ−ＡとＲＥＱ
−Ｂの電圧レベルがＮＡＮＤゲート１ａおよび１ｂの入
力論理しきい値電圧（出力電圧レベルの境界値に対応す
る入力電圧値）よりも低く “Ｌ”レベルである場合、
ＮＡＮＤゲート１ａおよび１ｂはともにその入力の一方
に“Ｌ″レベルの電圧を受ける。
にあたっては第９図も参照する。第９図は要求信号ＲＥ
Ｑ−ＡおよびＲＥＱ−Ｂと、これに対応する承認信号Ａ
ＣＫ−ＡおよびＡＣＫ−Ｂのタイムチャートを示す図で
ある。なお、ＮＡＮＤゲート１ａと１ｂの論理しきい値
電圧は同一である。まず、要求信号ＲＥＱ−ＡとＲＥＱ
−Ｂの電圧レベルがＮＡＮＤゲート１ａおよび１ｂの入
力論理しきい値電圧（出力電圧レベルの境界値に対応す
る入力電圧値）よりも低く “Ｌ”レベルである場合、
ＮＡＮＤゲート１ａおよび１ｂはともにその入力の一方
に“Ｌ″レベルの電圧を受ける。
したがって、ＮＡＮＤゲート１ａおよび１ｂのそれぞれ
の出力電圧、すなわち、出力端子Ｔ３およびＴ４の電圧
レベルは、非承認を表わす“Ｈ”レベルとなる。つまり
この場合には要求信号ＲＥＱ−ＡとＲＥＱ−Ｂはどちら
も承認されない。
の出力電圧、すなわち、出力端子Ｔ３およびＴ４の電圧
レベルは、非承認を表わす“Ｈ”レベルとなる。つまり
この場合には要求信号ＲＥＱ−ＡとＲＥＱ−Ｂはどちら
も承認されない。
次に、要求信号ＲＥＱ−Ａの電圧だけがＮＡＮＤゲート
１ａの入力論理しきい値電圧よりも高くなり“Ｈ”レベ
ルとなった場合（第９図における時間ｔｏ −ｔ ＋
） 、ＮＡＮＤゲート１ａの入力端］および２の両方に
論理レベル“Ｈ”が与えられる。したがって、ＮＡＮＤ
ゲート１ａの出力、すなわち、出力端子Ｔ３には承認信
号ＡＣＫ−Ａとして、承認を表わす“Ｌ″レベルの電圧
が与えられる。一方、ＮＡＮＤゲート］ｂの入力端４に
は論理レベル“Ｌ”が与えられているため、その出力電
圧レベルは“Ｈ”のままである。つまり、この場合には
要求信号ＲＥＱ−Ａだけが承認される。
１ａの入力論理しきい値電圧よりも高くなり“Ｈ”レベ
ルとなった場合（第９図における時間ｔｏ −ｔ ＋
） 、ＮＡＮＤゲート１ａの入力端］および２の両方に
論理レベル“Ｈ”が与えられる。したがって、ＮＡＮＤ
ゲート１ａの出力、すなわち、出力端子Ｔ３には承認信
号ＡＣＫ−Ａとして、承認を表わす“Ｌ″レベルの電圧
が与えられる。一方、ＮＡＮＤゲート］ｂの入力端４に
は論理レベル“Ｌ”が与えられているため、その出力電
圧レベルは“Ｈ”のままである。つまり、この場合には
要求信号ＲＥＱ−Ａだけが承認される。
次に、この後要求信号ＲＥＱ−Ｂの電圧がＮＡＮＤゲー
ト１ｂの入力論理しきい値電圧よりも高くなり“Ｈ”レ
ベルとなった場合（第９図における時間ｔ，〜ｔ，，）
、ＮＡＮＤゲート１ｂの入力端４には要求信号ＲＥＱ
−Ｂによって“Ｈ” レベルの電圧が与えられるが、も
う一方の入力端３にはＮＡＮＤゲー｝ １ ｂの出力に
よって“Ｌ” レベルの電圧が与えられている。したが
って、ＮＡＮＤゲート１ｂの出力、すなわち、承認信号
ＡＣＫ−Ｂの電圧は“Ｈ”レベルとなる。つまり、要求
信号ＲＥＱ−Ａの電圧が先に“Ｈ” レベルとなり要求
が承認されているときに、要求信号ＲＥＱ−８の電圧が
“Ｈ″レベルとなり要求を行なっても、要求償号ＲＥＱ
−Ｂは承認されない。要求信号ＲＥＱ−Ｂが承認される
ためには、ＮＡＮＤゲート１ｂの入力端３に与えられる
信号、すなわち、承認信号ＡＣＫ−Ａの電圧レベルも“
Ｈ”とならねばならない。そのためには、ＮＡＮＤゲー
ト１ａの入力信号である要求信号ＡＣＫ−Ａの電圧レベ
ルが″Ｌ″となればよい。つまり、要求信号ＲＥＱ−Ａ
による要求が終了すれば要求信号ＲＥＱＢによる要求が
承認される。また、要求信号ＲＥＱ−Ｈの電圧レベルが
先に“Ｈ”レベルとなり要求が承認されているときに要
求償号ＲＥＱ−Ａの電圧レベルが“Ｈ”となり要求を行
なった場合の回路動作は上記の場合と逆である。以上よ
うに、２つの要求信号が要求を示すレベルになっても先
に要求のあった要求信号による要求が終了するまで後か
ら要求のあった要求信号は承認されず待機させられる。
ト１ｂの入力論理しきい値電圧よりも高くなり“Ｈ”レ
ベルとなった場合（第９図における時間ｔ，〜ｔ，，）
、ＮＡＮＤゲート１ｂの入力端４には要求信号ＲＥＱ
−Ｂによって“Ｈ” レベルの電圧が与えられるが、も
う一方の入力端３にはＮＡＮＤゲー｝ １ ｂの出力に
よって“Ｌ” レベルの電圧が与えられている。したが
って、ＮＡＮＤゲート１ｂの出力、すなわち、承認信号
ＡＣＫ−Ｂの電圧は“Ｈ”レベルとなる。つまり、要求
信号ＲＥＱ−Ａの電圧が先に“Ｈ” レベルとなり要求
が承認されているときに、要求信号ＲＥＱ−８の電圧が
“Ｈ″レベルとなり要求を行なっても、要求償号ＲＥＱ
−Ｂは承認されない。要求信号ＲＥＱ−Ｂが承認される
ためには、ＮＡＮＤゲート１ｂの入力端３に与えられる
信号、すなわち、承認信号ＡＣＫ−Ａの電圧レベルも“
Ｈ”とならねばならない。そのためには、ＮＡＮＤゲー
ト１ａの入力信号である要求信号ＡＣＫ−Ａの電圧レベ
ルが″Ｌ″となればよい。つまり、要求信号ＲＥＱ−Ａ
による要求が終了すれば要求信号ＲＥＱＢによる要求が
承認される。また、要求信号ＲＥＱ−Ｈの電圧レベルが
先に“Ｈ”レベルとなり要求が承認されているときに要
求償号ＲＥＱ−Ａの電圧レベルが“Ｈ”となり要求を行
なった場合の回路動作は上記の場合と逆である。以上よ
うに、２つの要求信号が要求を示すレベルになっても先
に要求のあった要求信号による要求が終了するまで後か
ら要求のあった要求信号は承認されず待機させられる。
つまり、２つの要求信号に対し競合裁定がなされる。
［発明が解決しようとする課題］
従来のアービタ回路は以上のように構成されており以下
のような問題点があった。なお、以下の説明にあたって
も第４図および第９図を参照する。
のような問題点があった。なお、以下の説明にあたって
も第４図および第９図を参照する。
要求信号ＲＥＱ−ＡとＲＥＱ−Ｂの電圧レベルが同時に
、ＮＡＮＤゲート１ａおよび１ｂの入力論理しきい値電
圧よりも高くなり “Ｈ”レベルとなった場合（第９図
における時間ｔ３）、ＮＡＮＤゲート１ａと１ｂのそれ
ぞれの２つの入力端の両方に論理レベル“Ｈ″が与えら
れる。したがって、ＮＡＮＤゲート１ａと１ｂのそれぞ
れの出力端の電圧はともにＮＡＮＤゲート１ａおよび１
ｂの論理しきい値電圧よりも低い電圧、すなわち、“Ｌ
”レベルの範囲へと降下する。一方、ＮＡＮＤゲート１
ａはＮＡＮＤゲート１ｂの出力を入力とし、ＮＡＮＤゲ
ート１ｂはＮＡＮＤゲート１ａの出力を入力とする。そ
のため、ＮＡＮＤゲート１ａと１ｂのそれぞれの出力電
圧がともに“Ｌ“レヘルの範囲へと降下することは、Ｎ
ＡＮＤゲ−ト１ａの一方の入力端子２の電圧が“Ｌ”レ
ベルの範囲へと降下しＮＡＮＤゲート１ｂの一方の入力
端３の電圧も“Ｌ″レベルの範囲へと降下することを意
味する。一方、ＮＡＮＤゲートの特性により、その入力
の少なくとも１つが“Ｌ”レベルであればその出力は″
Ｈ″ レベルになろうとする。
、ＮＡＮＤゲート１ａおよび１ｂの入力論理しきい値電
圧よりも高くなり “Ｈ”レベルとなった場合（第９図
における時間ｔ３）、ＮＡＮＤゲート１ａと１ｂのそれ
ぞれの２つの入力端の両方に論理レベル“Ｈ″が与えら
れる。したがって、ＮＡＮＤゲート１ａと１ｂのそれぞ
れの出力端の電圧はともにＮＡＮＤゲート１ａおよび１
ｂの論理しきい値電圧よりも低い電圧、すなわち、“Ｌ
”レベルの範囲へと降下する。一方、ＮＡＮＤゲート１
ａはＮＡＮＤゲート１ｂの出力を入力とし、ＮＡＮＤゲ
ート１ｂはＮＡＮＤゲート１ａの出力を入力とする。そ
のため、ＮＡＮＤゲート１ａと１ｂのそれぞれの出力電
圧がともに“Ｌ“レヘルの範囲へと降下することは、Ｎ
ＡＮＤゲ−ト１ａの一方の入力端子２の電圧が“Ｌ”レ
ベルの範囲へと降下しＮＡＮＤゲート１ｂの一方の入力
端３の電圧も“Ｌ″レベルの範囲へと降下することを意
味する。一方、ＮＡＮＤゲートの特性により、その入力
の少なくとも１つが“Ｌ”レベルであればその出力は″
Ｈ″ レベルになろうとする。
したがって、ＮＡＮＤゲート１ａと１ｂのそれぞれの出
力電圧が同時に“Ｌ”レベルへと降下しようとすると、
これが互いの入力にフィードバックされＮＡＮＤゲート
１ａと１ｂのそれぞ゛れの出力電圧は逆に“Ｈ“レベル
へ上昇しようとする。このため、ＮＡＮＤゲート１ａと
１ｂのそれぞれの出力電圧は″Ｌ″ レベルと”Ｈ″レ
ベルの中間の値をとる（第９図における時間ｔａ）。こ
の出力電圧はＮＡＮＤゲート１ａおよび１ｂの入力にフ
ィードバックされる。このように２人力ＮＡＮＤゲート
の入力電圧のうち、低い方の入力電圧が“Ｈ“レベルで
も“Ｌ”レベルでもない値、すなわち、論理しきい値電
圧Ｖｔｈ となるとＮＡＮＤゲートは低い方の入力電圧
に対し反転動作を行なわなくなる。この状態をメタステ
ーブル状態という。その結果、２つの要求信号ＲＥＱ−
ＡとＲＥＱ−Ｂに対する競合裁定が行なわれなくなる。
力電圧が同時に“Ｌ”レベルへと降下しようとすると、
これが互いの入力にフィードバックされＮＡＮＤゲート
１ａと１ｂのそれぞ゛れの出力電圧は逆に“Ｈ“レベル
へ上昇しようとする。このため、ＮＡＮＤゲート１ａと
１ｂのそれぞれの出力電圧は″Ｌ″ レベルと”Ｈ″レ
ベルの中間の値をとる（第９図における時間ｔａ）。こ
の出力電圧はＮＡＮＤゲート１ａおよび１ｂの入力にフ
ィードバックされる。このように２人力ＮＡＮＤゲート
の入力電圧のうち、低い方の入力電圧が“Ｈ“レベルで
も“Ｌ”レベルでもない値、すなわち、論理しきい値電
圧Ｖｔｈ となるとＮＡＮＤゲートは低い方の入力電圧
に対し反転動作を行なわなくなる。この状態をメタステ
ーブル状態という。その結果、２つの要求信号ＲＥＱ−
ＡとＲＥＱ−Ｂに対する競合裁定が行なわれなくなる。
しかし、実際には製造上全く同一特性のＮＡＮＤゲート
１ａと１ｂとを作ることは困難であり、これら２つのＮ
ＡＮＤゲートの特性にはアンバランスが生じた。つまり
、実際には２つのＮＡＮＤゲート１ａと１ｂの論理しき
い値電圧の間にはわずかに差がある。このため、上記の
ようなメタステーブル状態は永久には続かずＮＡＮＤゲ
ート１ａか１ｂのどちらかの出力電圧のレベル（“Ｈ”
レベルまたは“Ｌ”レベル）が他方のＮＡＮＤゲートの
論理しきい値電圧によっていずれ確定され、そのＮＡＮ
Ｄゲートの出力電圧のレベルが決まる。
１ａと１ｂとを作ることは困難であり、これら２つのＮ
ＡＮＤゲートの特性にはアンバランスが生じた。つまり
、実際には２つのＮＡＮＤゲート１ａと１ｂの論理しき
い値電圧の間にはわずかに差がある。このため、上記の
ようなメタステーブル状態は永久には続かずＮＡＮＤゲ
ート１ａか１ｂのどちらかの出力電圧のレベル（“Ｈ”
レベルまたは“Ｌ”レベル）が他方のＮＡＮＤゲートの
論理しきい値電圧によっていずれ確定され、そのＮＡＮ
Ｄゲートの出力電圧のレベルが決まる。
このようにして一方のＮＡＮＤゲートの出力電圧のレベ
ルが決まれば、これを入力の１つに持つ他方のＮＡＮＤ
ゲートの出力電圧のレベルも確定される。つまり、要求
信号ＲＥＱ−ＡかＲＥＱ−Ｂのどちらか一方だけが承認
されたことになり、アビタ回路はメタステーブル状態か
ら脱する。そこで、従来は、製造上必然的に生じた、あ
るいは故意に発生させた、２つのＮＡＮＤゲート間の特
性のアンバランスによってアービタ回路をメタステーブ
ル状態から逸脱させた。
ルが決まれば、これを入力の１つに持つ他方のＮＡＮＤ
ゲートの出力電圧のレベルも確定される。つまり、要求
信号ＲＥＱ−ＡかＲＥＱ−Ｂのどちらか一方だけが承認
されたことになり、アビタ回路はメタステーブル状態か
ら脱する。そこで、従来は、製造上必然的に生じた、あ
るいは故意に発生させた、２つのＮＡＮＤゲート間の特
性のアンバランスによってアービタ回路をメタステーブ
ル状態から逸脱させた。
しかし、上記のような消極的な方法では、必ずアービタ
回路にメタステーブル状態となる期間が生じる。したが
って、この期間の分だけ要求信号に対する承認信号の応
答が遅れ、結果として、アクセス速度の低下（ＤＲＡＭ
の場合）などが生じた。
回路にメタステーブル状態となる期間が生じる。したが
って、この期間の分だけ要求信号に対する承認信号の応
答が遅れ、結果として、アクセス速度の低下（ＤＲＡＭ
の場合）などが生じた。
本発明の目的は上記のような問題点を解決し、アービタ
回路がメタステーブル状態となる期間をなくし、２つの
要求信号が同時に要求を行なってもすぐに競合裁定を行
なうことのできるアービタ回路を提供することである。
回路がメタステーブル状態となる期間をなくし、２つの
要求信号が同時に要求を行なってもすぐに競合裁定を行
なうことのできるアービタ回路を提供することである。
［課題を解決するための手段コ
上記のような目的を達成するために本発明に係るアービ
タ回路は、第１の要求信号を受ける第１の論理手段と、
第２の要求信号を受ける第２の論理手段と、第１の論理
手段からの出力信号に結合される第１のバツファ手段と
、第２の論理手段からの出力信号に結合される第２のバ
ツファ手段とを含む。第１の論理手段は、さらに、第２
の論理手段からの出力信号と、第２のバッファ手段から
の出力信号とを受けるように接続される。第２の論理手
段は、さらに、第１の論理手段からの出力信号と、第１
のバッファ手段からの出力信号とを受けるように接続さ
れる。第１の論理手段は、第２の論理手段が受ける第２
の要求信号よりも早く第１の要求信号を受けたとき、受
けた第１の要求信号の承認を表わす第１の論理レベルの
第１の信号を出力する。第２の論理手段は、第１の論理
手段が受ける第１の要求信号よりも早く第２の要求信号
を受けたとき、受けた第２の要求信号の承認を表わす第
１の論理レベルの第２の信号を出力する。第２の論理手
段は、第１の論理手段からの第１の信号が出力されてい
るときに、第２の要求信号を受けても、その第２の要求
信号の承認を示す第１のレベルとは異なる第２の論理レ
ベルの信号を出力する。第１の論理手段は、第２の論理
手段からの第２の信号が出力されているときに、第１の
要求信号を受けても、その第１の要求信号の承認を示す
第１のレベルとは異なる第２の論理レベルの信号を出力
する。第１および第２の論理手段は、それぞれ、同時に
第１および第２の要求信号を受けたとき、第１および第
２の論理レベルの中間の第３のレベルの信号を出力する
。第１のバ・ソファ手段は、第３レベルの信号に応答し
て、第１レベルの信号を導出し、かつ第２のバツファ手
段は、前記第３レベルの信号に応答して、第２レベルの
信号を出力する。
タ回路は、第１の要求信号を受ける第１の論理手段と、
第２の要求信号を受ける第２の論理手段と、第１の論理
手段からの出力信号に結合される第１のバツファ手段と
、第２の論理手段からの出力信号に結合される第２のバ
ツファ手段とを含む。第１の論理手段は、さらに、第２
の論理手段からの出力信号と、第２のバッファ手段から
の出力信号とを受けるように接続される。第２の論理手
段は、さらに、第１の論理手段からの出力信号と、第１
のバッファ手段からの出力信号とを受けるように接続さ
れる。第１の論理手段は、第２の論理手段が受ける第２
の要求信号よりも早く第１の要求信号を受けたとき、受
けた第１の要求信号の承認を表わす第１の論理レベルの
第１の信号を出力する。第２の論理手段は、第１の論理
手段が受ける第１の要求信号よりも早く第２の要求信号
を受けたとき、受けた第２の要求信号の承認を表わす第
１の論理レベルの第２の信号を出力する。第２の論理手
段は、第１の論理手段からの第１の信号が出力されてい
るときに、第２の要求信号を受けても、その第２の要求
信号の承認を示す第１のレベルとは異なる第２の論理レ
ベルの信号を出力する。第１の論理手段は、第２の論理
手段からの第２の信号が出力されているときに、第１の
要求信号を受けても、その第１の要求信号の承認を示す
第１のレベルとは異なる第２の論理レベルの信号を出力
する。第１および第２の論理手段は、それぞれ、同時に
第１および第２の要求信号を受けたとき、第１および第
２の論理レベルの中間の第３のレベルの信号を出力する
。第１のバ・ソファ手段は、第３レベルの信号に応答し
て、第１レベルの信号を導出し、かつ第２のバツファ手
段は、前記第３レベルの信号に応答して、第２レベルの
信号を出力する。
［作用］
本発明に係るアービタ回路は以上のように構成されてい
るため、第１および第２の論理手段が同時に第１および
第２の要求信号を受けた場合、第１および第２の論理手
段から出力される第３のレベルの信号が第１のバツファ
手段および第２のバッファ手段によって互いに異なる第
１および第２レベルの信号に変換される。つまり、第１
のバツファ手段からのみ承認を表わす信号が出力され、
第１の要求信号だけが承認される。
るため、第１および第２の論理手段が同時に第１および
第２の要求信号を受けた場合、第１および第２の論理手
段から出力される第３のレベルの信号が第１のバツファ
手段および第２のバッファ手段によって互いに異なる第
１および第２レベルの信号に変換される。つまり、第１
のバツファ手段からのみ承認を表わす信号が出力され、
第１の要求信号だけが承認される。
［実施例］
第１図は本発明の一実施例を示す、アービタ回路の論理
回路図である。図を参照して、このアービタ回路は入力
端５，６．および７を有する３人力ＮＡＮＤゲート２ａ
と、これと同一特性の、入力端８，９，および１０を有
する３人力ＮＡＮＤゲート２ｂと、バッファ回路３ａお
よび３ｂと、要求信号ＲＥＱ−Ａが入力される要求信号
入力端子Ｔ１と、要求信号ＲＥＱ−Ｂが入力される要求
信号入力端子Ｔ２と、要求信号ＲＥＱ−Ａに対する承認
信号ＡＣＫ−Ａが導出される承認信号出力端子Ｔ３と、
要求信号ＲＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが導出
される承認信号出力端子Ｔ４とを含む。入力端子Ｔ１と
Ｔ２はそれぞれ、ＮＡＮＤゲート２ａの入力端５とＮ
Ａ ＮＤゲート２ｂの入力端１０とに接続される。ＮＡ
ＮＤゲート２ａの出力端と端子Ｔ３との間にはバッファ
回路３ａが設けられ、ＮＡＮＤゲート２ｂの出力端と端
子Ｔ４との間にはバッファ回路３ｂが設けられる。
回路図である。図を参照して、このアービタ回路は入力
端５，６．および７を有する３人力ＮＡＮＤゲート２ａ
と、これと同一特性の、入力端８，９，および１０を有
する３人力ＮＡＮＤゲート２ｂと、バッファ回路３ａお
よび３ｂと、要求信号ＲＥＱ−Ａが入力される要求信号
入力端子Ｔ１と、要求信号ＲＥＱ−Ｂが入力される要求
信号入力端子Ｔ２と、要求信号ＲＥＱ−Ａに対する承認
信号ＡＣＫ−Ａが導出される承認信号出力端子Ｔ３と、
要求信号ＲＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが導出
される承認信号出力端子Ｔ４とを含む。入力端子Ｔ１と
Ｔ２はそれぞれ、ＮＡＮＤゲート２ａの入力端５とＮ
Ａ ＮＤゲート２ｂの入力端１０とに接続される。ＮＡ
ＮＤゲート２ａの出力端と端子Ｔ３との間にはバッファ
回路３ａが設けられ、ＮＡＮＤゲート２ｂの出力端と端
子Ｔ４との間にはバッファ回路３ｂが設けられる。
さらに、ＮＡＮＤゲート２ａの入力端６とＮＡＮＤゲー
ト２ｂの入力端９はそれぞれ、ＮＡＮＤゲ？２ｂの出力
端とＮＡＮＤゲート２ａの出力端とに接続される。さら
に、ＮＡＮＤゲート２ａの入力端７とＮＡＮＤゲート２
ｂの入力端８はそれぞれ、バッファ回路３ｂの出力端と
バッファ回路３ａの出力端とに接続される。バッファ回
路３ａの入力論理しきい値電圧はＮＡＮＤゲート２ａの
論理しきい値電圧よりも低く、バッファ回路３ｂの入力
論理しきい値電圧はＮＡＮＤゲート２ｂの論理しきい値
電圧よりも高い。なお、ＮＡＮＤゲ−１２ａと２ｂは同
一特性であるから、これらの論理しきい値電圧Ｖｔｈ
は等しい。
ト２ｂの入力端９はそれぞれ、ＮＡＮＤゲ？２ｂの出力
端とＮＡＮＤゲート２ａの出力端とに接続される。さら
に、ＮＡＮＤゲート２ａの入力端７とＮＡＮＤゲート２
ｂの入力端８はそれぞれ、バッファ回路３ｂの出力端と
バッファ回路３ａの出力端とに接続される。バッファ回
路３ａの入力論理しきい値電圧はＮＡＮＤゲート２ａの
論理しきい値電圧よりも低く、バッファ回路３ｂの入力
論理しきい値電圧はＮＡＮＤゲート２ｂの論理しきい値
電圧よりも高い。なお、ＮＡＮＤゲ−１２ａと２ｂは同
一特性であるから、これらの論理しきい値電圧Ｖｔｈ
は等しい。
以下、この回路の動作について説明する。説明にあたっ
ては第２図も参照する。第２図はバッファ回路３ａと３
ｂの伝達特性を示す図である。図中、曲線（ａ）はバッ
ファ回路３ａの特性を示し、曲線（ｂ）はバッファ回路
３ｂの特性を示す。図において、横軸は入力電圧ＶＩＮ
％縦軸は出力電圧ＶＯＵ■、Ｖ■０とＶＬＯはそれそれ
バッファ回路３ａおよび３ｂの出力電圧の最大値と最小
値、ｖＬＩとＶＨ Ｉ はそれぞれ、ＮＡＮＤゲート２
ａおよび２ｂの出力電圧の最小値と最大値を示す。
ては第２図も参照する。第２図はバッファ回路３ａと３
ｂの伝達特性を示す図である。図中、曲線（ａ）はバッ
ファ回路３ａの特性を示し、曲線（ｂ）はバッファ回路
３ｂの特性を示す。図において、横軸は入力電圧ＶＩＮ
％縦軸は出力電圧ＶＯＵ■、Ｖ■０とＶＬＯはそれそれ
バッファ回路３ａおよび３ｂの出力電圧の最大値と最小
値、ｖＬＩとＶＨ Ｉ はそれぞれ、ＮＡＮＤゲート２
ａおよび２ｂの出力電圧の最小値と最大値を示す。
まず、要求信号ＲＥＱ−ＡおよびＲＥＱ−Ｂの電圧がと
もにＮＡＮＤゲート２ａおよび２ｂの入力論理しきい値
電圧よりも低い“Ｌ”レベルの場合、従来と同様に、Ｎ
ＡＮＤゲート２ａおよび２ｂはともにその入力端の１つ
に“Ｌ”レベルを与えられたことになる。これによって
、ＮＡＮＤゲート２ａと２ｂのそれぞれの出力端である
ノードＡとＢはともにＮＡＮＤゲート２ａおよび２ｂの
論理しきい値電圧Ｖｔｈよりも高い“Ｈ”レベルの電圧
になる。この電圧はバッファ回路３ａの入力論理しきい
値電圧Ｖｔｈａとバッファ回路３ｂの入力論理しきい値
電圧Ｖｔｈｂのどちらよりも高い。したがって、この電
圧を入力されたバッファ回路３ａおよび３ｂはともに“
Ｈ”レベルの電圧を出力する。よって、出力端子Ｔ３と
Ｔ４とにはそれぞれ承認信号ＡＣＫ−ＡおよびＡＣＫ−
Ｂとして非承認を示す“Ｈ“レベルの電圧が与えられる
。これによって、ＮＡＮＤゲート２ａの入力端６と７お
よびＮＡＮＤゲート２ｂの入力端８と９はすべて“Ｈ′
レベルの電圧（この電圧は、バッファ回路３ａおよび３
ｂのそれぞれの入力論理しきい値電圧ＶｔｈａおよびＶ
ｔｈｂよりも高く、さらに、ＮＡＮＤゲート２ａおよび
２ｂの入力論理しきい値電圧よりも高い。）が与えられ
る。
もにＮＡＮＤゲート２ａおよび２ｂの入力論理しきい値
電圧よりも低い“Ｌ”レベルの場合、従来と同様に、Ｎ
ＡＮＤゲート２ａおよび２ｂはともにその入力端の１つ
に“Ｌ”レベルを与えられたことになる。これによって
、ＮＡＮＤゲート２ａと２ｂのそれぞれの出力端である
ノードＡとＢはともにＮＡＮＤゲート２ａおよび２ｂの
論理しきい値電圧Ｖｔｈよりも高い“Ｈ”レベルの電圧
になる。この電圧はバッファ回路３ａの入力論理しきい
値電圧Ｖｔｈａとバッファ回路３ｂの入力論理しきい値
電圧Ｖｔｈｂのどちらよりも高い。したがって、この電
圧を入力されたバッファ回路３ａおよび３ｂはともに“
Ｈ”レベルの電圧を出力する。よって、出力端子Ｔ３と
Ｔ４とにはそれぞれ承認信号ＡＣＫ−ＡおよびＡＣＫ−
Ｂとして非承認を示す“Ｈ“レベルの電圧が与えられる
。これによって、ＮＡＮＤゲート２ａの入力端６と７お
よびＮＡＮＤゲート２ｂの入力端８と９はすべて“Ｈ′
レベルの電圧（この電圧は、バッファ回路３ａおよび３
ｂのそれぞれの入力論理しきい値電圧ＶｔｈａおよびＶ
ｔｈｂよりも高く、さらに、ＮＡＮＤゲート２ａおよび
２ｂの入力論理しきい値電圧よりも高い。）が与えられ
る。
続いて、要求信号ＲＥＱ−Ａの電圧のみがＮＡＮＤゲー
ト２ａの入力論理しきい値電圧よりも高くなり“要求”
を示す“Ｈ”レベルとなると、ＮＡＮＤゲート２ａのす
べての入力端５，６，および７には“Ｈ″レベルの電圧
が与えられる。これによって、ＮＡＮＤゲート２ａの出
力端であるノードＡの電圧が、パッファ回路３ａの入力
論理しきい値電圧Ｖｔｈａとバッファ回路３ｂの入力論
理しきい値電圧Ｖｔｈｂよりも低く、さらに、ＮＡＮＤ
ゲー｝２ａおよび２ｂの入力論理しきい値電圧Ｖｔｈよ
りも低い“Ｌ”レベルとなる。よって、バッファ回路３
ａは出力端子Ｔ３に承認信号ＡＣＫ−Ａとして承認を示
す“Ｌ”レベルの電圧（この電圧はバッファ回路３ａの
人力論理しきい値電圧Ｖｔｈａとバッファ回路３ｂの入
力論理しきい値電圧Ｖｔｈｂよりも低く、さらにＮＡＮ
Ｄゲート２ａおよび２ｂの入力論理しきい値電圧よりも
低い。）を出力する。その結果、ＮＡＮＤゲート２ｂの
入力端８および９にはともにこの“Ｌ′レベルの電圧が
入力される。これは、ＮＡＮＤゲト２ｂの他の入力端１
０にとのようなレベルの電圧が与えられてもその出力電
圧は“Ｈ″レベルとなることを意味する。したがって、
この後要求信号ＲＥＱ−Ｂの電位レベルがＮＡＮＤゲー
ト２ｂの論理しきい値電圧Ｖｔｈよりも高くなり“Ｈ”
レベルとなった場合でも、承認信号ＡＣＫ−Ｂの電圧レ
ベルは非承認を表わす“Ｈ“レベルとなる。
ト２ａの入力論理しきい値電圧よりも高くなり“要求”
を示す“Ｈ”レベルとなると、ＮＡＮＤゲート２ａのす
べての入力端５，６，および７には“Ｈ″レベルの電圧
が与えられる。これによって、ＮＡＮＤゲート２ａの出
力端であるノードＡの電圧が、パッファ回路３ａの入力
論理しきい値電圧Ｖｔｈａとバッファ回路３ｂの入力論
理しきい値電圧Ｖｔｈｂよりも低く、さらに、ＮＡＮＤ
ゲー｝２ａおよび２ｂの入力論理しきい値電圧Ｖｔｈよ
りも低い“Ｌ”レベルとなる。よって、バッファ回路３
ａは出力端子Ｔ３に承認信号ＡＣＫ−Ａとして承認を示
す“Ｌ”レベルの電圧（この電圧はバッファ回路３ａの
人力論理しきい値電圧Ｖｔｈａとバッファ回路３ｂの入
力論理しきい値電圧Ｖｔｈｂよりも低く、さらにＮＡＮ
Ｄゲート２ａおよび２ｂの入力論理しきい値電圧よりも
低い。）を出力する。その結果、ＮＡＮＤゲート２ｂの
入力端８および９にはともにこの“Ｌ′レベルの電圧が
入力される。これは、ＮＡＮＤゲト２ｂの他の入力端１
０にとのようなレベルの電圧が与えられてもその出力電
圧は“Ｈ″レベルとなることを意味する。したがって、
この後要求信号ＲＥＱ−Ｂの電位レベルがＮＡＮＤゲー
ト２ｂの論理しきい値電圧Ｖｔｈよりも高くなり“Ｈ”
レベルとなった場合でも、承認信号ＡＣＫ−Ｂの電圧レ
ベルは非承認を表わす“Ｈ“レベルとなる。
要求信号ＲＥＱ−Ｂが承認されるには、要求信号ＲＥＱ
−Ａに対する承認信号Ａ Ｃ Ｋ − ＡとノードＡの
電圧がともに“Ｈ”レベルとならねばならない。すなわ
ち、要求信号ＲＥＱ−Ａの電圧レベルが“Ｌ“となり要
求が終了すればよい。なお、要求信号ＲＥＱ−Ｂの電圧
レベルが要求を表わす“Ｈ”レベルとなり、その後に要
求信号ＲＥＱＡの電圧レベルが要求を表わす″Ｈ”レベ
ルとなった場合の回路動作は上記の動作の逆である。
−Ａに対する承認信号Ａ Ｃ Ｋ − ＡとノードＡの
電圧がともに“Ｈ”レベルとならねばならない。すなわ
ち、要求信号ＲＥＱ−Ａの電圧レベルが“Ｌ“となり要
求が終了すればよい。なお、要求信号ＲＥＱ−Ｂの電圧
レベルが要求を表わす“Ｈ”レベルとなり、その後に要
求信号ＲＥＱＡの電圧レベルが要求を表わす″Ｈ”レベ
ルとなった場合の回路動作は上記の動作の逆である。
次に、要求信号ＲＥＱ−ＡとＲＥＱ−Ｂとが同時に要求
を表わす“Ｈ“レベルとなった場合について説明する。
を表わす“Ｈ“レベルとなった場合について説明する。
説明にあたっては第３図も参照する。第３図はノードＡ
およびＢと承認信号ＡＣＫ−ＡおよびＡＣＫ−Ｂの波形
図である。このとき、ＮＡＮＤゲー｝１ａおよび１ｂの
それぞれは、その入力端のすべてに“Ｈ”レベルの電圧
を与えられる。したがって、ＮＡＮＤゲート１ａおよび
１ｂのそれぞれの出力、すなわち、ノードＡおよびＢの
電圧レベルはともにＮＡＮＤゲート１ａおよび１ｂの論
理しきい値電圧Ｖｔｈよりも低い“Ｌ”レベルへと降下
する（第３図における時間ｔ４〜ｔｓ）。ここで、バッ
ファ回路３ｂの入力論理しきい値電圧Ｖｔｈｂはノヘソ
ファ回路３ａの入力論理しきい値電圧ＶｔｈＱおよびＮ
ＡＮＤゲート２ａおよび２ｂの入力論理しきい値電圧よ
りも高い。
およびＢと承認信号ＡＣＫ−ＡおよびＡＣＫ−Ｂの波形
図である。このとき、ＮＡＮＤゲー｝１ａおよび１ｂの
それぞれは、その入力端のすべてに“Ｈ”レベルの電圧
を与えられる。したがって、ＮＡＮＤゲート１ａおよび
１ｂのそれぞれの出力、すなわち、ノードＡおよびＢの
電圧レベルはともにＮＡＮＤゲート１ａおよび１ｂの論
理しきい値電圧Ｖｔｈよりも低い“Ｌ”レベルへと降下
する（第３図における時間ｔ４〜ｔｓ）。ここで、バッ
ファ回路３ｂの入力論理しきい値電圧Ｖｔｈｂはノヘソ
ファ回路３ａの入力論理しきい値電圧ＶｔｈＱおよびＮ
ＡＮＤゲート２ａおよび２ｂの入力論理しきい値電圧よ
りも高い。
そのため、ノードＡとＢの電圧か同時に降下した際、こ
れらの電圧がＮＡＮＤゲート２ａおよび２ｂの論理しき
い値電圧Ｖｔｈ まで下がる前に、ノ−ドＡの電位がバ
ッファ回路３ａの入力論理しきい値電圧Ｖｔｈａを越え
るよりも早くノードＢの電位がバッファ回路３ｂの入力
論理しきい値電圧Ｖｔｈｂを越える（第３図における時
間ｔ５〜ｔ，）。これによって、バッファ回路３ｂの出
力電圧レベルはＮＡＮＤゲート２ａおよび２ｂの入力論
理しきい値電圧よりも低い“Ｌ” レベルとなる。
れらの電圧がＮＡＮＤゲート２ａおよび２ｂの論理しき
い値電圧Ｖｔｈ まで下がる前に、ノ−ドＡの電位がバ
ッファ回路３ａの入力論理しきい値電圧Ｖｔｈａを越え
るよりも早くノードＢの電位がバッファ回路３ｂの入力
論理しきい値電圧Ｖｔｈｂを越える（第３図における時
間ｔ５〜ｔ，）。これによって、バッファ回路３ｂの出
力電圧レベルはＮＡＮＤゲート２ａおよび２ｂの入力論
理しきい値電圧よりも低い“Ｌ” レベルとなる。
すなわち、端子Ｔ４には、要求信号ＲＥＱ−Ｂに対する
承認信号ＡＣＱ−Ｂとして承認を表わす“Ｌ”レベルの
電圧が与えられる。この電圧はＮＡＮＤゲート２ａの入
力端７に与えられる。一方、ＮＡＮＤゲーｈ ２ ａの
入力端５には“Ｈ”レベルの電圧か与えられ、入力端６
の電圧は“Ｈ″レベルでも“Ｌ“レベルでもない中間電
圧Ｖｔｈへと降下しかかっている。このため、入力端７
の電圧がＮＡＮＤゲート２ａの入力電圧の最小値となる
。
承認信号ＡＣＱ−Ｂとして承認を表わす“Ｌ”レベルの
電圧が与えられる。この電圧はＮＡＮＤゲート２ａの入
力端７に与えられる。一方、ＮＡＮＤゲーｈ ２ ａの
入力端５には“Ｈ”レベルの電圧か与えられ、入力端６
の電圧は“Ｈ″レベルでも“Ｌ“レベルでもない中間電
圧Ｖｔｈへと降下しかかっている。このため、入力端７
の電圧がＮＡＮＤゲート２ａの入力電圧の最小値となる
。
つまり、ＮＡＮＤゲート２ａは入力端７の電圧に対して
反転動作を行なう。したがって、ＮＡＮＤゲート２ａの
出力電位、すなわち、ノードＡの電位は、他の入力端５
および６に与えられる入力電圧レベルにかかわらず上昇
され“Ｈ″レベルとなる。この電圧はバッファ回路３ａ
の入力論理しきい値電圧ｖｔｈｏよりも高い。よって、
出力端子Ｔ３には要求信号ＲＥＱ−Ａに対する承認信号
ＸＣＫ−Ａとして非承認を表わす“Ｈ”レベルの電圧が
与えられる。つまり、要求信号ＲＥＱ−Ａの電圧とＲＥ
Ｑ−Ｂの電圧がともに要求を表わす“Ｈ”レベルとなっ
た場合、要求信号ＲＥＱＩ−Ｂだけが即座に承認され、
要求信号ＲＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが出力
されるまでの時間が従来よりも短縮される。従来ならば
要求信号ＲＥＱ−Ａの電圧とＲＥＱ−Ｈの電圧が同時に
要求を表わす゛′Ｈ“レベルとなった場合、メタステー
ブル状態となり承認信号ＡＣＫ−ＡとＡＣＫ−Ｂとはと
もに″Ｈ″レベルても″Ｌ”レベルでもない中間電圧（
ＮＡＮＤゲートの論理しきい値電圧Ｖｔｈ）となった（
第３図の破線で示された波形図参照．，）。このような
状態から、要求信号ＲＥＯ−Ａが承認される状態となる
には、ノードＢの電圧およびバッファ回路３ｂの出力電
圧が“Ｈ”レベルとならねばならない。すなわち、要求
信号ＲＥＱ−Ｂの電圧レベルは“Ｌ“となればよい。
反転動作を行なう。したがって、ＮＡＮＤゲート２ａの
出力電位、すなわち、ノードＡの電位は、他の入力端５
および６に与えられる入力電圧レベルにかかわらず上昇
され“Ｈ″レベルとなる。この電圧はバッファ回路３ａ
の入力論理しきい値電圧ｖｔｈｏよりも高い。よって、
出力端子Ｔ３には要求信号ＲＥＱ−Ａに対する承認信号
ＸＣＫ−Ａとして非承認を表わす“Ｈ”レベルの電圧が
与えられる。つまり、要求信号ＲＥＱ−Ａの電圧とＲＥ
Ｑ−Ｂの電圧がともに要求を表わす“Ｈ”レベルとなっ
た場合、要求信号ＲＥＱＩ−Ｂだけが即座に承認され、
要求信号ＲＥＱ−Ｂに対する承認信号ＡＣＫ−Ｂが出力
されるまでの時間が従来よりも短縮される。従来ならば
要求信号ＲＥＱ−Ａの電圧とＲＥＱ−Ｈの電圧が同時に
要求を表わす゛′Ｈ“レベルとなった場合、メタステー
ブル状態となり承認信号ＡＣＫ−ＡとＡＣＫ−Ｂとはと
もに″Ｈ″レベルても″Ｌ”レベルでもない中間電圧（
ＮＡＮＤゲートの論理しきい値電圧Ｖｔｈ）となった（
第３図の破線で示された波形図参照．，）。このような
状態から、要求信号ＲＥＯ−Ａが承認される状態となる
には、ノードＢの電圧およびバッファ回路３ｂの出力電
圧が“Ｈ”レベルとならねばならない。すなわち、要求
信号ＲＥＱ−Ｂの電圧レベルは“Ｌ“となればよい。
つまり、要求信号ＲＥＱ−Ｈによる要求か終了すると要
求信号ＲＥＱ−Ａが自動的に承認される。
求信号ＲＥＱ−Ａが自動的に承認される。
このように、要求信号ＲＥＱ−Ａの電圧とＲＥＱ−Ｂの
電圧とが同時に要求を表わす“Ｈ”レベルとなった場合
には、先に要求信号ＲＥＱ−Ｂが承認され次に要求信号
ＲＥＱ−Ａが承認される。なお、要求信号ＲＥＱ−Ａに
よる要求を優先したければ、バッファ回路３ａと３ｂの
入力論理しきい値電圧の設定を本実施例とは逆にすれば
よい。すなわち、バッファ回路３ａの入力論理しきい値
電圧ＶｔｈａをＮＡＮＤゲート２ａの論理しきい値電圧
Ｖｔｈ よりも高くし、バッファ回路３ｂの入力論理し
きい値電圧ＶｔｈｂをＮＡＮＤゲート２ｂの論理しきい
値電圧Ｖｔｈよりも低くすればよい。
電圧とが同時に要求を表わす“Ｈ”レベルとなった場合
には、先に要求信号ＲＥＱ−Ｂが承認され次に要求信号
ＲＥＱ−Ａが承認される。なお、要求信号ＲＥＱ−Ａに
よる要求を優先したければ、バッファ回路３ａと３ｂの
入力論理しきい値電圧の設定を本実施例とは逆にすれば
よい。すなわち、バッファ回路３ａの入力論理しきい値
電圧ＶｔｈａをＮＡＮＤゲート２ａの論理しきい値電圧
Ｖｔｈ よりも高くし、バッファ回路３ｂの入力論理し
きい値電圧ＶｔｈｂをＮＡＮＤゲート２ｂの論理しきい
値電圧Ｖｔｈよりも低くすればよい。
第４図は、バッファ回路３ａおよび３ｂの内部構成の一
例を示す回路図である。図を参照して、この回路は、入
力端子Ｔ５と、出力端子Ｔ６と、電圧ＶＯＯを供給する
電圧源１１と、接地１２と、入力端子Ｔ５と出力端子Ｔ
６との間に設けられる、インバータＩＮＶＩおよびＩＮ
Ｖ２の直列接続とを含む。インバータＩＮＶＩは電圧源
１１と接地１２との間に設けれるＰチャネルＭＯＳトラ
ンジスタＰ１とＮチャネルＭＯＳ｝ランジスタＮ１との
直列接続により構成される。同様に、インバータＩＮＶ
２は電圧源１１と接地１２との間に設けれるＰチャネル
ＭＯＳ｝ランジスタＰ２とＮチャネルＭＯＳトランジス
タＮ２との直列接続により構成される。なお、インバー
タＩＮＶ１の入力端は入力端子Ｔ５に接続され、インバ
ータＩＮＶ２の出力端は出力端子Ｔ６に接続される。
例を示す回路図である。図を参照して、この回路は、入
力端子Ｔ５と、出力端子Ｔ６と、電圧ＶＯＯを供給する
電圧源１１と、接地１２と、入力端子Ｔ５と出力端子Ｔ
６との間に設けられる、インバータＩＮＶＩおよびＩＮ
Ｖ２の直列接続とを含む。インバータＩＮＶＩは電圧源
１１と接地１２との間に設けれるＰチャネルＭＯＳトラ
ンジスタＰ１とＮチャネルＭＯＳ｝ランジスタＮ１との
直列接続により構成される。同様に、インバータＩＮＶ
２は電圧源１１と接地１２との間に設けれるＰチャネル
ＭＯＳ｝ランジスタＰ２とＮチャネルＭＯＳトランジス
タＮ２との直列接続により構成される。なお、インバー
タＩＮＶ１の入力端は入力端子Ｔ５に接続され、インバ
ータＩＮＶ２の出力端は出力端子Ｔ６に接続される。
以下、上記のような回路構成のバッファ回路のの入力論
理しきい値電圧の設定方法について説明する。まず、入
力論理しきい値電圧を電圧源１１の電圧ＶＤＤの１７２
、すなわち、１．／２Ｖｏｏよりも低くなるように設定
する方法の一例について、第５図を用いて説明する。第
５図（ａ）はインバータＩＮＶＩの伝達特性を示す図、
第５図（ｂ）はインバータＩＮＶ２の伝達特性を示す図
、第５図（ｃ）は第４図に示される回路全体の伝達特性
を示す図である。一般に、インバータを構成するＰチャ
ネルトランジスタとＮチャネルトランジスタのサイズが
同一であればこれら２つのトランジスタのしきい値電圧
が等しくなるため、この２つのトランジスタから構成さ
れるインバータの入力論理しきい値電圧は電圧源の電圧
の１／２である。しかし、これら２つのトランジスタの
サイズのバランスを崩すと、インバータの入力論理しき
い値電圧は高電圧側または低電圧側にシフ１・する。そ
こで、インバータＩＮＶ］−のトランジスタＮ１のサイ
ズをトランジスタＰ１のサイズよりも大きくすると、ト
ランジスタＮ１のしきい値電圧がトランジスタＰ１のそ
れよりも大きくなる。そのため、トランジスタＮ１およ
びＰ１をそれぞれＯＮおよびＯＦＦにする入力電圧Ｖ１
の最大値は小さくなりインバータＩＮＶＩの入力論理し
きい値電圧は電源電圧ＶＯＯの１／２の電圧よりも低電
圧側にシフトする。よって、インバータＩＮＶ２の伝達
特性は第５図（ａ）に示されるようなものになる。つま
り、出力電圧が電圧源１１の電圧ｖＤＤの］／２の電圧
となるときの入力電圧の値、すなわち、入力論理しきい
値電圧■エは１／２ＶＤＤよりも小さくなる。
理しきい値電圧の設定方法について説明する。まず、入
力論理しきい値電圧を電圧源１１の電圧ＶＤＤの１７２
、すなわち、１．／２Ｖｏｏよりも低くなるように設定
する方法の一例について、第５図を用いて説明する。第
５図（ａ）はインバータＩＮＶＩの伝達特性を示す図、
第５図（ｂ）はインバータＩＮＶ２の伝達特性を示す図
、第５図（ｃ）は第４図に示される回路全体の伝達特性
を示す図である。一般に、インバータを構成するＰチャ
ネルトランジスタとＮチャネルトランジスタのサイズが
同一であればこれら２つのトランジスタのしきい値電圧
が等しくなるため、この２つのトランジスタから構成さ
れるインバータの入力論理しきい値電圧は電圧源の電圧
の１／２である。しかし、これら２つのトランジスタの
サイズのバランスを崩すと、インバータの入力論理しき
い値電圧は高電圧側または低電圧側にシフ１・する。そ
こで、インバータＩＮＶ］−のトランジスタＮ１のサイ
ズをトランジスタＰ１のサイズよりも大きくすると、ト
ランジスタＮ１のしきい値電圧がトランジスタＰ１のそ
れよりも大きくなる。そのため、トランジスタＮ１およ
びＰ１をそれぞれＯＮおよびＯＦＦにする入力電圧Ｖ１
の最大値は小さくなりインバータＩＮＶＩの入力論理し
きい値電圧は電源電圧ＶＯＯの１／２の電圧よりも低電
圧側にシフトする。よって、インバータＩＮＶ２の伝達
特性は第５図（ａ）に示されるようなものになる。つま
り、出力電圧が電圧源１１の電圧ｖＤＤの］／２の電圧
となるときの入力電圧の値、すなわち、入力論理しきい
値電圧■エは１／２ＶＤＤよりも小さくなる。
一方、トランジスタＰ２とトランジスタＮ２のサイズを
等しくし、インバータＩ ＮＶ２の入力論理しきい値電
圧を１／２Ｖｏｏに設定する。すると、縦軸をインバー
タＩＮＶ２の入力電圧ｖ２、横軸をインバータＴＮＶ２
の出力電圧ｖ３としてインバータＩＮＶ２の伝達特性を
表わすと、第５図（ｂ）のようになる。したがって、第
５図（ａ）および（ｂ）より、入力電圧■１と出力電圧
ｖ３との関係、すなわち、第４図のような構成のバツフ
ァ回路の伝達特性が得られる（第５図（Ｃ））。
等しくし、インバータＩ ＮＶ２の入力論理しきい値電
圧を１／２Ｖｏｏに設定する。すると、縦軸をインバー
タＩＮＶ２の入力電圧ｖ２、横軸をインバータＴＮＶ２
の出力電圧ｖ３としてインバータＩＮＶ２の伝達特性を
表わすと、第５図（ｂ）のようになる。したがって、第
５図（ａ）および（ｂ）より、入力電圧■１と出力電圧
ｖ３との関係、すなわち、第４図のような構成のバツフ
ァ回路の伝達特性が得られる（第５図（Ｃ））。
つまり、バッファ回路としての入力論理しきい値電圧は
インバータＩＮＶＩの入力論理しきい値電圧Ｖ丁となる
（ＶＴ ＜１−／２Ｖｏｏ）。このように、インバータ
ＩＮＶＩを構成するＮチャネルトランジスタＮ１のサイ
ズをＰチャネルトランジス夕Ｐ１のサイズよりも大きく
すれば入力論理しきい値電圧の低いバッファ回路が得ら
れる。同様に、インバータＩＮＶＩを構成するＰチャネ
ルトランジスタＰ１のサイズをインバータＩＮＶＩを構
成するＮチャネルトランジスタＮ１のサイズよりも大き
くすれば、人力論理しきい値電圧の高いバッファ回路が
得られる。
インバータＩＮＶＩの入力論理しきい値電圧Ｖ丁となる
（ＶＴ ＜１−／２Ｖｏｏ）。このように、インバータ
ＩＮＶＩを構成するＮチャネルトランジスタＮ１のサイ
ズをＰチャネルトランジス夕Ｐ１のサイズよりも大きく
すれば入力論理しきい値電圧の低いバッファ回路が得ら
れる。同様に、インバータＩＮＶＩを構成するＰチャネ
ルトランジスタＰ１のサイズをインバータＩＮＶＩを構
成するＮチャネルトランジスタＮ１のサイズよりも大き
くすれば、人力論理しきい値電圧の高いバッファ回路が
得られる。
本実施例のアービタ回路においてはＮＡＮＤゲートを用
いたが、これに代わってＮＯＲゲートが用いられてもよ
い。その場合には、承認・非承認に対応する承認信号の
論理レベルが本実施例とは逆になるが得られる効果は本
実施例の場合と同様である。
いたが、これに代わってＮＯＲゲートが用いられてもよ
い。その場合には、承認・非承認に対応する承認信号の
論理レベルが本実施例とは逆になるが得られる効果は本
実施例の場合と同様である。
［発明の効果］
以上のように本発明に係るアービタ回路によれば、２つ
の要求信号の電圧か同時に“要求”を表わす論理レベル
となった場合でも、回路全体がメタステーブル状態とな
り２つの要求信号に対し競合裁定が行なえなくなる期間
が生じない。したがって、要求信号の入力に対し即座に
承認信号が出力される。その結果、２つの要求信号のレ
ベル変化のタイミングにかかわらず、従来よりも確実で
速い競合裁定を行なうことが可能となる。
の要求信号の電圧か同時に“要求”を表わす論理レベル
となった場合でも、回路全体がメタステーブル状態とな
り２つの要求信号に対し競合裁定が行なえなくなる期間
が生じない。したがって、要求信号の入力に対し即座に
承認信号が出力される。その結果、２つの要求信号のレ
ベル変化のタイミングにかかわらず、従来よりも確実で
速い競合裁定を行なうことが可能となる。
第１図は本発明の一実施例を示す論理回路図、第２図は
第１図におけるバッファ回路の伝達特性を示す図、第３
図は第１図の回路動作を説明するための波形図、第４図
は第１図におけるバッファ回路の一例を示す回路図、第
５図は第４図に示されるバッファ回路の入力論理しきい
値の設定方法を説明するための図、第６図はアービタ回
路の使用例を示すＤＲＡＭの概略ブロック図、第７図は
従来のアービタ回路の一例を示す論理回路図、第８図は
ＮＡＮＤゲートの伝達特性を示す図、第９図は第７図で
示されるアービタ回路の要求信号および承認信号のタイ
ムチャートを示す図である。 図において、Ｔ１およびＴ２は要求信号入力端子、Ｔ３
およびＴ４は承認信号出力端子、Ｔ５は入力端子、Ｔ６
は出力端子、］ａおよび１ｂは２人力ＮＡＮＤゲート、
２ａおよび２ｂは３人力ＮＡＮＤゲート、３ａおよび３
ｂはバッファ回路、Ｐ１およびＰ２はＰチャネルＭＯＳ
トランジスタ、Ｎ１およびＮ２はＮチャネルＭＯＳ｝ラ
ンジスタ、ＩＮＶ１およびＩＮＶ２はインバータ、１１
は電圧源、１２は接地である。 なお、図中、同一符号は同一または相当部分を示す。
第１図におけるバッファ回路の伝達特性を示す図、第３
図は第１図の回路動作を説明するための波形図、第４図
は第１図におけるバッファ回路の一例を示す回路図、第
５図は第４図に示されるバッファ回路の入力論理しきい
値の設定方法を説明するための図、第６図はアービタ回
路の使用例を示すＤＲＡＭの概略ブロック図、第７図は
従来のアービタ回路の一例を示す論理回路図、第８図は
ＮＡＮＤゲートの伝達特性を示す図、第９図は第７図で
示されるアービタ回路の要求信号および承認信号のタイ
ムチャートを示す図である。 図において、Ｔ１およびＴ２は要求信号入力端子、Ｔ３
およびＴ４は承認信号出力端子、Ｔ５は入力端子、Ｔ６
は出力端子、］ａおよび１ｂは２人力ＮＡＮＤゲート、
２ａおよび２ｂは３人力ＮＡＮＤゲート、３ａおよび３
ｂはバッファ回路、Ｐ１およびＰ２はＰチャネルＭＯＳ
トランジスタ、Ｎ１およびＮ２はＮチャネルＭＯＳ｝ラ
ンジスタ、ＩＮＶ１およびＩＮＶ２はインバータ、１１
は電圧源、１２は接地である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１の要求信号を受ける第１の論理手段と、第２の要求
信号を受ける第２の論理手段と、前記第１の論理手段か
らの出力信号に結合される第１のバッファ手段と、 前記第２の論理手段からの出力信号に結合される第２の
バッファ手段とを備え、 前記第１の論理手段は、さらに、前記第２の論理手段か
らの出力信号と、前記第２のバッファ手段からの出力信
号とを受けるように接続され、前記第２の論理手段は、
さらに、前記第１の論理手段からの出力信号と、前記第
１のバッファ手段からの出力信号とを受けるように接続
され、前記第１の論理手段は、前記第２の論理手段が受
ける第２の要求信号よりも早く第１の要求信号を受けた
とき、前記受けた第１の要求信号の承認を表わす第１の
論理レベルの第１の信号を出力し、前記第２の論理手段
は、前記第１の論理手段が受ける第１の要求信号よりも
早く第２の要求信号を受けたとき、前記受けた第２の要
求信号の承認を表わす第１の論理レベルの第２の信号を
出力し、前記第２の論理手段は、前記第１の論理手段か
ら前記第１の信号が出力されているときに、前記第２の
要求信号を受けても、その第２の要求信号の承認を示す
第１のレベルとは異なる第２の論理レベルの信号を出力
し、 前記第１の論理手段は、前記第２の論理手段から前記第
２の信号が出力されているときに、前記第１の要求信号
を受けても、その第１の要求信号の承認を示す第１のレ
ベルとは異なる第２の論理レベルの信号を出力し、 前記第１および第２の論理手段は、それぞれ、同時に前
記第１および第２の要求信号を受けたとき、前記第１お
よび第２の論理レベルの中間の第３のレベルの信号を出
力し、 前記第１のバッファ手段は、前記第３のレベルの信号に
応答して、前記第１のレベルの信号を導出し、 前記第２のバッファ手段は、前記第３のレベルの信号に
応答して、前記第２のレベルの信号を出力する、アービ
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060204A JP2569790B2 (ja) | 1989-03-13 | 1989-03-13 | アービタ回路 |
| US07/491,014 US4998027A (en) | 1989-03-13 | 1990-03-09 | Arbiter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060204A JP2569790B2 (ja) | 1989-03-13 | 1989-03-13 | アービタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238548A true JPH02238548A (ja) | 1990-09-20 |
| JP2569790B2 JP2569790B2 (ja) | 1997-01-08 |
Family
ID=13135387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060204A Expired - Fee Related JP2569790B2 (ja) | 1989-03-13 | 1989-03-13 | アービタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4998027A (ja) |
| JP (1) | JP2569790B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2634915B1 (fr) * | 1988-07-29 | 1990-10-19 | Somfy | Installation de commande de plusieurs recepteurs electriques susceptibles d'occuper au moins deux etats |
| EP0403269B1 (en) * | 1989-06-14 | 1995-11-08 | Matsushita Electric Industrial Co., Ltd. | Arbiter Circuit |
| US5148112A (en) * | 1991-06-28 | 1992-09-15 | Digital Equipment Corporation | Efficient arbiter |
| US5539337A (en) * | 1994-12-30 | 1996-07-23 | Intel Corporation | Clock noise filter for integrated circuits |
| US5614846A (en) * | 1995-10-26 | 1997-03-25 | International Business Machines Corporation | Latch circuit with state-walk logic |
| US6661860B1 (en) | 2000-01-04 | 2003-12-09 | Massachusetts Institute Of Technology | Multiple arbiter jitter estimation system and related techniques |
| US6617900B1 (en) * | 2000-01-31 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Arbitrator with no metastable voltage levels on output |
| JP2002092738A (ja) * | 2000-09-19 | 2002-03-29 | Matsushita Electric Ind Co Ltd | キャッシュドロア制御装置及びキャッシュドロア制御方法 |
| US6690203B2 (en) * | 2000-12-29 | 2004-02-10 | California Institute Of Technology | Method and apparatus for a failure-free synchronizer |
| US6952748B1 (en) | 2001-01-02 | 2005-10-04 | Advanced Micro Devices, Inc. | Voltage request arbiter |
| US6826642B1 (en) * | 2001-06-07 | 2004-11-30 | Cypress Semiconductor Corp. | Method and apparatus for the use of discriminators for priority arbitration |
| US6512397B1 (en) * | 2001-08-20 | 2003-01-28 | International Business Machines Corporation | Circuit structures and methods for high-speed low-power select arbitration |
| US6820151B2 (en) * | 2001-10-15 | 2004-11-16 | Advanced Micro Devices, Inc. | Starvation avoidance mechanism for an I/O node of a computer system |
| US7225283B1 (en) * | 2003-12-23 | 2007-05-29 | Cypress Semiconductor Corporation | Asynchronous arbiter with bounded resolution time and predictable output state |
| US7383370B1 (en) | 2005-03-31 | 2008-06-03 | Cypress Semiconductor Corporation | Arbiter circuit and signal arbitration method |
| US8327158B2 (en) * | 2006-11-01 | 2012-12-04 | Texas Instruments Incorporated | Hardware voting mechanism for arbitrating scaling of shared voltage domain, integrated circuits, processes and systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484273A (en) * | 1982-09-03 | 1984-11-20 | Sequoia Systems, Inc. | Modular computer system |
| CA1275310C (en) * | 1985-11-26 | 1990-10-16 | Katuhisa Kubota | Master slave latch circuit |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
-
1989
- 1989-03-13 JP JP1060204A patent/JP2569790B2/ja not_active Expired - Fee Related
-
1990
- 1990-03-09 US US07/491,014 patent/US4998027A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4998027A (en) | 1991-03-05 |
| JP2569790B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |