JPH02238598A - 多チャンネルアナログ入力処理装置 - Google Patents
多チャンネルアナログ入力処理装置Info
- Publication number
- JPH02238598A JPH02238598A JP5798989A JP5798989A JPH02238598A JP H02238598 A JPH02238598 A JP H02238598A JP 5798989 A JP5798989 A JP 5798989A JP 5798989 A JP5798989 A JP 5798989A JP H02238598 A JPH02238598 A JP H02238598A
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- Japan
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- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ計測システムにおける、多チャン
ネルアナログ入力処理装置に関するものである。
ネルアナログ入力処理装置に関するものである。
第３図は、従来の多チャンネルアナログ入力処理装置を
示すブロック図である。図において、１〜４は各々アナ
ログ入力信号ＣＨ１〜ＣＨ４を入力するアナログバッフ
了増幅回路、５はチャンネルアドレスＡによりアナログ
バッファ増幅回路１〜４からの複数のアナログ入力信号
ＣＩ｛ｉ〜ＣＨ４の１点を選んで出力するアナログマル
チプレクサ、６はアナログマルチプレクサ５からのアナ
ログ出力信号ＢをデジタルデータＣに変換するアナログ
・デジタル変換回路（以下Ａ／Ｄ変換回路という）、Ｔ
はＡＤ変換回路６からのデジタルデータＣをチャンネル
アドレスＡにより処理するデータ処理回路、８はアナロ
グマルチプレクサ５とデ夕処理回路７にチャンネルアド
レスＡを与えるアドレス発生回路である。
示すブロック図である。図において、１〜４は各々アナ
ログ入力信号ＣＨ１〜ＣＨ４を入力するアナログバッフ
了増幅回路、５はチャンネルアドレスＡによりアナログ
バッファ増幅回路１〜４からの複数のアナログ入力信号
ＣＩ｛ｉ〜ＣＨ４の１点を選んで出力するアナログマル
チプレクサ、６はアナログマルチプレクサ５からのアナ
ログ出力信号ＢをデジタルデータＣに変換するアナログ
・デジタル変換回路（以下Ａ／Ｄ変換回路という）、Ｔ
はＡＤ変換回路６からのデジタルデータＣをチャンネル
アドレスＡにより処理するデータ処理回路、８はアナロ
グマルチプレクサ５とデ夕処理回路７にチャンネルアド
レスＡを与えるアドレス発生回路である。
次に動作について説明する。ここで、第４図はその動作
を示すタイミングチャートである。アドレス発生回路８
は時刻ｔｏにて出力するチャンネルアドレスＡを切り換
え、アナログマルチプレクサ５とデータ処理回路７に供
給する。アナログマルチブレクサ５は受け取ったチャン
ネルアドレスＡに従って、アナログバノファ増幅回路１
〜４からのアナログ入力信号ＣＨ１〜ＣＨｄ中の１点を
選択してＡ／Ｄ変換回路６に出力する。このアナログマ
ルチプレクサ５からのアナログ出力信号Ｂは期間Ｔ１経
過後の時刻ｔ１に確定する。Ａ／Ｄ変換回路６はこのア
ナログ出力信号Ｂを、時刻ｔ２までの期間Ｔ２にてデジ
タルデータＣに変換し、データ処理回路７へ送る。デー
タ処理回路７はＡ／Ｄ変換回路６からのデジタルデータ
Ｃを、アドレス発生回路８からのチャンネルアドレスＡ
に従って処理する。ここで、データ処理回路７はこの処
理に、時刻ｔ２ より時刻ｔうまでの期間Ｔ３を要する
。
を示すタイミングチャートである。アドレス発生回路８
は時刻ｔｏにて出力するチャンネルアドレスＡを切り換
え、アナログマルチプレクサ５とデータ処理回路７に供
給する。アナログマルチブレクサ５は受け取ったチャン
ネルアドレスＡに従って、アナログバノファ増幅回路１
〜４からのアナログ入力信号ＣＨ１〜ＣＨｄ中の１点を
選択してＡ／Ｄ変換回路６に出力する。このアナログマ
ルチプレクサ５からのアナログ出力信号Ｂは期間Ｔ１経
過後の時刻ｔ１に確定する。Ａ／Ｄ変換回路６はこのア
ナログ出力信号Ｂを、時刻ｔ２までの期間Ｔ２にてデジ
タルデータＣに変換し、データ処理回路７へ送る。デー
タ処理回路７はＡ／Ｄ変換回路６からのデジタルデータ
Ｃを、アドレス発生回路８からのチャンネルアドレスＡ
に従って処理する。ここで、データ処理回路７はこの処
理に、時刻ｔ２ より時刻ｔうまでの期間Ｔ３を要する
。
従って、１チャンネル当たりの処理時間は、ＴＩ＋Ｔ２
＋Ｔ３となる。
＋Ｔ３となる。
従来の多チャンネルアナログ入力処理装置は以上のよう
に構成されて℃・るので、処理速度を上げるためには期
間ＴＩ，Ｔ２，Ｔ３をそれぞれ短縮しなければならず、
従って、アナログマルチフレクサ５や、Ａ／Ｄ変換回路
６の応答速度、さらにはデータ処理回路７の処理速度を
上げることが必要となり、装置全体のコストアノブにつ
ながり、さらに、回路が複雑になって発振等の原因にも
なるなどの課題があった。
に構成されて℃・るので、処理速度を上げるためには期
間ＴＩ，Ｔ２，Ｔ３をそれぞれ短縮しなければならず、
従って、アナログマルチフレクサ５や、Ａ／Ｄ変換回路
６の応答速度、さらにはデータ処理回路７の処理速度を
上げることが必要となり、装置全体のコストアノブにつ
ながり、さらに、回路が複雑になって発振等の原因にも
なるなどの課題があった。
尚、先行技術として、特公昭５９−２９６７号記載のも
のがある。
のがある。
この発明は、上記のような課題を解消するためになされ
たもので、アナログマルチプレクサ、Ａ／Ｄ変換回路、
データ処理回路等の応答速度や処理速度はそのままで、
１チャンネル当りの処理時間を短縮することができる多
チャンネルアナログ入力処理装置を得ることを目的とす
る。
たもので、アナログマルチプレクサ、Ａ／Ｄ変換回路、
データ処理回路等の応答速度や処理速度はそのままで、
１チャンネル当りの処理時間を短縮することができる多
チャンネルアナログ入力処理装置を得ることを目的とす
る。
この発明に係る多チャンネルアナログ入力処理装置は、
アドレス発生回路とデータ処理回路の間にチャンネルア
ドレスをラノチするアドレスランチ回路を挿入し、この
アドレスランチ回路とアドレス発生回路のタイミング制
御を行うアドレス制御回路を設けたものである。
アドレス発生回路とデータ処理回路の間にチャンネルア
ドレスをラノチするアドレスランチ回路を挿入し、この
アドレスランチ回路とアドレス発生回路のタイミング制
御を行うアドレス制御回路を設けたものである。
この発明におけるアドレスラノチ回路は、アナログマル
チプレクサ側のチャンネルアドレスとデータ処理回路側
のチャンネルアドレスのタイミングをずらせることによ
り、データ処理回路による当該チャンネルのデジタルデ
ータの処理期間中に、マルチブレクサにて次チャンネル
のアナログ入力信号の選択を始めることを可能にし、見
かけ上のデータ処理時間を短縮する。
チプレクサ側のチャンネルアドレスとデータ処理回路側
のチャンネルアドレスのタイミングをずらせることによ
り、データ処理回路による当該チャンネルのデジタルデ
ータの処理期間中に、マルチブレクサにて次チャンネル
のアナログ入力信号の選択を始めることを可能にし、見
かけ上のデータ処理時間を短縮する。
以下、この発明の一実施例を図について説明する。第１
図において、１〜４はアナログバノファ増幅回路、５は
アナログマルチプレクサ、６はＡ／Ｄ変換回路、７はデ
ータ処理回路、８はアドレス発生回路であり、第３図に
同一符号を伺した従来のそれらと同一 あるいは相当部
分であるため詳細な説明は省略する。９はアドレス発生
回路８からのチャンネルアドレスＡをラノチし、チャン
ネルアドレスＤとしてデータ処理回路７へ出力するアド
レスラッチ回路、１０は前記アドレス発生回路８におけ
るチャンネルアドレスＡの発生タイミングと、アドレス
ランチ回路９によるチャンネルアドレスＡのランチタイ
ミングの制御を行うアドレス制御回路である。
図において、１〜４はアナログバノファ増幅回路、５は
アナログマルチプレクサ、６はＡ／Ｄ変換回路、７はデ
ータ処理回路、８はアドレス発生回路であり、第３図に
同一符号を伺した従来のそれらと同一 あるいは相当部
分であるため詳細な説明は省略する。９はアドレス発生
回路８からのチャンネルアドレスＡをラノチし、チャン
ネルアドレスＤとしてデータ処理回路７へ出力するアド
レスラッチ回路、１０は前記アドレス発生回路８におけ
るチャンネルアドレスＡの発生タイミングと、アドレス
ランチ回路９によるチャンネルアドレスＡのランチタイ
ミングの制御を行うアドレス制御回路である。
次に動作について説明する。ここで、第２図はその動作
を示すタイミングチャートである。アドレス発生回路８
は時刻ｔｏにおいて切り換えたヲヤンネルアドレスＡを
アナログマルチプレクザ５に出力する。アナログマルチ
プレクサ５はそのチャンネルアドレスＡに従ってアナロ
グ入力信号ＣＨ１〜ＣＨＪ中の１点を選択してＡ／Ｄ変
換回路６に送り、Ａ／Ｄ変換回路６はそれをデジタルデ
−タＣに変換してデータ処理回路７へ送る。この時、ア
ナログマルチプレクサ５からのアナログ出力信号Ｂは期
間Ｔ１経過後の時刻ｔ１に確定し、Ａ ／ Ｄ変換回路
６は時刻ｔ１から時刻ｔ２までの期間Ｔ２にて変換処理
を実行するものであり、ここまでは従来の場合と同様で
ある。
を示すタイミングチャートである。アドレス発生回路８
は時刻ｔｏにおいて切り換えたヲヤンネルアドレスＡを
アナログマルチプレクザ５に出力する。アナログマルチ
プレクサ５はそのチャンネルアドレスＡに従ってアナロ
グ入力信号ＣＨ１〜ＣＨＪ中の１点を選択してＡ／Ｄ変
換回路６に送り、Ａ／Ｄ変換回路６はそれをデジタルデ
−タＣに変換してデータ処理回路７へ送る。この時、ア
ナログマルチプレクサ５からのアナログ出力信号Ｂは期
間Ｔ１経過後の時刻ｔ１に確定し、Ａ ／ Ｄ変換回路
６は時刻ｔ１から時刻ｔ２までの期間Ｔ２にて変換処理
を実行するものであり、ここまでは従来の場合と同様で
ある。
ここで、前記アドレス発生回路８０発生するチャンネル
アドレスＡはアドレスランチ回路９にも与えられている
。このアドレスラッチ回路９はアドレス制御回路１０の
制御によって、時刻ｔ２にてＡ／Ｄ変換回路６がデジタ
ルデータＣを出力するとほぼ同時に当該チャンネルアド
レスＡをラッチする。その後アドレス発生回路８は時刻
ｔ１ｌにおいて、アドレス制御回路１０の制御に従って
送出しているチャンネルアドレスＡを次チャンネルのア
ドレス値に切り換える。このチャンネルアドレスＡはア
ナログマルチプレクサ５およびアドレスラッチ回路９へ
送られる。データ処理回路７はアドレスラッチ回路９に
ラッチされたチャンネルアドレスＤに従って、Ａ／Ｄ変
換回路６からのデジタルデータＣの処理を実行する。デ
ータ処理回路７はこの処理にも従来と同様に、時刻ｔ２
より時刻ｔ３までの期間Ｔ３を要する。
アドレスＡはアドレスランチ回路９にも与えられている
。このアドレスラッチ回路９はアドレス制御回路１０の
制御によって、時刻ｔ２にてＡ／Ｄ変換回路６がデジタ
ルデータＣを出力するとほぼ同時に当該チャンネルアド
レスＡをラッチする。その後アドレス発生回路８は時刻
ｔ１ｌにおいて、アドレス制御回路１０の制御に従って
送出しているチャンネルアドレスＡを次チャンネルのア
ドレス値に切り換える。このチャンネルアドレスＡはア
ナログマルチプレクサ５およびアドレスラッチ回路９へ
送られる。データ処理回路７はアドレスラッチ回路９に
ラッチされたチャンネルアドレスＤに従って、Ａ／Ｄ変
換回路６からのデジタルデータＣの処理を実行する。デ
ータ処理回路７はこの処理にも従来と同様に、時刻ｔ２
より時刻ｔ３までの期間Ｔ３を要する。
このデジタルデータＣの処理中に、アドレス発生回路８
からの次チャンネルのチャンネルアドレスＡに従って、
アナログマルチプレクサ５では次チャンネルのアナログ
入力信号ＣＨ１〜ＣＨ２の選択が並行して開始される。
からの次チャンネルのチャンネルアドレスＡに従って、
アナログマルチプレクサ５では次チャンネルのアナログ
入力信号ＣＨ１〜ＣＨ２の選択が並行して開始される。
ここで、アドレスラッチ回路９でチャンネルアドレスＡ
をラノチした後、ただちにアドレス発生回路８から次チ
ャンネルのアドレス値を発生するようにアドレス制御回
路１０によるタイミング制御を行えば、時刻ｔ２から時
刻ｔ４までの期間Ｔ４をほぼ″０″にすることができる
。従って、１チャンネル当たりの処理時間は、ほぼＴＩ
＋Ｔ２にまで短縮することが可能となる。
をラノチした後、ただちにアドレス発生回路８から次チ
ャンネルのアドレス値を発生するようにアドレス制御回
路１０によるタイミング制御を行えば、時刻ｔ２から時
刻ｔ４までの期間Ｔ４をほぼ″０″にすることができる
。従って、１チャンネル当たりの処理時間は、ほぼＴＩ
＋Ｔ２にまで短縮することが可能となる。
以上のように、この発明によれば、アナログマルチプレ
クサ側のチャンネルアドレスをデータ処理回路側のチャ
ンネルアドレスより先に送出させ、デジタルデータの処
理中に次チャンネルのアナログ入力信号の入力を始める
ように構成したので、小規模な回路の追加だけで、応答
速度や処理速度の速いアナログマルチプレクサ、Ａ／Ｄ
変換回路、データ処理回路等を用いることなく１チャン
ネル当たりの処理時間を短縮することができ、回路構成
がシンプルで発振等の心配もなく、安価な多チャンネル
アナログ入力処理装置が得られる効果がある。
クサ側のチャンネルアドレスをデータ処理回路側のチャ
ンネルアドレスより先に送出させ、デジタルデータの処
理中に次チャンネルのアナログ入力信号の入力を始める
ように構成したので、小規模な回路の追加だけで、応答
速度や処理速度の速いアナログマルチプレクサ、Ａ／Ｄ
変換回路、データ処理回路等を用いることなく１チャン
ネル当たりの処理時間を短縮することができ、回路構成
がシンプルで発振等の心配もなく、安価な多チャンネル
アナログ入力処理装置が得られる効果がある。
第１図はこの発明の一実施例による多チャンネルアナロ
グ入力処理装置を示すブロック図、第２図はその動作を
示すタイミングチャート、第３図は従来の多チャンネル
アナログ入力処理装置を示すブロック図、第４図はその
動作を示すタイミングチャートである。 ５はアナログマルチプレクサ、６はＡ／Ｄ変換回路、７
はデータ処理回路、８はアドレス発生回路、９はアドレ
スラッチ回路、１０はアドレス制御回路。 なお、図中、同一符号は同一 又は相当部分を示す。
グ入力処理装置を示すブロック図、第２図はその動作を
示すタイミングチャート、第３図は従来の多チャンネル
アナログ入力処理装置を示すブロック図、第４図はその
動作を示すタイミングチャートである。 ５はアナログマルチプレクサ、６はＡ／Ｄ変換回路、７
はデータ処理回路、８はアドレス発生回路、９はアドレ
スラッチ回路、１０はアドレス制御回路。 なお、図中、同一符号は同一 又は相当部分を示す。
Claims (1)
- 複数のアナログ入力信号の中の１つをチャンネルアドレ
スに従って選択するアナログマルチプレクサと、前記ア
ナログマルチプレクサからのアナログ出力信号をデジタ
ルデータに変換するアナログ・デジタル変換回路と、前
記アナログ・デジタル変換回路からのデジタルデータを
前記チャンネルアドレスに従って処理するデータ処理回
路と、前記アナログマルチプレクサと前記データ処理回
路への前記チャンネルアドレスを生成するアドレス発生
回路と、前記アドレス発生回路から前記データ処理回路
へ送られる前記チャンネルアドレスをラッチするアドレ
スラッチ回路と、前記アドレス発生回路のチャンネルア
ドレス発生タイミング、および前記アドレスラッチ回路
による前記チャンネルアドレスのラッチタイミングを制
御するアドレス制御回路とを備えた多チャンネルアナロ
グ入力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057989A JPH07118040B2 (ja) | 1989-03-13 | 1989-03-13 | 多チャンネルアナログ入力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057989A JPH07118040B2 (ja) | 1989-03-13 | 1989-03-13 | 多チャンネルアナログ入力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238598A true JPH02238598A (ja) | 1990-09-20 |
| JPH07118040B2 JPH07118040B2 (ja) | 1995-12-18 |
Family
ID=13071421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057989A Expired - Fee Related JPH07118040B2 (ja) | 1989-03-13 | 1989-03-13 | 多チャンネルアナログ入力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118040B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148733A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 多重化変調装置 |
-
1989
- 1989-03-13 JP JP1057989A patent/JPH07118040B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148733A (ja) * | 1986-12-11 | 1988-06-21 | Nec Corp | 多重化変調装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118040B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |