JPH02239331A - データ処理システム及びその命令実行を促進する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、データ処理システムに関し、特にパイプライ
ン手法およびストア・スルー（書込みスルー）キャッシ
ュ法を用いて実現されるデータ処理システムに関する。

書込み命令オペランド・アドレスの完了時と書込み命令
オペランドの完了時との間の期間内に命令を処理する装
置および方法である。

（関連技術の説明） 前記パイプライン手法は、データ処理システムの性能を
増強するため広く用いられている。この手法においては
、データ処理システムは、各々が選択された期間に１つ
の命令の一部を処理する種々のセグメントに区切られて
いる。この手法を用いると、個々の命令の実行は、典型
的には、非パイプライン方式のデータ処理システムにお
ける命令の実行よりもパイプライン方式における方が長
い時間を要する。しかし、パイプライン方式のデータ処
理システムにおいては、選択された各期間内に１つの命
令を実行することができ、これによりパイプライン方式
のデータ処理システムにおける命令実行速度は向上する
。

この向上した命令実行速度は、命令実行の順序立ったシ
ーケンスを保持することによって達成される。しかし、
典型的にはデータ処理システムの実行装置において行わ
れるオペランド処理操作は、色々な時間量を取り得る。

パイプライン手法は、実行による如何なる可能な操作で
も選択された期間内に完了することを許すに充分に長い
選択された期間を提供することにより、この処理時間の
変動を許容し得る。このような解決法は、データ処理シ
ステム性能にとって不利となる。

実行装置の処理時間の変動に対する第２の解決法は、比
較的短い実行装置の選択された期間を提供し、比較的長
い期間を要する実行装置における操作のため他の命令セ
グメントの処理を中断することである。パイプライン方
式のデータ処理システムにおいて実現が比較的容易なこ
の試みは、結果としてデータ処理システムの各部をかな
りの時間にわたり遊休状態とする。最後に、実行装置に
よる問題処理時間の変動は、結果として得るオペランド
を正しいシーケンスで再びアセンブルする制御装置と共
に、並行（実行）処理装置により対処することができる
。この試みは、データ処理システムにおける実質的な余
分な装置、ならびに処理操作の妥協を阻害する制御の機
能性の実質的な増強を必要とする。

実行装置による増加した実行時間を含む諸操作は、下記
のようにデータ処理システムの性能に対する衝撃となり
得る。書込み命令の処理は、例え仮想メモリー環境（即
ち、データ処理装置が、実行キャッシュ装置および主記
憶装置が典型的に実アドレスを１つのオペランドと関連
させ、アドレスの変換が仮想メモリー管理装置内で起生
ずる間、仮想アドレスをオペランドと関連させる。）に
おいて処理される場合でさえ、関連するオペランド自体
の完了より以前の時点において完了される関連するオペ
ランド・アドレスを結果としてもたらし得る。本発明の
望ましい実施態様のストア・スルー（書込みスルー）・
キャッシュ法においては、実アドレスが主記憶装置にお
ける格納のため要求される。関連した遅延の間、実行装
置に関与する命令の処理が延期され、オペランドの実行
完了を棚上げする。

従って、パイプライン方式のデータ処理システムの実行
装置と関連するキャッシュ装置が書込み命令と関連する
オペランド・アドレスの可能化と書込み命令と関連する
オペランドの可能化との間の間隔において操作を継続す
ることを許容する装置および関連する手法に対する需要
が存在してきた。

（発明の特徴） 本発明の一目的は、改善されたデータ処理システムの提
供にある。

本発明の一特徴は、少なくとも１つのパイプライン方式
データ処理システムおよびこれと共に含まれる記憶装置
を備えた改善されたデータ処理システムの提供にある。

本発明の別の特徴は、実行装置のキャッシュ記憶装置に
対するストア・スルー法を用いて、パイプライン方式デ
ータ処理システムに増強された改善実行速度を提供する
ことにある。

本発明の更に別の特徴は、１つの吉込み操作と関連する
１つのオペランド・アドレスが得られる時とこの書込み
操作と関連するオペランドが得られる時との間に命令の
処理が可能な実行キャッシュ装置を提供することにある
。

本発明の更に特定の特徴は、読出し命令が書込み命令と
面突しない時、実行キャッシュ装置による未済の書込み
命令の完了に先立ち、実行キャッンユ装置における読出
し命令を処理することにある。

（発明の要約） 上記および池の特徴は、本発明によれば、実行装置が書
込み命令オペランドを調製中、書込み命令オペランド・
アドレスを格納するための装置をＥ−キャッシュ内に含
むことにより達成される。

書込み命令オペランド・アドレスを格納する際、タグ登
録簿ユニットにおける書込み命令アドレスによりアドレ
ス指定される場所がこれに「妥当な」オペランドを格納
する時、「ヒット」信号がこれと共に格納される。Ｅキ
ャッシュ装置内には、Ｅキャッシュ装置に対して新たに
与えられるアドレスが格納された書込み命令オペランド
・アドレスと競合する時を判定する装置が含まれる。

このＥキャッシュ装置に対し新たに与えられたアドレス
が読出し命令と関連し、記憶された書込み命令オペラン
ド・アドレスと競合せず、またＥキャッシュのタグ登録
簿ユニットに与えられる時結果として「ヒット」信号を
生じる時は、関連する読出し命令はこのＥキャッシュ装
置により処理される。これらの条件が妥当しない時は、
格納された書込み命令オペランド・アドレスと共に書込
み命令オペランドが記憶装置に送られて、「ヒット」信
号が書込み命令オペランド・アドレスで記憶されるまで
、このアドレスはＥキャッシュ装置の入力レジスタに記
憶される。

本発明の上記および池の特徴については、図面と共に以
降の記述を読めば理解されよう。

（実施例） （１，図面の詳細な説明） 本発明は、あるタイプの命令が上流側の装置により実行
され、他のタイプの命令がプロダクション・ラインの終
りに実行される間にプロダクション・ラインから落とさ
れるデータ処理システムにおいて機能する。このデータ
処理装置のアドレス装置は、「非記憶」命令ならばこの
命令を実行するための装置を含む。アドレス装置におい
て実行されたことにより、この「非記憶」命令は、プロ
ダクション・ラインから有効に落とされ、即ち取り除か
れ、従って、以後プロダクション・ラインにおける如何
なるサイクルも要求せず、これによりシステムの処理能
力を改善する。

第１図は、サイ・クル・プロダクション・パイプライン
・データ処理システム１のブロック図を示している。含
まれているのは、中央処理装置（ＣＰＵ）２、仮想記憶
管理装置（ＶＭＭＵ）４、キャッシュ装置６、記憶サブ
システム８、および入出力周辺装置１０である。このキ
ヤノンユ装置６、記憶サブシステム８および周辺入出力
装置１０は、全てシステム・バス１２に対して共通に接
続されている。メモリー８は、命令およびオペランドを
格納する。即時実行される可能性が高いオペランドおよ
び命令は、記憶サブシステム８からキャッシュ装置６へ
送られる。

ＣＰＵ２は、キャッシュ装置６から命令を受け取り、こ
れら命令の実行中に、この命令の仮想アドレス部分をＶ
ＭＭＵ４へ送出する。このＶＭＭＵ４は、仮想アドレス
を物理的アドレスへ変換し、この物理アドレスは必要な
オペランドを取り出すためキャッシュ装置６へ与えられ
てＣＰＵ２が命令を実行することを許容する。

入出力装置ＩＯは、自らの装置を備えたいくつかの周辺
コントローラ、あるいは周辺コントローラおよび装置を
制御する入出力ブロセ・ンサを典型的に表し、あるいは
通信サブシステムを典型的に示している。

第２図は、ブロック図形態で、ＣＰＵ２およびキャッシ
ュ装置６を構成する主要要素を示している。ＣＰＵ２は
、命令（１）装置２−２、Ａユニット２−４、および多
数の実行（Ｅ）ユニット２−６を含む。実行ユニット２
−６は、科学計算命令プロセッサまたは商業計算命令プ
ロセッサでよい。しかし、説明を簡単にするため、本発
明の理解に充分な実行装置２−６の１つのみについて述
べる。

キャッシュ装置６は、■キャッシュ６−２およびＥキャ
ッシュ６−４を含む。■キャッシュ６−２は、実行され
るべき命令を記憶し、Ｅキャッシュ６−４は、命令が演
算するオペランドを格納する。

！ユニット２−２は、実質的に２つの機能を実施する。

このＩユニットは、ｌキャッシュ６−２から命令をブリ
フエ’／チして、これら命令を分解し、池のユニット即
ちＡユニット２−４およびＥユニット２−６が如何にし
て命令を更に処理するかを判定する。

Ａユニット２−４は、■ユニソト２−２から命令を受け
取り、もしこの命令がレジスタ間命令あるいは分岐命令
ならばこれを実行する。この命令がＥユニット２−６に
より実行されるべき時、Ａユニット２−４は仮想アドレ
スをＶＭＭＵ４へ送り、これがこのアドレスをＥキャッ
シュ装置６一４に対する物理アドレスへ変換する。Ｅキ
ャッシュ６−４は、■キャッシュ６−２からの命令ユニ
ット２−２により最初に受け取られる命令の実行の完了
のため、オペランドをＥユニット２−６へ送る。

Ａユニット２−４はまた、分岐命令の実行を完了して、
分岐アドレスを命令ユニット２−２へ戻し、これが分岐
アドレスにより指定される１キャッシュ６−２における
場所における次の命令を要求する。Ａユニット２−４お
よびＥユニット２−６の両者は、プログラマからアクセ
スできるレジスタ、いわゆるソフトウエア・ビジブル・
レジスタの内容を格納するレジスタ・ファイルを含む。

！キャッシュ６−２およびＥキャッシュ６−４の両者は
システム・バスｌ２と接続され、それらの内容はメモリ
ー８から受け取る命令およびオペランドにより更新され
る。

命令は、ＣＰＵ２の各要素によりプロダクション・パイ
プライン方式で実行される。即ち、■ユニソト２−２は
Ｉキャッシュ６−２から命令を受け取り、これを分解し
た後、この命令をＡユニッｌ−　２−４へ送ル。Ａユニ
ツＩ−　２　−　４　１；！、この命令を実行するか、
あるいはＥキャッシュ６−４をアドレス指定するために
変換するように仮想アドレスをＶＭＭＵ４へ送る。Ｅキ
ャッシュ６−４は、指定されたオペランドをＥユニ，ト
２−６へ送る。

Ａユニット２−４が■ユニット２−２からの第１の命令
のその部分を実行中、■ユニット２一２は■キャッシュ
６−２から第２の命令およびその後の命令を取り出す。

Ａユニット２−４がＶＭＭＵ４に対して最初の命令によ
り指定される仮想アドレスを送出し■ユニット２−２へ
それを通知する時、■ユニット２−２は第２の命令をＡ
ユニット２−４へ送出する。ＶＭＭＵ４はＥキャッシュ
６−４をアドレス指定し、Ａユニット２−４はパイプラ
インにおける第２の命令を処理する。Ｅユニット２−６
が第１の命令を実行中、ＶＭＭＵ４は、Ａ　ユニ．，ト
２−４が第３の命令の仮想アドレスを生成しつつある間
、第２の命令のオペランドを取り出ためＥキャッシュを
アドレス指定することができる。一方、■ユニット２−
２は第４の命令を分解して以降の命令の１つを取り出す
。従って、この典型的な事例においては、プロダクショ
ン・ラインを進みつつある５つの命令があり得る。

しかし、Ａユニット２−４がソフトウエア・ビジブル・
レジスタのある命令を実行できるため、これら命令は、
その実行がＡユニットにより完了すると直ちに、プロダ
クション・ラインから外される。同様に、Ａユニット２
−４が分岐命令を処理しつつありかつこの分岐の条件が
満たされると、Ａユニット２−４は直ちに分岐アドレス
を！ユニット２−２へ送り、この分岐命令はブログクシ
ョン・ラインから外される。このモードおよび操作方法
は、結果として従来技術と比較して処理能力を増加する
。

第３図は、命令ユニット２−２、Ａユニット２−４、実
行ユニット２−６の構成要素およびその各々の相互接続
をより詳細に示している。命令ユニノト２−２のＰカウ
ンタ２−２００は、Ａユニット２−４により仮想アドレ
スをロードされる。この仮想アドレスは、パイプライン
に対して与えられるべき次の命令の場所の夏キャッシュ
６−２におけるアドレスである。Ｉ　−　Ｆ　Ｅ　Ｔ　
Ｃ　Ｈサイクルの間、この仮想アドレスは加算器２−２
０２、およびレジスタＶＡＯ　　２−２０４またはレジ
スタＶＡＩ２−２０６を介してＩキャッシュ６−２へ転
送される。

レジスタＶＡＯ　　２−２０４またはレジスタＶ／Ｍｌ
２−２０６の一方は、分岐命令が取り出されるまで使用
される。従って、もしレジスタＶＡＯ　　２−２０４が
活動状態にあるならば、分岐命令によりもとめられるア
ドレスはレジスタＶＡＩ　　２−２０６に格納される。

分岐アドレスが個々にＶＡＯ　　２−２０４　　および
ＶＡＩ　　２−２０６　　レジスタに保持される理由は
、もし命令が条件付き分岐である場合、この条件は満た
されるかあるいは満たされない故である。

もしこの条件が満たされなければ、分岐は生じない。こ
れにより、分岐のため求められるアドレスを使用するか
あるいは使用しないかの選択をシステムに与える。ファ
ームウエアの制御下にあるＰカウンタ２−２００は、１
ワード命令の場合は１だけ、２倍ワード命令の場合は２
だけ増分され、あるいは分岐アドレスにより置換される
。

この命令は、Ｉキャッシュ６−２からストリング・バッ
フｙ　Ａ　２−２２０あるいはストリング・バッファＢ
２−２２１へ読出される。ここで再び、１組のストリン
グ・バッファは、分岐命令が存在するまでＩキャッシュ
６−２から連続する命令を受け取る。この時、この分岐
命令に続く命令が他のストリングのバッファに格納され
る。例えば、もしストリング・パッファＡ　２−２００
が使用されつつあったならば、分岐命令に続く命令はス
トリング・パッファＢ２−２２１に格納される。処理能
力は、分岐条件が満たされかつエユニット２−２がスト
リング・パンフ１Ｂ　２−２２１から分岐ストリングを
取り出す場合に、両方の組みの命令を格納することによ
り改善される。

命令は、■キャッシュ６−２からストリング・バッファ
Ａ　２−２２０またはストリング・バッファＢ２−２２
１へ読出される。ここで再び、分岐命令があるまで、１
組のストリング・パッファがＩキャッンユ６−２から連
続する命令を受け取る。分岐命令に続く命令が池のスト
リングのバッファに格納される。例えば、もしストリン
グ・パッファＡ　２−２２０が使用されつつあったなら
ば、分岐命令に続く命令はストリング・バッフｙＢ２−
２２１に格納されることになる。処理能力は、分岐条件
が満たされて■ユニット２−２がストリング・バッファ
Ｂ２−２２１から分岐ストリングを取り出す場合に、両
方の組の命令を格納することにより改善される。

命令は次に、命令の種類が何であるかを判定する命令分
解および資源コントロール２−２１０へ送ラれる。即ち
、もしこれがソフトウ゛エア・ビジブル・レジスタ間命
令であれば、Ａユニット２−４により実行され、メモリ
ー命令であればＥユニット２−６により実行されること
になる。

命令は、命令分解ロジック２−２１０からＡユニット制
御ストア２−４３０をアドレス指定するＡユニット曝フ
ァームウエアーアドレスージエネレータ２−２０８へ送
られる。アドレス指定された場所の内容は、Ａユニット
２−４におけるＲＤＲ（Ａ）レジスタ２−４０６に格納
される。ストリング・パッファ２−２２０または２−２
２１からの命令信号■ＩＮＳＴＲ　Ｏ−３１が１ユニ・
ント２−２の命令（ＲＩＮＳＴＲ）レジスタ２−４００
へ転送される。もしこの命令がＥユニント２−６により
実行されるならば、これまたＥユニット２−６の先入れ
先出しレジスタ（Ｆ　ｒ　Ｆ　Ｏ）　２−６００に格納
される。この命令もまた、Ｉユニント２−２からの信号
［−ＢＥＧＩＮの一制御下でＡユニット２−４における
ＯＰ−ＣＯＤＥレジスタ２−４０２に格納される。命令
（　ＲＩＮＳＴＲ）レジスタ２−４００とＯ　Ｐ　−　
Ｃ　Ｏ’Ｄ　Ｅレジスタ２−４０２の両方が、各々３２
ビットの２倍ワードを格納する。もしある命令が２また
は３の２倍ワードを要求すると、この命令に対するＯＰ
−ＣＯＤＥがＯＰ−ＣＯＤＥレジスタ２−４０２に止ま
るが、この命令の各２倍ワードは更に命令（　ＲＩＮＳ
ＴＲ）レジスタ２−４００に格納される。

ＯＰ−ＣＯＤＥレジスタ２−４０２の出力は、主として
ＯＰ−ＣＯＤＥレジスタ２−４０２およびＲＤＲ（Ａ）
レジスタ２−／１０６にそれぞれ格納されたＯＰ−ＣＯ
ＤＥおよびファームウエア・ビットの制御下でレジスタ
・ファイル２−４０４のアドレス指定のため使用される
。レジスタ・ファイル２−４０４は、ソフトウエア・ビ
ジブル・レジスタを含む。もし実行中の命令が記憶命令
であれば、仮想アドレスが生成されて演算論理装置（Ａ
ＬＵ）２−４１２を介してＶＭＭＵ４へ送られる。Ｅユ
ニット２−６により実行された命令に応じて、ＡＬＵ２
−４１２に対する入力は、命令（　ＲＩＮＳＴＲ）レジ
スタ２−４００、ＯＰ−ＣＯＤＥレジスタ２−４０２、
レジスタ・ファイル２−４０４またはプログラム・カウ
ンタ２−４１６によりＡ側へ与えることができる。ＡＬ
Ｕ２−４１２のＢ側入力は、指標あるいはオフセット操
作のための指標シフタ２−４１０により、加算器２−４
０８を介してあるいはレジスタ・ファイル２　−４０４
から与えられる。もしこれが例えばレジスタ命令ならば
、レジスタ・ファイル２−４０４におけるソフトウエア
・ビジブル・レジスタの内容のシフト操作をシフタ２−
４１４へ与えることができ、そしてレジスタ・ファイル
２−４０４の出力を命令により指定されるビット数だけ
シフトでき、また読出された同じレジスタにおけるレジ
スタ・ファイル２−４０４に再び格納することができる
。

条件付き分岐命令の場合は、ＲｒＮＳＴＲレジスタ２−
４００およびＡＬＵ２−４１２からの信号が分岐ロジッ
ク２−４０１へ与えられる。ロード信号Ａ−Ｐ−ＬＤな
る出力は、■キャッシュ６−２へ送られる分岐アドレス
信号Ａ　−　Ｂ　Ｒ　Ａ　Ｎ　Ｃ　Ｈを受け入れるため
、Ｐカウンタ２−２００を使用可能状態にする。

Ａユニット２−４が命令の実行を完了すると、信号Ａ−
ＤＯＮＥが！ユニット２−２の命令分解ロジック２−２
１０へ送られる。これは、■ユニット２−２へストリン
グ・バッファＡ　２−２２０または２−２２１に格納さ
れた次の命令をＡユニット２−４へ、また必要に応じて
Ｅユニット２−６へ送出するよう通知する。もし命令が
Ｅユニット２−６による実行を求めるならば、■ユニッ
ト２−２はこの命令をＩ−ＥＬＡＳＴおよびＩ−ＥＦ　
Ｉ　ＲＳＴ信号の制御下で、命令ＦＩＦＯ２−６００へ
送出する。これらの信号は、命令Ｆ　Ｉ　Ｆ　Ｏ　２−
６００のローディングを制御する。

分解信号が生成される時、Ａユニット２−４により信号
１−ＢＥＧＩＮ信号が受け取られ、システムは保持モー
ドにはなく、クロック・ロジックを含まないロジック・
ブロックが機能停止モードになることはない。

信号ＣＲＡＣＫは、使用可能ロジック／フリップフロッ
プ２−２２２が使用可能状態になる時命令を分解するた
めに生成され、ストリング・バッファＡ　２−２２０ま
たはストリング・バッファＢ２−２２１が少なくとも１
つの命令を格納し、Ａユニット２−４がＡＤＯＮＥ信号
を生成してＡユニットが次の命令の処理のため使用可能
であることを示す。

■ユニット２−２は、分解される命令がＥユニット２−
６により実行されるならば、使用可能ロジック／フリッ
プフロップ２−２２２によりＩ−ＥＦＩＲＳＴおよびＩ
−ＥＬＡＳＴ信号を生成する。両方の信号はＩ　−Ｆ　
Ｉ　ＦＯ２−６００へ与えられる。Ｉ一ＥＦ　Ｉ　ＲＳ
Ｔ信号は、Ｉ　−Ｆ　Ｉ　ＦＯ　２−６００を使用可能
状態にして、２倍ワード命令を格納させる。

■ユニット２−２がＡユニット２−４において実行され
るべき命令を送出すること、またこの命令がＥユニット
２−６において実行されるものであればＦ　Ｉ　Ｆ　Ｏ
　２−６００に対してのみ送出することに注意されたい
。Ｅユニット２−６においては、ＦＩＦＯ２−６００が
実行する次の命令が、Ｅユニット制御ストア２−６０４
のアドレス場所を生成する次のアドレス・ジエネレータ
２−６０２へ与えられる。

ファームウエア・ワードはレジスタＲＤＲ　（Ｅ）２−
６０６に格納される。命令ＦＩＦＯ２−６００は４つま
での命令を格納する。

Ａユニット２−４がその仮想アドレスをＶＭＭＵ４へ送
出する時、ＶＭＭＵ４はＥキャッシュ６−４をアドレス
指定する物理アドレスを生成する。

このアドレス指定された場所の内容は、単一ワード転送
のための信号ＬＤ−ＤＡＴ−００１５あるいは２倍ワー
ド転送のための信号ＬＤ−ＤＡＴ−１６３１により、Ｅ
ユニット２−６におけるレジスタ・ファイル２−６１０
に格納される。信号ＬＤ−ＤＡＴ一・００１５はまた、
もし第１のワードがＥキャッシュ６−４のワード境界に
なかったならば、転送の第２のワードを受け入れるため
データＦ　Ｉ　ＦＯ２−６３０の書込みアドレスを１だ
け増分する。このデータは、命令が作動するオペランド
レジスタに格納される命令を実行する。典型的な命令は
、乗算命令である。

この命令に対して、Ａユニット２−４は、仮想アドレス
の１６進数４０をＶＭＭＵ４へ送ることにより１ダミー
・サイクルを生じる。この結果、信号ＬＤ−ＤＡＴ　　
１６３１を「ダミー」オペランドを持つデータＦＩＦＯ
２−６３０へ送ることにより、Ｅキャッシュ６−４が１
ダミー・サイクルを生じる。

■ユニット２−２において命令が分岐を求めて変位を有
するならば、命令分解ロジック２−２１０からの変位が
加算器２−２０２へ与えられて、Ｐカウンタ２−２００
の内容に加算され、またレジスタＶＡＯ　　２−２０４
またｉｔレ，’スタＶＡＩ　　２−２０６（７）いずれ
か一方に格納され、■キャッシュ６−２へ与えられる。

乗算器２−６１６は、レジスタ・ファイル２　−６１０
のＡ＆Ｂボートと接続されて、シフタ２−６１８および
Ｑレジスタ２−６２０に関して部分積を生じて格納する
。この部分積は、結果のマルチブレクサ（ＭＵＸ）２−
６２２へ与えられ、レジスタ・ファイル２−６１０の積
算場所に格納される。乗算が完了すると、最終結果がレ
ジスタ・ファイル２　−６１０のソフトウエア・ビジブ
ル・レジスタの１つに格納される。

スワッパ・ロジック２−６１２は、２倍ワード内のスワ
ッピング・ワードおよび単一ワード内のスワッピング・
バイトに対するレジスタ・ファイル２−６ｌＯのＢ側か
らオペランドを受け取る。１６ビット・ワードは、２つ
の８ビット・バイトからなっている。２倍ワードは、２
つの１６ビットの単一ワードあるいは４つの８ビット・
バイトからなっている。

符号エクステンダ２−６１４は、２倍ワードの最上位ビ
ットの左方にその２倍ワードの高次の位置の符号を反復
する。

結果として得る浮動小数点の指数部の計算においては、
ＣＴ１およびＣＴ２カウンタ２　−６２４が使用される
。浮動小数点オペランドの仮数部は、従来の方法でＡ　
Ｌ　Ｕ　２−６０８およびシフタ２　−６１８を経て処
理される。

Ａユニット２−４を持つレジスタ・ファイル２−４０４
およびＥユニット２−６におけるレジスタ・ファイル２
−６１０の双方におけるソフトウエア・ビジブル・レジ
スタは、共に同じ情報を含むように連続するサイクルで
更新される。これは、レジスタ・ファイル２−６１０を
使用可能にする１つの更新信号Ａ−ＵＰＤＴと、レジス
タ・ファイル２−６１０のＤターミナルに対するレジス
タ・ファイル２−４０４のＤターミナルからのデータを
格納するためレジスタ・ファイル２−６１０のアドレス
・ターミナルに与えられる６つのＡ−ＡＤＲ信号とを生
成するため、ロジック２−４２０に与えられるＲＤＲ（
Ａ）レジスタ２−４０６からのファームウエア信号によ
り達成される。同様に、レジスタＲＤＲ　（Ｅ）　２−
６０６からのＥ−ＵＰＤＴ信号は、ロジック２−６０１
からの信号Ｅ−ＡＤＲにより指定されるアドレスにデー
タを格納するようにレジスタ・ファイル２　−４０４を
使用可能状態にする。ロジック２−６０１は、命令ＦＩ
ＦＯ２−６００からの命令信号およびレジスタＲＤＲ　
（Ｅ）２−６０６からのファームウエア信号からＥ−Ａ
ＤＲを信号する。

Ａユニット２−４のプログラム・カウンタ２−４１６は
、次の命令のアドレスを格納する。Ｉ二二．ット２−２
のＰカウンタ２＝２００もまた、次の命令のアドレスを
格納する。２つのレジスタがある理由は、条件付き分岐
の場合に、■ユニット２−２のＰカウンタ２−２００が
使用される場合にはこれが分岐アドレスを格納するが、
プログラム・カウンタ２−４１６はこの分岐アドレスは
格納せず、その時実行中のシーケンスの次のアドレスを
格納しているからである。

次に第４図においては、本発明の理解に必要であるＥキ
ャッシュ６−４の構成要素が示される。

１つの命令と関連する１つのアドレスがアドレス・ユニ
ット２−４からＶＭＭＵ４へ転送され、ここで（アドレ
ス・ユニット２−４からの）仮想ア・ドレスが実アドレ
スへ変換される。この実アドレスは、実アドレス・レジ
スタ６−４０１に入力される。

従来技術においては、実アドレス・レジスタのアドレス
は、タグ登録簿ユニット６−４０３に対して与えられ、
タグ登録簿ユニット６−４０３が「妥当」信号（関連す
るオペランドが干渉しないことを示す）と共に与えられ
たアドレスを格納する時、「ヒット」信号が生成され、
読出し命令の場合は、実アドレス・レジスタ６−４０１
におけるアドレスと関連する場所における記憶装置６−
４０４のオペランドが、データ・アウト・レジスタ６−
４１１を介Ｌ，てＥユニット２−６へ転送される。実ア
ドレス・レジスタ６−４０１におけるアドレスがタグ登
録簿ユニット６−４０３に格納されないか、あるいはこ
のアドレスは格納されるが「妥当」信号がこれと共には
存在しない時は、「ミス」信号が生成される。読出し命
令の場合は、実アドレス・レジスタにおけるアドレスが
ミス・レジスタ６　−４０２へ入れられ、バス・インタ
ーフェース装置７へ与えられ、制御信号と共にシステム
・バス１２に与えられる。要求されたオペランドは記憶
装置８から検索されて、システム・バス１２、パス・イ
ンターフェース装置７およびバス・データ・イン・レジ
スタ６−４０８を介して記憶装置６−４０４へ転送され
、ここでオペランドは実アドレスーレジスタ６−４０１
のアドレスにより決定される場所に格納される。前記「
妥当」信号は、タグ登録簿ユニット６−４０３の関連す
る場所に格納される。「ミス」信号が存在し（即ち、「
ヒット」信号が存在しない）、また書込み命令が実アド
レス・レジスタ６一４０１のアドレスと関連する時、実
行装置からのオペランドはデータ・イン・レジスタ６　
−４０９、バス・データ・アウト・レジスタ６−４１０
およびインターフェース装置を介してシステム・バスへ
与えられる。この書込み命令オペランドは、実アドレス
・レジスタ６−４（１１からの書込みオペランド・アド
レスと共にシステム・バスへ与えられ、また書込みオペ
ランドは書込みオペランド・アドレスにより決定される
記憶装置８の場所に格納される。「ヒット」信号が書込
み命令に対して存在する時、オペランドはまた実アドレ
ス・レジスタ６−４０１のアドレスにより決定される記
憶装置６−４０４の格納場所にも格納される。記憶装置
８の書込みオペランドの自動格納は、書込みスルー即ち
ストア・スルー・キャッシュ法と呼ばれる。

本発明においては、書込みアドレス・レジスタ６〜４２
１が設けられ、書込みアドレス・レジスタ６−４２１に
おける書込みオペランド・アドレスと関連する書込み命
令オペランドを決定できるようにする間付加的キャッシ
ュ・アクティビティが達成される。加えて、実アドレス
・レジスタ６−４０１におけるアドレスが書込みアドレ
ス・レジスタ６　−４２１へ転送される時、書込みオペ
ランド・アドレスがタグ登録簿ユニット６−４０３に与
えられる。実アドレス・レジスタ６−４０１における書
込みオペランド・アドレスをタグ登録簿ユニット６−４
０３に与えることで「ヒット」信号を生じると、「ヒッ
ト」信号は書込みオペランド・アドレスと関連する場所
６−４２ＬＡに格納される。

本発明のＥキャッシュ６−４は、ブロック・ストアＲ　
Ａ　Ｍ　６−４２０を含む。実アドレス・レジスタ６−
４０１のアドレスが書込みアドレス・レジスタ６〜４２
１に転送されると、このアドレスはブロック・ストアＲ
　Ａ　Ｍ　６−４２０に格納される。このブロック・ス
トアＲ　Ａ　Ｍ　６−４２０は、ブロック・ストアＲＡ
Ｍに格納されるものと同じアドレスがこのブロック・ス
トアＲＡＭへ与えられる時、「使用中」の信号が生成さ
れるという特性を有する。この「ヒット」信号および「
使用中」信号は、Ｅキャッシュ６−４における処理のア
クティビティを制御するため本発明における制御信号と
して使用される。

次に第５図においては、本発明の動作がフロー図により
示されている。ステップ５０１においては、ＶＭＭＵ４
の先入れ先出し（Ｆ　ｒ　ＦＯ）レジスタから次の順次
のアドレスが実行キャッシュ６−４の実アドレス・レジ
スタ６−４０１へ入力される。

ステップ５０２においては、実アドレス・゜レジスタ６
−４０１に入れられたアドレスが読出し命令に関連する
か、書込み命令と関連するかの判定が行われる。アドレ
スが読出し命令と関連する時は、読出し命令手順がステ
ップ５０３において実行キャッシュにより実行され、Ｖ
ＭＭＵ４からの次のアドレスがステップ５０１において
実アドレス・レジスタ６−４０１に入れられる。実アド
レス・レジスタ６　−４０１におけるアドレスがステッ
プ５０２において書込みアドレスと関連する時は、実ア
ドレス・レジスタ６−４０１の内容がタグ登録簿ユニッ
ト６−４０３に与えられ、タグ登録簿ユニット６−４０
３が「妥当」状態信号と共にステップ５０４においてそ
れに記憶された与えられたアドレスを有するかどうかの
判定が行われる。タグ登録簿ユ二ッ｝６−４０３が「妥
当」状態信号と共に与えられたアドレスを格納していな
い時は、実アドレス・レジスタの内容は、「妥当」信号
が場所６−４２１人に格納されることなく、書込みアド
レス・レジスタに格納される。ステップ５０４において
は、与えられたアドレスおよび「妥当」状態信号が存在
する時、ステップ５０７において、実アドレス・レジス
タ６−４０１におけるアドレスが書込みアドレス・レジ
スタ６−４２１に格納され、「妥当」信号が書込みアド
のアドレスはブロック・ストアＲ　Ａ　Ｍ　６　−４２
０に入れられ、ステップ５０９においては、書込みオペ
ランドが使用可能状態となるかどうか、即ち実行装置か
らの信号Ｅ−ＭＷＲＩＴＥが存在するかどうかの判定が
行われる′。この信号Ｅ−ＭＷＲ　Ｉ　Ｔ　Ｅが存在す
る時は、ステップ５１０において、書込みアドレス・レ
リスタ６−４２１からのアドレスおよび実行ユニット２
−６からの関連するオペランドがバス・インターフェー
ス装置に与えられる。ステップ５１１において、「妥当
」信号が書込みアドレス・レジスタ６−４２１に存在す
る時は、書込みアドレス・レジスタ８−４２１の内容が
記憶装置６−４０４に与えられ、実行ユニット２−６か
らの関連するオペランドが記憶装置６−４０４のアドレ
ス指定された場所に格納される。

ステップ５１２において、「使用中」信号（および関連
するアドレス）がブロック・ストアＲＡＭ６−４２０か
ら除去され、ＶＭＭＵ４からの次のアドレスが実アドレ
ス・レジスタに格納される。ステップ５０９において、
関連するオペランドが実行ユニット２−６から得られな
い時は、次のアドレスが実アドレス・レジスタ６−４０
１のＶＭＭＵ４からステップ５１３において入れられる
。ステップ５１４において、実アドレス・レジスタにお
けるアドレスが読出し命令であるか書込み命令であるか
について判定が行われる。実アドレス・レジスタにおけ
るアドレスが書込み命令と関連する時は、このアドレス
は、「使用中」信号がステップ５１６においてブロック
・ストアから除去されるまで実アドレス・レジスタ６−
４０１に保持される。「使用中」信号がブロック・スト
アＲ　Ａ　Ｍ　６−４２０から除去された時、実アドレ
ス・レジスタ６−４０１の内容がタグ登録簿ユニット６
−４０３に与えられて、同じアドレスがステップ５０４
　　において「妥当」信号と共に格納されたかどうかを
判定する。ステップ５１４　　において、読出しアドレ
ス・レジスタにおけるアドレスが読出し命令と関連する
時は、実アドレス・レジスタ６−４０１におけるアドレ
スがブロック・ストアＲ　Ａ　Ｍ　６−４２０へ与えら
れ、ステップ５１７において、ブロック・ストアＲ　Ａ
　Ｍ　６−４２０からの「使用中」信号の存在により示
されるように、書込みアドレス・レジスタ６−４２１に
おいて格納されたアドレスにより実アドレス・レジスタ
のアドレスが保持されるかどうかについての判定が行わ
れる。プロック・ストアＲ　Ａ　Ｍ　６−４２０が「使
用中」信号を生じる時は、実アドレス・レジスタ６−４
０１におけるアドレスは、ブロック・ストアＲ　Ａ　Ｍ
　６−４２０からの「使用中」信号がステップ５２２に
おいて除去されるまで、ステップ５２１でそれに保持さ
れる。

ブロック・ストアＲ　Ａ　Ｍ　Ｓ−４２０からの「使用
中」信号が除去されると、読出し手順がステップ５１９
において実行され、次のアドレスがステップ５０１にお
いて実アドレス・レジスタ６−４０１へ入れラレる。ス
テップ５１７において、ブロック・ストアＲ　Ａ　Ｍ６
−４２０が「使用中」信号を生じない時は、実アドレス
・レジスタ６−４０１におけるアドレスがタグ登録簿ユ
ニット６−４０３へ与えられ、実アドレス・レジスタ６
−４０１に格納されたアドレスがステップ５１８におい
てタグ登録簿ユニット６　−４０３一アる お一考アドレスがタグ登録簿ユニット６−４０３に「妥
当」信号と共に格納される時、キャッシュ記憶装置に対
する読出し命令手順がステップ５１９において実行され
る。ステップ５１８において、実アドレス・レジスタ６
−４０１に格納されたアドレスおよび関連する「妥当」
信号がタグ登録簿ユニット６−４０３には格納されてい
ない時は、実アドレス・レジスタ６−４０１におけるア
ドレスが、ステップ５２２で「使用中」信号が除去され
るまでステップ５２０において保持される。実アドレス
・レジスタに格納されたアドレスと関連する読出し手順
はステップ５１９において実行される。

（２．望ましい実施態様の動作） 本発明は、ＶＭＭＵ装置による書込み命令オペランド・
アドレスの完了と、書込み命令オペランドの用意の完了
との間の時間を使用する手法を提供する。本発明は、書
込み命令オペランド・アドレスにより決定される場所に
おける妥当オペランドの存在を示す指標と共に書込み命
令オペランド・アドレスの格納を行う。本発明において
は、読出し命令オペランド・アドレスが格納された書込
み命令オペランド・アドレスと競合しない時、および妥
当読出し命令オペランドがＥキャッシュに格納される時
、読出し命令をＥキャッシュ装置によって処理すること
ができる。読出し命令オペランド・アドレスおよび書込
み命令オペランド・アドレス間の競合は、ブロック・ス
トア・キャッシュ装置からの「使用中」信号の存在によ
って解消される。この「使用中」信号は、書込み操作が
Ｅキャッシュ装置により処理されて「使用中」信号が除
去されるまで、実アドレス・レジスタにおける読出し命
令アドレスを保持する。同様に、読出し命令アドレス・
オペランドが「妥当」信号と共にタグ登録簿ユニットに
格納されていない時は、失われたオペランドは記憶装置
から検索されねばならない。このオペランドの検索は、
Ｅキャッシュ装置に依然として未済の状態にある書込み
命令と競合し得、従って、読出し命令オペランド・アド
レスは、未済の書込み命令が完全に処理され「使用中」
信号がブロック・ストアＲＡＭから゜除去されるまで、
Ｅキャッシュ装置とのこれ以上の相互動作を要すること
なく実アドレス・レジスタに格納される。未済の書込み
命令の処理は、「妥当」ビットが書込み命令オペランド
の完了後も依然として存在する時、キャッシュ装置にお
ける書込み命令オペランドの格納を含むものである。

当業者には明らかなように、第５図のフローチャートは
、本発明の動作を例示することを意図するもので、実際
の装置の提供を意味するものではない。例えば、論理的
判断回路ではなく、制御信号に応答するスイッチによっ
て多くの判断ステップを実現することができる。同様に
、第４図において、従来技術におけるキャッシュ装置の
実現に用いられる多くの制御信号経路は本発明の作動を
強調するために示されるものではない。

以上の記述は、望ましい実施態様の動作を例示するため
に記載されるものであって、本発明の範囲を限定する意
図はない。本発明の範囲は、頭書の特許請求の範囲によ
ってのみ限定されるべきものである。本文の記述から、
本発明の趣旨および範囲により包含されよう多くの変更
が当業者には明らかであろう。

【図面の簡単な説明】

第１図は本発明の装置を含むシステム全体を示すブロッ
ク図、第２図は第１図の全システムの更に詳細なブロッ
ク図、第３図はプロダクション・パイプライン・サイク
ルの主要な要素を示す論理ブロック図、第４図は本発明
において使用されるキャッシュ記憶装置および関連する
データ処理システムの構成要素を示すブロック図、およ
び第５図は本発明による実行キャッシュ装置によるアド
レス信号の処理を示すフロー・チャートである。 １・・・パイプライン・データ処理システム、２・・−
中央処理装置（ＣＰＵ）　、４・・・仮想記憶管理装置
（ＶＭＭＵ）　、６・・・キャッシュ装置、８・・・記
憶サブシステム（メモリー）、１０・・・入出力周辺装
置、１２・・−システム・バス、２−２・・・命令（Ｉ
）ユニット、２−２００・・−Ｐカウンタ、２−２０２
・・・加算器、２−２０４・・・レジスタＶＡＯ、２−
２０６・・・レジスタＶＡＩ、２−２０８・・・Ａユニ
ット・ファームウエア・アドレス・ジェネレー夕、２−
２１０・・・命令分解ロジック、２−２２０・・・スト
リング・パッファＡ，２−２２１・・・ストリング・パ
ッファＢ，　２−２２２・・・使用可能ロジック／フリ
ップフロップ、２−４・・・アドレス（Ａ）ユニット、
２−４００・・・ＲＩＮＳＴＲレジスタ、２−４０１・
・・分岐ロジック、２−４０２・・・ＯＰ−ＣＯＤＥレ
ジスタ、２−４０４・・・レジスタ・ファイル、２−４
０６・・・ＲＤＲ（Ａ）レジスタ、２−４０８・・・加
算器、２　−４１０・・・指標シフタ、２−４１２・・
・演算論理装置（Ａ　Ｌ　Ｕ）、２−４１６・・・プロ
グラム・カウンタ、２−４２０・・・ロジック、２−４
３０・・・Ａユニット制御ストア、２−６・・・実行（
Ｅ）ユニット、２−６００・・・命令（１）ＦＩＦ０，
２−６０１・・・ロジック、２−６０２・・・次のアド
レス・ジェネレー夕、２−６０４・・・Ｅユニット制御
ストア、２−６０６・・・レジスタＲＤＲ　（Ｅ）　、
２−６１０・・・レジスタ・ファイル、２−６１２・・
・スワッパ・ロジック、２−６１４・・一符号エクステ
ンダ、２−６１６・・・乗算器、２−６１８・・・シフ
タ、２−６２０−・・Ｑレジスタ、２　−６２２・・・
マルチプレクサ、２−６２４・・・ＣＴＩ／ＣＴ２カウ
ンタ、２−６３０・・・データＦＩＦＯ、６−２・・・
命令（Ｉ）キャッシュ、６−４・・・実Ｈ　（Ｅ）キャ
ッシュ、６−４０１・・・実アドレス・レジスタ、６−
４０２・−・ミス・レジスタ、６−４０３・・・タグ登
録簿ユニット、６−４０４・・・記憶装置、６−４０８
・・・バス・データ・イン・レジスタ、６−４０９・・
・データ・イン・レジスタ、６−４１０・・・パス・デ
ータ・アウト・レジスタ、６一４１１・・・データ・ア
ウト・レジスタ、６−４２０・・・ブロック・ストアＲ
ＡＭ，６−４２１・・・書込みアドレス・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、メモリー装置と、 該メモリー装置と接続されたシステム・バスと、 データ処理装置および前記メモリー装置が 前記システム・バスに関して非同期的に作動する、該シ
   ステム・バスと接続された複数の処理装置とを設けてな
   るデータ処理システムにおいて、該データ処理装置は各
   々、 命令に応答して、各々が自らと関連する オペランド・アドレスを有する処理されるべきオペラン
   ドのオペランド・アドレスを提供するアドレス装置と、 書込み命令に応答して、前記アドレス装置 により決定される関連する書込みオペランド・アドレス
   において前記メモリー装置に格納されるように書込みオ
   ペランドを提供する実行装置と、 該実行装置と接続されて、書込み命令に 応答して前記関連する書込みオペランド・アドレスにお
   いて妥当なオペランドをキャッシュ装置が格納する時、
   前記アドレス装置からの前記関連する書込みオペランド
   ・アドレスにより決定されるキャッシュ装置の格納場所
   に前記実行装置からの書込みオペランドを格納するキャ
   ッシュ装置とを含み、該キャッシュ装置は、関連する読
   出しオペランド・アドレス場所からの読出しオペランド
   を読出し命令に応答して前記実行装置へ提供し、前記キ
   ャッシュ装置は更に、実行書込み命令アドレスが前記キ
   ャッシュ装置へ与えられた後、および前記関連する実行
   書込み命令オペランドが前記キャッシュ装置へ与えられ
   る前に、該キャッシュ装置により介入読出し命令を処理
   する装置を含み、 前記キャッシュ装置から書込みオペランド および関連する書込みオペランド・アドレスを受け取り
   、前記キャッシュ装置からの前記書込みオペランドおよ
   び関連する書込みオペランド・アドレスを前記メモリー
   装置へ転送するため前記システム・バスへ与えるインタ
   ーフェース装置とを含む ことを特徴とするデータ処理システム。 ２、前記キャッシュ装置が、介入読出し命令アドレスが
   前記関連する実行オペランド・アドレスと同じである時
   、介入読出し命令アドレスに応答して前記キャッシュ装
   置による前記実行書込み命令の完了まで前記キャッシュ
   装置による前記介入読出し命令の処理を阻止する使用中
   の装置を含むことを特徴とする請求項１記載のデータ処
   理システム。 ３、前記キャッシュ装置が、該キャッシュ装置が介入読
   出し命令アドレス場所において妥当オペランドを格納し
   ない時、前記実行書込み命令が前記キャッシュ装置によ
   り実行されるまで、前記妥当介入命令アドレスに応答し
   て前記キャッシュ装置による前記介入読出し命令の実行
   を阻止する妥当装置を含むことを特徴とする請求項２記
   載のデータ処理システム。 ４、前記キャッシュ装置が、前記実行書込み命令オペラ
   ンドの受け取りまで前記実行書込み命令アドレスを格納
   するレジスタ装置を含むことを特徴とする請求項２記載
   のデータ処理システム。 ５、前記アドレス装置からのオペランド・アドレスを前
   記キャッシュ装置および前記メモリー装置における格納
   場所と関連するオペランド・アドレスへ変換する仮想メ
   モリー管理装置を更に設けることを特徴とする請求項４
   記載のデータ処理システム。 ６、前記キャッシュ装置が第２の介入読出し命令を処理
   することを特徴とする請求項１記載のデータ処理システ
   ム。 ７、前記キャッシュ装置が入力アドレス・レジスタを含
   み、該入力アドレス・レジスタが、前記介入読出し命令
   が前記キャッシュ装置において処理されることを阻止さ
   れる時、前記介入読出し命令アドレスを格納することを
   特徴とする請求項３記載のデータ処理システム。 ８、システム・バスと非同期的に接続された少なくとも
   １つのパイプライン方式のデータ処理装置およびメモリ
   ー装置を有するデータ処理システムであって、該データ
   処理装置がストアスルー法を有するキャッシュ装置を含
   むシステムの命令実行を最速化する方法において、 関連する書込みオペランドの受け取りに 先立ち、キャッシュ装置における書込み命令により決定
   される書込みオペランド・アドレスを格納し、 前記書込みオペランド・アドレスの前記格納後、および
   前記関連する書込みオペランドの受け取りに先立ち、前
   記キャッシュ装置へ与えられた介入読出しオペランド・
   アドレスを有する介入読出し命令を処理する ステップを含むことを特徴とする方法。 ９、前記介入読出し命令のアドレスを前記格納された書
   込みオペランド・アドレスと比較し、前記書込み命令が
   前記キャッシュ装置により処理されるまで該キャッシュ
   装置による前記読出し命令の処理を阻止するステップを
   更に含むことを特徴とする請求項８記載の方法。 １０、妥当オペランドが前記キャッシュ装置において前
   記介入読出し命令アドレスにより決定される場所に格納
   される時を決定し、 妥当オペランドが前記キャッシュ装置において前記介入
   読出し命令アドレスの場所に格納されない時、前記書込
   み命令が該キャッシュ装置により処理されるまで該キャ
   ッシュ装置による前記介入読出し命令の処理を阻止する
   ステップを更に含むことを特徴とする請求項９記載の方
   法。 １１、前記書込みオペランドの受け取りに先立ち、第２
   の介入読出し命令を処理するステップを更に含むことを
   特徴とする請求項８記載の方法。 １２、前記書込み命令の前記キャッシュ装置による処理
   の完了に先立ち、該キャッシュ装置による第２の書込み
   命令の処理を阻止するステップを更に含むことを特徴と
   する請求項８記載の方法。 １３、前記介入読出し命令が処理されることを阻止され
   る時、前記書込み命令が前記キャッシュ装置により処理
   されるまで前記キャッシュ装置の入力レジスタにおいて
   介入読出し命令アドレスを格納するステップを更に含む
   ことを特徴とする請求項１０記載の方法。 １４、各々が１つのキャッシュ装置を含むデータ処理シ
   ステムがパイプライン手法を用いて実現される、メモリ
   ー装置と１つのシステムにより接続された複数のデータ
   処理装置とを有するデータ処理システムにおいて、各キ
   ャッシュ装置が、 オペランドを格納装置の複数の場所に格納する格納装置
   と、 各々が該格納装置の場所の１つと関連する 複数の場所を有する登録簿装置とを含み、該登録簿装置
   の場所がこれに格納された信号と共に前記格納装置に格
   納されたオペランドのオペランド・アドレスを識別し、
   該登録簿装置はその場所と関連する少なくとも１つの妥
   当ビット場所を有し、 オペランド・アドレスをそのデータ処理装置から格納す
   る入力アドレス・レジスタと、 書込み命令により決定される書込みオペランドが得られ
   ない間、前記書込み命令と関連する書込みアドレスを格
   納する書込みアドレス・レジスタと、 前記入力アドレス・レジスタにおけるオペランド・アド
   レスと前記書込みアドレス・レジスタにおける書込みオ
   ペランド・アドレスとが同じである時、使用中信号を生
   じるブロック・ストア装置とを含み、前記書込みアドレ
   ス・レジスタへの書込みアドレスの格納後、および前記
   書込みオペランドの受け取りに先立ち、前記入力アドレ
   ス・レジスタに格納された読出しアドレスが前記読出し
   アドレス場所におけるオペランドの検索を生じる ことを特徴とするデータ処理システム。 １５、前記格納装置における前記読出しアドレス場所に
   おいて妥当オペランドが存在しないと、前記書込みオペ
   ランドが前記キャッシュ装置により処理されるまで、前
   記入力レジスタにおける前記読出しアドレスと関連する
   これ以上の処理を阻止することを特徴とする請求項１４
   記載のデータ処理システム。 １６、前記入力装置における前記読出しアドレスと関連
   する前記読出しオペランドの検索が、第２の読出しアド
   レスを前記入力レジスタに入力させ、かつ前記格納装置
   の第２の読出しアドレス場所からの第２の読出しオペラ
   ンドの検索を生じることを特徴とする請求項１４記載の
   データ処理システム。 １７、前記書込みアドレス・レジスタが、前記書込みオ
   ペランド・アドレスが存在するかどうかを前記登録簿装
   置における妥当信号により示す場所を含み、予め定めた
   信号が前記書込みアドレス場所に存在する時、前記書込
   みオペランドが前記格納装置において前記書込みアドレ
   ス場所に格納されることを特徴とする請求項１４記載の
   データ処理システム。 １８、前記データ処理装置が実行装置を含み、前記キャ
   ッシュ装置が該実行装置と接続されることを特徴とする
   請求項１４記載のデータ処理システム。 １９、前記データ処理装置が、前記システム・バスと接
   続されて該データ処理装置と前記システム・バスとの間
   に転送された信号を緩衝するバス・インターフェースを
   含み、前記書込みアドレスおよび前記書込みオペランド
   が、前記キャッシュ装置による関連する書込み命令を処
   理する際前記インターフェース装置に対して与えられる
   ことを特徴とする請求項１４記載のデータ処理システム
   。 ２０、前記書込み命令処理の完了に先立ち、前記入力レ
   ジスタに入力された第２の書込みアドレスが、該書込み
   命令の完了まで前記キャッシュ装置とのこれ以上の相互
   作用から防護されることを特徴とする請求項１４記載の
   データ処理システム。