JPH0223960B2 - - Google Patents
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- JPH0223960B2 JPH0223960B2 JP20384282A JP20384282A JPH0223960B2 JP H0223960 B2 JPH0223960 B2 JP H0223960B2 JP 20384282 A JP20384282 A JP 20384282A JP 20384282 A JP20384282 A JP 20384282A JP H0223960 B2 JPH0223960 B2 JP H0223960B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- write
- input
- memory device
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Links
- 239000000872 buffer Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002688 persistence Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
発明の関連する技術分野
この発明は、広い意味で半導体記憶装置、特に
MNOS高速不揮発性記憶装置に関する。
MNOS高速不揮発性記憶装置に関する。
従来技術
MNOSトランジスタのような可変閾値素子を
利用する記憶回路では、トランジスタが導通する
際の閾値は、論理値すなわち２進数“１”を供給
するための低い閾値レベルまたは論理値“０”を
供給するための高い閾値レベルを持つことによ
り、制御されることができる。そのような回路で
は、データを記憶セルへ高速で書き込み、また読
み出すために、短い書き込みサイクル時間を持つ
ことが望ましい。従来のMNOS記憶回路では、
データが記憶セルへ何回も何回も書き込まれるこ
とができる。換言すれば、論理値０が書き込まれ
る前に、１つの行に多数回論理値１が書き込まれ
得る。これは、素子を或る状態（飽和された閾値
状態と称される）に飽和させる書き込みサイクル
中、可変閾値トランジスタに高い閾値レベルと低
い閾値レベルの間の閾値を最大範囲まで移行させ
る。従つて、反対の状態の２進数レベルを記憶セ
ルへ書き込みたい時には、書き込みパルスは先行
の飽和した状態からトランジスタの閾値電圧を移
行させるのに適当な極性の電圧および時間を持た
ねばならない。２進数レベルを書き込み、すなわ
ちトランジスタのような可変閾値トランジスタに
MNOSを移行させる時間を縮めるために、素子
のゲート絶縁物の両端間の電圧または電界は分極
電圧を増すことによつて高められる。しかし、残
念ながら、書き込みサイクル中のMNOS素子の
ゲート絶縁物の両端間の高い電界は、より低い閾
値電圧および記憶状態の縮められた保持時間を生
じる不所望な持続現象を加速するのに役立つ。
利用する記憶回路では、トランジスタが導通する
際の閾値は、論理値すなわち２進数“１”を供給
するための低い閾値レベルまたは論理値“０”を
供給するための高い閾値レベルを持つことによ
り、制御されることができる。そのような回路で
は、データを記憶セルへ高速で書き込み、また読
み出すために、短い書き込みサイクル時間を持つ
ことが望ましい。従来のMNOS記憶回路では、
データが記憶セルへ何回も何回も書き込まれるこ
とができる。換言すれば、論理値０が書き込まれ
る前に、１つの行に多数回論理値１が書き込まれ
得る。これは、素子を或る状態（飽和された閾値
状態と称される）に飽和させる書き込みサイクル
中、可変閾値トランジスタに高い閾値レベルと低
い閾値レベルの間の閾値を最大範囲まで移行させ
る。従つて、反対の状態の２進数レベルを記憶セ
ルへ書き込みたい時には、書き込みパルスは先行
の飽和した状態からトランジスタの閾値電圧を移
行させるのに適当な極性の電圧および時間を持た
ねばならない。２進数レベルを書き込み、すなわ
ちトランジスタのような可変閾値トランジスタに
MNOSを移行させる時間を縮めるために、素子
のゲート絶縁物の両端間の電圧または電界は分極
電圧を増すことによつて高められる。しかし、残
念ながら、書き込みサイクル中のMNOS素子の
ゲート絶縁物の両端間の高い電界は、より低い閾
値電圧および記憶状態の縮められた保持時間を生
じる不所望な持続現象を加速するのに役立つ。
発明の開示
この発明の目的は、高速不揮発性記憶装置を提
供することである。
供することである。
この発明は、広い意味で、デジタル・ビツトを
記憶するための記憶回路と、この記憶回路へ動作
時に接続される行デコーダおよび列デコーダであ
つて、互に協働して前記記憶回路へデータを書き
込み、また前記記憶回路から前記データを読み出
すためのものと、入力データを受け、前記行デコ
ーダおよび前記列デコーダへデータ信号を供給す
るためのデータ入力回路と、前記列デコーダへ接
続されてこの列デコーダを動作させるためのラツ
チ回路と、リセツト信号を受け、このリセツト信
号を前記記憶回路および前記行デコーダへ供給す
るためのリセツト回路と、読み出し信号を受け、
この読み出し信号を前記ラツチ回路へ供給するた
めの、隔離ラツチ信号を発生するための、かつこ
の隔離ラツチ信号を前記ラツチ回路へ印加するた
めの読み出し回路と、書き込み信号を受け、第１
書き込み信号および第２書き込み信号を発生する
ための、かつ前記第１書き込み信号および前記第
２書き込み信号を前記記憶回路へ印加するための
書き込み回路と、クリヤー信号を受け、このクリ
ヤー信号を前記記憶回路へ供給してクリヤーさせ
るためのクリヤー回路と、前記ラツチ回路へ接続
された入力／出力回路とを組み合わせて備え、こ
の入力／出力回路は、読み出しサイクル中、もし
前記記憶回路のデジタル・ビツトが論理値１であ
るならば前記入力／出力回路をターン・オフする
が、逆に前記記憶回路のデジタル・ビツトが論理
値０ならば前記入力／出力回路をプル・オンし、
前記デジタル・ビツトを出力として供給する高速
不揮発性記憶装置、にある。
記憶するための記憶回路と、この記憶回路へ動作
時に接続される行デコーダおよび列デコーダであ
つて、互に協働して前記記憶回路へデータを書き
込み、また前記記憶回路から前記データを読み出
すためのものと、入力データを受け、前記行デコ
ーダおよび前記列デコーダへデータ信号を供給す
るためのデータ入力回路と、前記列デコーダへ接
続されてこの列デコーダを動作させるためのラツ
チ回路と、リセツト信号を受け、このリセツト信
号を前記記憶回路および前記行デコーダへ供給す
るためのリセツト回路と、読み出し信号を受け、
この読み出し信号を前記ラツチ回路へ供給するた
めの、隔離ラツチ信号を発生するための、かつこ
の隔離ラツチ信号を前記ラツチ回路へ印加するた
めの読み出し回路と、書き込み信号を受け、第１
書き込み信号および第２書き込み信号を発生する
ための、かつ前記第１書き込み信号および前記第
２書き込み信号を前記記憶回路へ印加するための
書き込み回路と、クリヤー信号を受け、このクリ
ヤー信号を前記記憶回路へ供給してクリヤーさせ
るためのクリヤー回路と、前記ラツチ回路へ接続
された入力／出力回路とを組み合わせて備え、こ
の入力／出力回路は、読み出しサイクル中、もし
前記記憶回路のデジタル・ビツトが論理値１であ
るならば前記入力／出力回路をターン・オフする
が、逆に前記記憶回路のデジタル・ビツトが論理
値０ならば前記入力／出力回路をプル・オンし、
前記デジタル・ビツトを出力として供給する高速
不揮発性記憶装置、にある。
この発明は、慣用のＸ−Ｙデコーダ構成におけ
るトランジスタ記憶素子対を選択する列デコーダ
および行デコーダをドライブするためにバツフア
を利用する。チツプ選択機能は、チツプ上の単一
のピンへ印加される単一の電力／チツプ選択信号
中で組み合わされ、これによりアクセス時間が増
大させられそして消費電力は減少させられる。リ
セツト用トランジスタは行デコーダ構成を予備充
電するために利用され、これにより内部接合キヤ
パシタンスを小さくすると共にアクセス時間を短
縮する。
るトランジスタ記憶素子対を選択する列デコーダ
および行デコーダをドライブするためにバツフア
を利用する。チツプ選択機能は、チツプ上の単一
のピンへ印加される単一の電力／チツプ選択信号
中で組み合わされ、これによりアクセス時間が増
大させられそして消費電力は減少させられる。リ
セツト用トランジスタは行デコーダ構成を予備充
電するために利用され、これにより内部接合キヤ
パシタンスを小さくすると共にアクセス時間を短
縮する。
この発明は、添付図面に示した実施例について
の以下の説明を考察することによつてより一層明
らかになるだろう。
の以下の説明を考察することによつてより一層明
らかになるだろう。
実施例の説明
第１図は、アクセス時間が約150ナノ秒の
MNOS高速不揮発性記憶装置を示す。インバー
タの頂部にある小さな４角形１００は信号Vgg／
CSのための入力端子すなわち入力パツドを表わ
し、これは組み合わされた電力チツプ選択ピンで
ある。これらの４角形１００は個別に示されてい
るが、実際の半導体チツプでは単一の層または構
成要素である。この部分が選択されない時に、第
２図に示したように０ボルトとVT（大体−15ボル
ト）に変り得る電力／チツプ選択信号Vgg／は
０ボルトにセツトされ、そのためにこの入力パツ
ドは大地電位にありそしてチツプの何処にも供給
電圧は存在しない。これは、消費電力が零で輻射
許容値が最大になるので、極めて望ましい状態で
ある。FET接続部は全て、最も正の電圧に保持
されている共通の基板に終る。Ａパツド１０５は
Ａ信号入力パツドであり、これを通して信号A0
〜A10はアドレス・バツフアへ入力されかつチツ
プの内部で使用される。
MNOS高速不揮発性記憶装置を示す。インバー
タの頂部にある小さな４角形１００は信号Vgg／
CSのための入力端子すなわち入力パツドを表わ
し、これは組み合わされた電力チツプ選択ピンで
ある。これらの４角形１００は個別に示されてい
るが、実際の半導体チツプでは単一の層または構
成要素である。この部分が選択されない時に、第
２図に示したように０ボルトとVT（大体−15ボル
ト）に変り得る電力／チツプ選択信号Vgg／は
０ボルトにセツトされ、そのためにこの入力パツ
ドは大地電位にありそしてチツプの何処にも供給
電圧は存在しない。これは、消費電力が零で輻射
許容値が最大になるので、極めて望ましい状態で
ある。FET接続部は全て、最も正の電圧に保持
されている共通の基板に終る。Ａパツド１０５は
Ａ信号入力パツドであり、これを通して信号A0
〜A10はアドレス・バツフアへ入力されかつチツ
プの内部で使用される。
第１図において注目すべき第２の点は、３個の
制御パツド（RESET，READおよびWRITE）
１０２，１０３および１０４がゲート入力保護回
路網の直後の多くの内部ゲートをドライブするこ
とである。これはチツプ回路上でドライブされな
ければならないならば大きなキヤパシタンス（〜
2pF）を概して表わすが、記憶装置中のチツプと
アレイをドライブしているバツフアにとつては意
味のないことである。正味の結果は、外部ドライ
バによつて内部制御ノードが極めて速くオン、オ
フされ得ることである。電力をオフ、オンするた
めにチツプ選択機能が利用されるので、それはバ
ス制御ラインにも可能である。選択されなかつた
チツプ上の内部ノードが入力信号を受けている
が、電力が存在しないのでどんな作用も起らな
い。
制御パツド（RESET，READおよびWRITE）
１０２，１０３および１０４がゲート入力保護回
路網の直後の多くの内部ゲートをドライブするこ
とである。これはチツプ回路上でドライブされな
ければならないならば大きなキヤパシタンス（〜
2pF）を概して表わすが、記憶装置中のチツプと
アレイをドライブしているバツフアにとつては意
味のないことである。正味の結果は、外部ドライ
バによつて内部制御ノードが極めて速くオン、オ
フされ得ることである。電力をオフ、オンするた
めにチツプ選択機能が利用されるので、それはバ
ス制御ラインにも可能である。選択されなかつた
チツプ上の内部ノードが入力信号を受けている
が、電力が存在しないのでどんな作用も起らな
い。
MNOS高速不揮発性記憶装置は下記のように
動作する。下記の外部動作および内部動作はデー
タ読み出し動作中起る。入力パツド１００はチツ
プを選択して電力を与えるために−15Vのレベル
に切り換えられる。チツプの種々の機能に対する
全ての信号のレベルおよびタイミングは第２図に
示されている。ドライブされたデイプレツシヨン
負荷７および９を使つて速度を改善するために、
アドレス・バツフア（トランジスタ２〜９）は真
の値Ａおよび相補値を生じる。このアドレス・
バツフアは列デコーダA0〜A3および行レコーダ
A4〜A10をドライブして慣用のＸ−Ｙデコード技
術の記憶素子対のうちの単一のトランジスタを選
択する。この例は2Kアドレス・スペースの使用
を示すが、この発明の記憶容量を拡張することは
簡単に行える。制御パツド１０２は−
15Vのレベルにあり、これによりトランジスタ６
２，６３および９１をオンに保持する。
信号は選択した行をアースさせ、また選択した列
および検出用ラツチ・ユニツト３１，３２をアー
スさせる。トランジスタA4が利用されるのは、
トランジスタA10においてデイプレツシヨン負荷
によつて供給される供給電圧を大体半分に減らす
ためである。これは行レコーダのトランジスタ
A10〜A5沿いにかなりの電圧を出現させる。これ
らのトランジスタに関連したPN接合は逆バイア
スされることによつて、そのキヤパシタンスを減
らしかつ選択した行を充電する場合に種々のノー
ドに一番先にスタートする役目を与える。これが
次に起るのは、信号が０ボルトへ切り換
つてトランジスタ９１，６２および６３をター
ン・オフする時である。その上、トランジスタ１
０，１１はCHARGE信号を発生し、これはトラ
ンジスタ６４，６５をターン・オンして選択した
列を充電させる。１つのビツトを形成するために
利用される２個の記憶トランジスタ（ゲート上の
矢印で示した）は、一方が−10Vの閾値に書き込
まれそして他方が−2Vの閾値にクリヤーされる
ように、以前からセツトされていた。ゲート・ラ
インが−2Vに達すると、クリヤーされたトラン
ジスタは導通しかつトランジスタ９２および２２
を通して列を大地電位まで放電させる。他の列は
充電し続ける。ラツチ・ユニツト３１，３２をセ
ツトするのに充分な電位差（＞0.1V）が存在し
た後で、制御パツド１０３は−15Vのレベ
ルに切り換つてトランジスタ３０をターン・オン
する。トランジスタ４５および４６はラツチ・ユ
ニツトを全供給電圧まで引き上げる。トランジス
タ４２はターン・オンするともしデータが“１”
ならばトランジスタ４８をターン・オフし、そし
てトランジスタ４３はもしデータが“０”ならば
トランジスタ４８を引き上げる。信号ISLはトラ
ンジスタ３３，３４をターン・オフするためにト
ランジスタ１３，１４によつて発生され、これに
よりラツチ・ユニツトが切り換わらなければなら
ないキヤパシタンスを大巾に減らす。これは読み
出しサイクルを完了する。トランジスタ３３，３
４がターン・オフしてラツチ・ユニツトを切り離
す時に、信号は−15Vのレベルに切り換
わることができ従つてラツチ・ユニツトがセツト
している間に次のビツトはアドレツシングされ得
る。
動作する。下記の外部動作および内部動作はデー
タ読み出し動作中起る。入力パツド１００はチツ
プを選択して電力を与えるために−15Vのレベル
に切り換えられる。チツプの種々の機能に対する
全ての信号のレベルおよびタイミングは第２図に
示されている。ドライブされたデイプレツシヨン
負荷７および９を使つて速度を改善するために、
アドレス・バツフア（トランジスタ２〜９）は真
の値Ａおよび相補値を生じる。このアドレス・
バツフアは列デコーダA0〜A3および行レコーダ
A4〜A10をドライブして慣用のＸ−Ｙデコード技
術の記憶素子対のうちの単一のトランジスタを選
択する。この例は2Kアドレス・スペースの使用
を示すが、この発明の記憶容量を拡張することは
簡単に行える。制御パツド１０２は−
15Vのレベルにあり、これによりトランジスタ６
２，６３および９１をオンに保持する。
信号は選択した行をアースさせ、また選択した列
および検出用ラツチ・ユニツト３１，３２をアー
スさせる。トランジスタA4が利用されるのは、
トランジスタA10においてデイプレツシヨン負荷
によつて供給される供給電圧を大体半分に減らす
ためである。これは行レコーダのトランジスタ
A10〜A5沿いにかなりの電圧を出現させる。これ
らのトランジスタに関連したPN接合は逆バイア
スされることによつて、そのキヤパシタンスを減
らしかつ選択した行を充電する場合に種々のノー
ドに一番先にスタートする役目を与える。これが
次に起るのは、信号が０ボルトへ切り換
つてトランジスタ９１，６２および６３をター
ン・オフする時である。その上、トランジスタ１
０，１１はCHARGE信号を発生し、これはトラ
ンジスタ６４，６５をターン・オンして選択した
列を充電させる。１つのビツトを形成するために
利用される２個の記憶トランジスタ（ゲート上の
矢印で示した）は、一方が−10Vの閾値に書き込
まれそして他方が−2Vの閾値にクリヤーされる
ように、以前からセツトされていた。ゲート・ラ
インが−2Vに達すると、クリヤーされたトラン
ジスタは導通しかつトランジスタ９２および２２
を通して列を大地電位まで放電させる。他の列は
充電し続ける。ラツチ・ユニツト３１，３２をセ
ツトするのに充分な電位差（＞0.1V）が存在し
た後で、制御パツド１０３は−15Vのレベ
ルに切り換つてトランジスタ３０をターン・オン
する。トランジスタ４５および４６はラツチ・ユ
ニツトを全供給電圧まで引き上げる。トランジス
タ４２はターン・オンするともしデータが“１”
ならばトランジスタ４８をターン・オフし、そし
てトランジスタ４３はもしデータが“０”ならば
トランジスタ４８を引き上げる。信号ISLはトラ
ンジスタ３３，３４をターン・オフするためにト
ランジスタ１３，１４によつて発生され、これに
よりラツチ・ユニツトが切り換わらなければなら
ないキヤパシタンスを大巾に減らす。これは読み
出しサイクルを完了する。トランジスタ３３，３
４がターン・オフしてラツチ・ユニツトを切り離
す時に、信号は−15Vのレベルに切り換
わることができ従つてラツチ・ユニツトがセツト
している間に次のビツトはアドレツシングされ得
る。
クリヤーされた状態および書き込まれた状態へ
記憶トランジスタがセツトされる態様は次の節で
述べる。トランジスタ２０〜２３は慣用のプツシ
ユプル・バツフアを形成する。制御パツド１０６
でのCLEAR信号は−15Vのレベルに通常あつて
トランジスタ２２をオンに保持しかつ記憶epi
（1′１）を回路アースにクランプする。クリヤ
ー動作が所望される時に、CLEAR信号は０ボル
トまで上つてトランジスタ２２をターン・オフし
かつトランジスタ２３をターン・オンする。トラ
ンジスタ９１がオンであるので、全てのゲートは
大地電位にありそしてepiはVgg／（クリヤー
および書き込みのための−30Vの信号である）の
方へ引き上げる。MNOS構造における電荷のト
ンネル効果によつて記憶トランジスタは全て−
2Vの閾値へリセツトされる。アドレスおよびデ
ータを供給することによつてビツトは書き込まれ
得ない。WRITE信号用制御パツド１０４は0Vへ
切り換つてトランジスタ１６，１７の出力側に
CFW信号を発生させる。トランジスタ５０〜５
５はデータＤおよびその相補値（これはトラン
ジスタ６６または６７をターン・オンする）を生
じる。トランジスタ９０は信号でターン・
オンしかつトランジスタ６６または６７によつて
大地電位に保持されていない列ラインを充電す
る。それは、列レコーダA0〜A3によつてアドレ
ツシングされていない他の全ての列ラインも充電
する。次の動作は、列レコーダA0〜A3によつて
アドレツシングされていない他の全ての列ライン
を切り換えることである。次の動作は信
号を0Vに切り換えて選択した行を充電させる。
列ラインが大地電位にあつてゲートが充電された
MNOSトランジスタは約−10Vの閾値まで書き
込まれる。ゲートと列ラインが充電されたトラン
ジスタは変化しない。このようにして各ビツト対
には所望のデータが書き込まれる。
記憶トランジスタがセツトされる態様は次の節で
述べる。トランジスタ２０〜２３は慣用のプツシ
ユプル・バツフアを形成する。制御パツド１０６
でのCLEAR信号は−15Vのレベルに通常あつて
トランジスタ２２をオンに保持しかつ記憶epi
（1′１）を回路アースにクランプする。クリヤ
ー動作が所望される時に、CLEAR信号は０ボル
トまで上つてトランジスタ２２をターン・オフし
かつトランジスタ２３をターン・オンする。トラ
ンジスタ９１がオンであるので、全てのゲートは
大地電位にありそしてepiはVgg／（クリヤー
および書き込みのための−30Vの信号である）の
方へ引き上げる。MNOS構造における電荷のト
ンネル効果によつて記憶トランジスタは全て−
2Vの閾値へリセツトされる。アドレスおよびデ
ータを供給することによつてビツトは書き込まれ
得ない。WRITE信号用制御パツド１０４は0Vへ
切り換つてトランジスタ１６，１７の出力側に
CFW信号を発生させる。トランジスタ５０〜５
５はデータＤおよびその相補値（これはトラン
ジスタ６６または６７をターン・オンする）を生
じる。トランジスタ９０は信号でターン・
オンしかつトランジスタ６６または６７によつて
大地電位に保持されていない列ラインを充電す
る。それは、列レコーダA0〜A3によつてアドレ
ツシングされていない他の全ての列ラインも充電
する。次の動作は、列レコーダA0〜A3によつて
アドレツシングされていない他の全ての列ライン
を切り換えることである。次の動作は信
号を0Vに切り換えて選択した行を充電させる。
列ラインが大地電位にあつてゲートが充電された
MNOSトランジスタは約−10Vの閾値まで書き
込まれる。ゲートと列ラインが充電されたトラン
ジスタは変化しない。このようにして各ビツト対
には所望のデータが書き込まれる。
MNOS構造に貯えた電荷は温度および素子の
歴史の複雑な関数で時間の経過につれて減少す
る。従つて、クリヤーされて書き込まれたトラン
ジスタ中で各ビツト毎に閾値差を決定できること
が極めて望ましい。このようにしてその部分は異
常なビツトに対して試験されることができる。ト
ランジスタ７０および７４はこれを新規な仕方へ
達成する。Ｔパツド１０７は試験が所望される時
に電圧を供給する。Ｉ／Ｏパツド１０８は試験デ
ータを供給する。試験を行うために読み出しサイ
クルが実行されるが、信号は高レベルの
まゝである。信号は0Vに切り換わり、
TLでの電圧マイナスTRでの電圧が興味ある窓
値（閾値内値）である。これはラツチ・ユニツト
をドライブするデータである。それは、電流源と
してのトランジスタ７０によつてセツトされた特
別の電流値を分担しなければならないトランジス
タ７１，７２のゲートへ供給される。もしTLが
記憶トランジスタで放電させられると、トランジ
スタ７１はトランジスタ７２よりも導通変が少な
い。トランジスタ７０によつて電流が一定になる
ので、トランジスタ７４への電圧は関連する抵抗
に流れる電流が減少するにつれてＴパツド１０７
での電圧の方に動く。トランジスタ７３は反対方
向にドライブされている。トランジスタ７３およ
び７４は、TLおよびTRが0Vにある時にＩ／Ｏ
パツドがＴ／２ボルトでリセツトするように設計
される。読み出しサイクル中Ｉ／Ｏパツド１０８
での電圧を観察することにより、記憶ウインドウ
（Window）のアナログ表示が得られる。
歴史の複雑な関数で時間の経過につれて減少す
る。従つて、クリヤーされて書き込まれたトラン
ジスタ中で各ビツト毎に閾値差を決定できること
が極めて望ましい。このようにしてその部分は異
常なビツトに対して試験されることができる。ト
ランジスタ７０および７４はこれを新規な仕方へ
達成する。Ｔパツド１０７は試験が所望される時
に電圧を供給する。Ｉ／Ｏパツド１０８は試験デ
ータを供給する。試験を行うために読み出しサイ
クルが実行されるが、信号は高レベルの
まゝである。信号は0Vに切り換わり、
TLでの電圧マイナスTRでの電圧が興味ある窓
値（閾値内値）である。これはラツチ・ユニツト
をドライブするデータである。それは、電流源と
してのトランジスタ７０によつてセツトされた特
別の電流値を分担しなければならないトランジス
タ７１，７２のゲートへ供給される。もしTLが
記憶トランジスタで放電させられると、トランジ
スタ７１はトランジスタ７２よりも導通変が少な
い。トランジスタ７０によつて電流が一定になる
ので、トランジスタ７４への電圧は関連する抵抗
に流れる電流が減少するにつれてＴパツド１０７
での電圧の方に動く。トランジスタ７３は反対方
向にドライブされている。トランジスタ７３およ
び７４は、TLおよびTRが0Vにある時にＩ／Ｏ
パツドがＴ／２ボルトでリセツトするように設計
される。読み出しサイクル中Ｉ／Ｏパツド１０８
での電圧を観察することにより、記憶ウインドウ
（Window）のアナログ表示が得られる。
発明の効果
要するに、この発明によれば、高速の不揮発性
記憶装置が得られ、また行デコーダを予備充電す
ることによつて接合キヤパシタンスが小さくなり
かつアクセス時間が短くなつた。また、電力／チ
ツプ選択信号の印加で消費電力が少なくなる。
記憶装置が得られ、また行デコーダを予備充電す
ることによつて接合キヤパシタンスが小さくなり
かつアクセス時間が短くなつた。また、電力／チ
ツプ選択信号の印加で消費電力が少なくなる。
この発明を特定の実施例について説明したが、
この発明は特許請求の範囲に記載された精神およ
び範囲内へ様々の実施例を可能にすることが当業
者には理解されるだろう。
この発明は特許請求の範囲に記載された精神およ
び範囲内へ様々の実施例を可能にすることが当業
者には理解されるだろう。
第１図はこの発明に係る高速不揮発性記憶装置
の回路図、第２図は高速不揮発性記憶装置内部の
信号波形を示すグラフ図である。 １〜９２はトランジスタ、１００は入力パツ
ド、１０２〜１０４と１０６は制御パツド、１０
７はＴパツド、１０８はＩ／Ｏパツドである。
の回路図、第２図は高速不揮発性記憶装置内部の
信号波形を示すグラフ図である。 １〜９２はトランジスタ、１００は入力パツ
ド、１０２〜１０４と１０６は制御パツド、１０
７はＴパツド、１０８はＩ／Ｏパツドである。
Claims (1)
- 【特許請求の範囲】 １ デジタル・ビツトを記憶するための記憶回路
と、この記憶回路へ動作時に接続される行デコー
ダおよび列デコーダであつて、互に協働して前記
記憶回路へデータを書き込み、また前記記憶回路
から前記データを読み出すためのものと、入力デ
ータを受け、前記行デコーダおよび前記列デコー
ダへデータ信号を供給するためのデータ入力回路
と、前記列デコーダへ接続されてこの列デコーダ
を動作させるためのラツチ回路と、リセツト信号
を受け、このリセツト信号を前記記憶回路および
前記行デコーダへ供給するためのリセツト回路
と、読み出し信号を受け、この読み出し信号を前
記ラツチ回路へ供給するための、隔離ラツチ信号
を発生するための、かつこの隔離ラツチ信号を前
記ラツチ回路へ印加するための読み出し回路と、
書き込み信号を受け、第１書き込み信号および第
２書き込み信号を発生するための、かつ前記第１
書き込み信号および前記第２書き込み信号を前記
記憶回路へ印加するための書き込み回路と、クリ
ヤー信号を受け、このクリヤー信号を前記記憶回
路へ供給してクリヤーさせるためのクリヤー回路
と、前記ラツチ回路へ接続された入力／出力回路
とを組み合わせて備え、この入力／出力回路は、
読み出しサイクル中、もし前記記憶回路のデジタ
ル・ビツトが論理値１であるならば前記入力／出
力回路をターン・オフするが、逆に前記記憶回路
のデジタル・ビツトが論理値０ならば前記入力／
出力回路をプル・オンし、前記デジタル・ビツト
を出力として供給する高速不揮発性記憶装置。 ２ 行デコーダは、直列接続された複数個のバツ
フア・ユニツトから成る特許請求の範囲第１項記
載の高速不揮発性記憶装置。 ３ 列デコーダは、２列以上の直列接続されたバ
ツフア・ユニツトから成る特許請求の範囲第１項
または第２項記載の高速不揮発性記憶装置。 ４ 記憶回路は、一対の記憶トランジスタから成
る特許請求の範囲第１項ないし第３項のいずれか
記載の高速不揮発性記憶装置。 ５ 行デコータの出力を制御し、リセツト信号に
応答して行デコーダを予備充電するための充電回
路を更に備えた特許請求の範囲第１項ないし第４
項のいずれか記載の高速不揮発性記憶装置。 ６ 記憶装置を構成する諸回路の各々へ接続さ
れ、電力／チツプ選択信号を前記記憶装置へ供給
する特許請求の範囲第１項ないし第５項のいずれ
か記載の高速不揮発性記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/324,349 US4415993A (en) | 1981-11-23 | 1981-11-23 | Fast access non-volatile memory |
| US324349 | 1981-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179996A JPS58179996A (ja) | 1983-10-21 |
| JPH0223960B2 true JPH0223960B2 (ja) | 1990-05-25 |
Family
ID=23263217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203842A Granted JPS58179996A (ja) | 1981-11-23 | 1982-11-22 | 高速不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4415993A (ja) |
| JP (1) | JPS58179996A (ja) |
| DE (1) | DE3243056A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD501498S1 (en) | 2002-05-02 | 2005-02-01 | Medical Instill Technologies, Inc. | Automatic contact lens applicator |
| USD520047S1 (en) | 2002-11-06 | 2006-05-02 | Medical Instill Technologies, Inc. | Automatic contact lens applicator |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192067A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Erasable and programmable read only memory unit |
| US4782247A (en) * | 1984-08-08 | 1988-11-01 | Fujitsu Limited | Decoder circuit having a variable power supply |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4360900A (en) * | 1978-11-27 | 1982-11-23 | Texas Instruments Incorporated | Non-volatile semiconductor memory elements |
-
1981
- 1981-11-23 US US06/324,349 patent/US4415993A/en not_active Expired - Fee Related
-
1982
- 1982-11-22 DE DE19823243056 patent/DE3243056A1/de not_active Withdrawn
- 1982-11-22 JP JP57203842A patent/JPS58179996A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD501498S1 (en) | 2002-05-02 | 2005-02-01 | Medical Instill Technologies, Inc. | Automatic contact lens applicator |
| USD520047S1 (en) | 2002-11-06 | 2006-05-02 | Medical Instill Technologies, Inc. | Automatic contact lens applicator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179996A (ja) | 1983-10-21 |
| US4415993A (en) | 1983-11-15 |
| DE3243056A1 (de) | 1984-01-19 |
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