JPH02239725A - 電界効果トランジスタ差動増幅器 - Google Patents
電界効果トランジスタ差動増幅器Info
- Publication number
- JPH02239725A JPH02239725A JP1320412A JP32041289A JPH02239725A JP H02239725 A JPH02239725 A JP H02239725A JP 1320412 A JP1320412 A JP 1320412A JP 32041289 A JP32041289 A JP 32041289A JP H02239725 A JPH02239725 A JP H02239725A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- bit
- input
- signal
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 145
- 238000005070 sampling Methods 0.000 claims abstract description 19
- 230000004044 response Effects 0.000 claims abstract description 15
- UDQDXYKYBHKBTI-IZDIIYJESA-N 2-[4-[4-[bis(2-chloroethyl)amino]phenyl]butanoyloxy]ethyl (2e,4e,6e,8e,10e,12e)-docosa-2,4,6,8,10,12-hexaenoate Chemical compound CCCCCCCCC\C=C\C=C\C=C\C=C\C=C\C=C\C(=O)OCCOC(=O)CCCC1=CC=C(N(CCCl)CCCl)C=C1 UDQDXYKYBHKBTI-IZDIIYJESA-N 0.000 claims abstract 16
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 15
- 230000005236 sound signal Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims 22
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 description 19
- 238000003199 nucleic acid amplification method Methods 0.000 description 19
- 239000000872 buffer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 5
- 229910001120 nichrome Inorganic materials 0.000 description 4
- IFLVGRRVGPXYON-UHFFFAOYSA-N adci Chemical compound C12=CC=CC=C2C2(C(=O)N)C3=CC=CC=C3CC1N2 IFLVGRRVGPXYON-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45188—Non-folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45456—Indexing scheme relating to differential amplifiers the CSC comprising bias stabilisation means, e.g. DC-level stability, positive or negative temperature coefficient dependent control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45462—Indexing scheme relating to differential amplifiers the CSC comprising a cascode circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は，デジタル・オーディオ関連の用途において有
用なアナログーデジタル●コンバータに関するものであ
り、より詳しくは、逐次近似レジスタを１つだけ用いた
、モノリシック集積回路デュアル●アナログーデジタル
●コンバータに関するものである． （従来の技術及び発明が解決しようとする課題）デジタ
ル●オーディオ関連の用途には例えば、デジタル●ステ
レオΦアンプや、テープ録音再生装置、等々があるが、
それらの用途において非常に広範に使用されている集積
回路アナログーデジタル・コンバータ（ＡＤＣ）素子の
１つに、本出願人の製品であるｒＰｃＭ７ ８Ｊという
型番の１６ビット●ハイブリッド集積回路アナログーデ
ジタノレ番コンバータがある．このｒＰｃＭ７８Ｊは、
アナログのオーディオ入力信号に応答して、そのオーデ
ィオ入力信号を極めて高精度で表わすシリアル●デジタ
ル会データの連続したストリームを発生する、１６ビッ
トＡＤＣである．このシリアル●デジタル●データから
は、後刻、それらのアナログ信号を高精度で再生するこ
とができるようになっている，ｒＰｃＭ７８Ｊのユーザ
は、しばしば、１個のｒＰｃＭ７８Ｊと、２個の外付け
のサンプル●アンド●ホールド回路（１個は左チャンネ
ル用、もケ１個は右チャンネル用）と，それら２個のサ
ンプル・アンド●ホールド回路の夫々の出力を１個のｒ
Ｐ Ｃ Ｍ ７ ８ Ｊへ供給するためのマルチプレ
クシング回路とを用いるという使い方をしている−．斯
かる回路構成に付随する問題の１つは、このような回路
は、２個のｒＰｃＭ７８」を使用した場合に達成可能な
標本化速度の半分の標本化速度でしか、動作し得ないと
いうことにある．標本化速度が低下すればするほど、サ
ンプル・アンド・ホールド回路の入力部のアンチ●エリ
アシング●フィルタには，より高価なフィルタを使用す
ることが必要となる．また更に、ＡＤＣの信号一雑音比
の低下をきたすことにもなり、それは、より少ないノイ
ズ平均化しか行なえなくなるからである．また、２個の
サンプル●アンド・ホールド制御回路の夫々のデジタル
遅延時間が、互いに正確に揃っていない場合には，要求
される２つのオーディオ入力の同位相標本化に、タイミ
ング●スキューが生じることにもなる．ｒＰｃＭ７８Ｊ
は、これまで商業的に非常な成功を納めてきているが，
ｒＰｃＭ７８Ｊの機能のそのような損失を著しく少なく
したいという要望が存在している．現時点においては、
デジタル●ステレオ●アンプ等を製作することを目的と
して、右チャンネルのオーディオ信号と左チャンネルの
オーディオ信号との夫々のために互いに独立した別々の
アナログーデジタル変換機能を備えることが望まれる場
合には、このような１６ビットＡＤＣを２個使用するこ
とが必要とされている．ハイｅファイ●デジタル●オー
ディオ関連の用途に必要とされる１６ビットないしはそ
れ以上の高精度を備えたアナログーデジタルΦコンバー
タを単一の集積回路チップの上に２個構成するというこ
とは、これまで誰も試みていないが、その理由は、そう
した場合にはチップの大きさが、現時点において経済的
に成り立つ以上の大きさとなってしまうからである． 先行技術に係るシステムのなかには，２個のＡＤＣを使
用することによってより高速の標本化速度が得られるよ
うにし、それによって、より安価なアンチ●エリアシン
グφフィルタを使用できるようにしたものがある．その
種のシステムにおいては、「左チャンネル用Ｊ ＡＤＣ
と「右チャンネル用Ｊ ＡＤＣの各々が，専用の逐次近
似レジスタ（ＳＡＲ）を備えた独立した１６ビット●ア
ナログーデジタル●コンバータを１づつ含んでいるもの
となっていた． デジタル・オーディオ関連の用途に用いられる逐次近似
形アナログーデジタルφコンバータには、高精度の比較
器が必要とされている．この比較器は、高速で動作する
ものでなければならず、しかも低ノイズで、入力オフセ
ットφエラーの小さなものでなければならない．また、
増幅器の各増幅段の出力部において自動零点合せ動作を
実行することが望まれることもある．そのようにした場
合には，自動零点合せ用のＭＯＳＦＥＴがその増幅段の
出力導体上にノイズを導入することがあり得るが、この
ノイズは、入力側へ「リファーバック（ｒｅｆｅｒ ｂ
ａｃｋ） Ｊされるようにすれば、その増幅段のゲイン
分の１の大きさに低減される．低ノイズの高速動作、並
びに集積回路チップの面積の低減という利益を達成する
ために，これまでにも、様々な技法が用いられている．
それらのうちの１つの方式に、非常に高いゲインを有す
る単段の差動増幅段を使用し、この差動増幅段の出力部
にソース−フォロワ出力段を備えて、この出力部におい
て自動零点合せが行なわれるようにした方式がある．し
かしながらこの方式では、結局、高速性は得られていな
い．また別の可能な方式として、低ノイズで高速の動作
を達成することを期待して、低ゲインではあるが高速の
複数の段を多段式に構成し、それらの段と段との間で自
動零点合せを行なうようにした方式もあるが、しかしな
がらこの方式によって低ノイズは得られていない．最良
の方式を決定する際には、通例として、設計上の困難な
妥協を余儀なくされている．従って、本発明の目的は、
従来肢術のものと比較してより高精度の同位相標本化動
作を可能とする、高精度のモノリシック集積回路アナロ
グーデジタルφコンバータを提供することにある．本発
明の更に別の目的は、より安価で、より高精度で、より
高分解能のアナログーデジタル・コンバータであって、
より高速の標本化速度で、より良好な電源リジェクショ
ンをもって、より高精度の同位相標本化を行なうことが
でき、また、最近のデジタル●オーディオ関連の用途に
おいてこれまで用いられている従来のアナログーデジタ
ルφコンバータと比較して、より高い信号一雑音比を有
する、アナログーデジタル●コンバータを提供すること
にある． 本発明の更に別の目的は、アナログーデジタル争コンバ
ータを、各々の変換動作の終了の時点においてリセット
するための、改良された方法を提供することにある． 本発明の更に別の目的は、ステレオ●デジタル・オーデ
ィオ関連の用途においてこれまで用いられているアナロ
グーデジタル●コンバータと比較して、より安価なアン
チ●エリアシング●フィルタを使用することのできる、
安価な単一チップ拳デュアル●アナログーデジタル●コ
ンパータ回路を提供することにある． 本発明の更に別の目的は、低ノイズで、オフセットが小
さく、高速で、高精度の、ＣＭＯＳ比較器を提供するこ
とにある． （課題を解決するための手段） 要約して、且つその一実施例に即して説明するならば、
本発明は、第１のＮビットＣＤＡＣと、第２のＮビット
ＣＤＡＣと、前記第１のＣＤＡＣの出力を第１オーディ
オ入力信号と比較する第１比較器及び前記第２のＣＤＡ
Ｃの出力を第２オーディオ入力信号と比較する第２比較
器と、デュアル拳ラッチ逐次近似レジスタとを含んでい
るデュアル逐次近似形アナログーデジタル●コンバータ
（ＡＤＣ）チップを提供するものである．前記デュアル
番ラッチ逐次近似レジスタは、（Ｎ＋１）ビットのシフ
ト令レジスタと、第１ラッチング回路部と、第２ラッチ
ング回路部とを含んでおり、第１ラッチング回路部は、
第１の一連の連続するＮビット近似数を発生する発生動
作と、それらの近似数を前記第１のＮビットＣＤＡＣの
Ｎ個のデジタル入力導体へ順番に供給する供給動作とを
、ある論理状態が前記シフト・レジスタ内をＭＳＢポジ
ションからＬＳＢポジションまでシフトされるそのシフ
ト動作と、前記第１比較器によって発生される複数の比
較信号とに応答して行なうため回路部であり，また第２
ラッチング回路部は、第２の一連の連続するＮ個のＮビ
ット近似数を発生する発生動作と、それらの近似数を前
記第２のＮビットＣＤＡＣのＮ個のデジタル入力導体へ
順番に供給する供給動作とを、前記論理状態が前記シフ
ト・レジスタ内をシフトされるシフト動作と、前記第２
比較器によって発生される複数の比較信号とに応答して
行なうための回路部である．第１の転流回路が、前記論
理状態が前記シフト・レジスタへ（ｉ＋１）回目にシフ
トされるシフト動作に応答して、これらのデュアルＡＤ
Ｃのうちの一方のＡＤＣの第１手段の，第ｉ番目のＮビ
ット近似数の、その最上位からｉ桁目のビットをシリア
ルに出力するようになっている．また更に、前記第２Ｃ
ＤＡＣと前記第２ラッチング回路とを含んでいる他方の
ＡＤＣに関して同様の機能を果たす、第２の同様の構造
のＮビットの転流回路が含まれている． 以上のデュアル逐次近似アナログーデジタルーコンバー
タ舎チップは，ＣＭＯＳ製作技術によって構成される．
前記第１ＣＤＡＣと前記第２ＣＤＡＣとへは、１つの基
準回路から、互いに独立した夫々の基準電圧が供給され
るようになっている．この基準回路は，バイボーラ−Ｃ
ＭＯＳバンド・ギャップ回路とＣＭＯＳ電源リジェクシ
ョン回路とを含んでおり、互いに独立した互いに同一構
造の２つのユニテ冫●ゲイン●バッファ回路を駆動する
ものである．それらのユニティ●ゲイン●バッファ回路
の各々は、ＦＥＴ増幅器とＣＭＯＳ演算相互コンダクタ
ンス増幅器とを含んでおり、その結果、電源ノイズに対
して不感性を有する、安定した低ノイズの動作を行なえ
るようになっている．前記比較器は低ゲインの第１ＦＥ
Ｔ差動増幅器を含んでおり、この第ｌ差動増幅器は、入
力ＦＥＴと一対の高精度負荷デバイスとの間に接続され
たカスコードＦＥＴを備えており、それによって、この
差動増幅器のゲインが入力コモン●モード電圧の影響を
受けないようになっている．この第１差勤増幅器の出力
は第２差動増幅塁の入力ＦＥＴに接続されており、この
第２差動増幅器はカスコード●トランジスタを備えては
いない．第２差勤増幅器の両出力は、夫々第１と第２の
自動零点合せコンデンサに接続されており、それらのコ
ンデンサの反対側の端子は、それらのコンデンサに対応
する一対の自動零点合せスイッチに接続されている．自
動零点合せを施き−れた出力は、２段式差動増幅器の入
力へ供給されるようになっており、この２段式差動増幅
器の出力は、自動零点合せを施された上で、差動ラッチ
の入力へ供給されるようになっている． （実施例） 第１図について説明すると、モノリシック集積回路であ
るＣＭＯＳ形のデュアルＡＤＣＩは、一点鎖線ＩＡで示
されている単一のＣＭＯＳチップの上に製作したもので
ある．ここで説明するこのデュアルＡＤＣチップ１は、
その面積が約２６０００平方ミル（約１６．８平方ミリ
メートル）、即ち１６０ミル平方（約４．１ミリメート
ル平方）である．このデュアルＡＤＣＩは、１８ビット
のコンデンサ式デジタル−アナログ会コンバータ（ｃ
Ｄ Ａ Ｃ）を含んでおり、このＣＤＡＣは引用符号２
で表わしてある．このブロック２の中に、比較器４のた
めの調節自在な基準電圧を発生する１２ビットの「トリ
ム」デジタルーアナログ●コンバータ（ＴＤＡＣ）を含
ませるようにすることができる，１８ビットＣＤＡＣは
、左チャンネルのオーディオ信号ＶＩＨＬを受取るよう
になっている．ブロック２の中のこの１８ビットＣＤＡ
Ｃは、導体５を介して比較器４の一方の入力に接続され
ている．ブロック２の中のＴＤＡＣの出力は、導体６を
介して比較器４のもう一方の入力に接続されている．比
較器４の出力は、１８ビット●ラッチ回路７の１８個の
Ｄ形ラッチの各々のＤ入力に接続されている．ラッチ７
の１８個の出力（それら１８個の出力をまとめて引用符
号８で表わす）は、転流回路９の入力に接続されている
と共に、夫々が，ブロック２内の１８ビットＣＤＡＣの
対応するデジタル入力へフィードバックされるようにな
っている． １９ビットのシフト・レジスタ１５が、１８個のパラレ
ルな出力を送出するようになっており、それら１８個の
出力（それら１８個の出力をまとめて引用符号１６で表
わす）は、１８ビット●ラッチ７並びに１８ビット●ラ
ッチ２８の、１８個の対応する、クロック入力即ちラッ
チング入力に接続されている．シフト・レジスタ１５は
更に、１９番目のビットを含んでいる．以上の１９個の
ビットの各々の出力（それら１９個の出力をまとめて引
用符号ｌ７で表わす）は、第１図に引用符号ｌ９で示さ
れているイリーガル●コード検出回路の一部を成す１９
個の入力を有するＮＯＲゲートの、夫々の入力に接続さ
れている．イリーガルφコード検出回路ｌ９の出力はリ
セット導体２０に接続されており、このリセット導体２
０が、１８ビットφラッチ７，１８ビット●ラッ千２８
、１９ビット●シフト・レジスタｌ５、並びに制御回路
１３をリセットするようになっている． 右チャンネルのオーディオ信号ＶｒＮＲは、引用符号３
で表わされているｌ８ビットＣＤＡＣの入力へ供給され
るようになっている．このブロック３には更に、比較器
２７の一方の入力へ調節自在な基準電圧を送出する１２
ビットのＴＤＡＣ （｝リムＤＡＣ）を含ませることが
できる．このブロック３の中のＣＤＡＣのアナログ出力
は、比較器２７の他方の入力に接続されている．比較器
２７の出力は１８ビット・ラッチ回路２８内の１８個の
Ｄ形ラッチの各々のＤ入力に接続されている．この１８
ビット●ラッチ回路２８のクロック入力即ちラッチング
入力は、レジスタ１５の上位の１８個のビットの出力に
接続されている．また、このラッチ２８の１８個の出力
は、１８本の出力導体（それら１８木の導体をまとめて
引用符号２９で表わす）を介して、ＣＤＡＣ３の１８個
のデジタル入力の夫々に接続されている．１８ビットφ
ラッチ２８の出力２９は更に転流回路３９の入力にも接
続されている．転流回路９の出力はバッファｌＯの入力
に接続されており、このバッファ１０の出力ｌ１が，左
チャンネルのシリアル番デジタル出力信号ＳＱＬを発生
するようになっている．同様に、転流回路３０の出力は
バッファ３３を介して導体３４に接続されており、この
導体３４上に、右チャンネルのシリアル●デジタル出力
ＳＯＲが発生されるようになっている．本発明に従って
、１９ビット●シフト・レジスタ１５と、１８ビット●
ラッチ２８とは、１つの「デュアル・ラッチＳＡＲＪの
中に包含されて構成されるようになっており、このＳＡ
Ｒが引用符号１２で示されている． 制御回路ｌ３は、ＣＯＮＶＥＲＴ信号（変換信号）、即
ちデュアルＡＤＣＩが受取るコマンド信号に応答して、
種々の制御信号１４を発生するものである．この回路の
諸機能については、第２図のＣＤＡＣの構造を説明した
後に、説明することにする． １８ビットＣＤＡＣ２及び３に必要な、左チャンネル用
基準電圧Ｖ ＲＥＦＬと右チャンネル用基準電圧Ｖ Ｒ
ＥＦＲとが、バンド●ギャップ回路２３と低ノイズ低出
力インピーダンスのバッファ回路２５Ａ及び２５Ｂとに
よって、導体２４上に発生されるようになっている．こ
れらの、バンド●ギャップ回路２３並びにバッファ回路
２５Ａ及び２５Ｂについての詳細は、本願出願人に譲渡
され、本対応米国出願と同日に出願された同時係属出願
であるカルトホ−） ７ （Ｔｉｍｏｔｈｙ Ｖ． Ｋ
ａｌｔｈｏｆｆ ）の米国特許出願（ｃＭＯＳ電圧基準
及びバッツァ回路）に示されている．バッファ２５Ａと
２５Ｂとは互いに同一構造のものであるが、しかしなが
ら、ＣＤＡＣ２と３の各々において種々のＭＯＳＦＥＴ
のスイッチング動作によって発生するノイズを原因とす
る左右のチャンネルの間のクロストークを防止するため
には、それら２つを共に備える必要がある． 次に第２図について説明すると、同図にはブロック２及
び３のＣＤＡＣの基本構造が示されている．それらのＣ
ＤＡＣは、バイナリに重み付けされた複数のコンデンサ
から成るネットワークを用いており、それらのコンデン
サは、デジタル入力に応じた、バイナリな電圧分割を達
成するために電荷加算箇点に接続されている．第２図は
、ブロック２及び３で使用されている１８ビットＣＤＡ
Ｃのうちの３つのビットを図示している．このＣＤＡＣ
は、基準電圧Ｖ ＩＩＥＦを受取る電圧基準端子２６を
含んでおり、この基準電圧Ｖ ＲＥＦは、ＶＲＥＦ．Ｌ
またはＶ ＲＥＦＲである．この電圧はクランプ回路６
０へ入力され、このクランプ回路６０が電圧Ｖ ＣＬＡ
ＭＰを発生する．典型的な一例を挙げれば、ｖＲＥＦハ
約２．７５ボルトテあり、Ｖ ＣＬＡＭＰは約１．８ボ
ルトである．デュアルＡＤＣ回路ｌは、＋５ボルトであ
る＋Ｖｃｃ電源と、−５ボルトであるーＶｃｃ電源とに
よって動作するようになっている．制御回路ｌ３により
発生された制御信号が導体５０ヘターン・オン電圧を供
給すると、この導体５０はＮチャネル形ＭＯＳＦＥＴ４
４のゲートに接続されているため，このＭＯＳＦＥＴ４
４が電荷加算導体５をＶ ＣＬＡＭＰに接続することに
なる．同様に、この導体５０からＮチャネル形ＭＯＳＦ
ＥＴ６１のゲートへターン・オン信号が供給されること
によって、導体６がＶ ＣＬＡＳＰの電位となる．電荷
加算導体５は、比較器４の非反転入力に接続されており
、一方、この比較器４の反転入力は導体６に接続されて
いる．導体６は適当な基準電圧に接続するようにするこ
ともできるが、好ましくは、トリムＤＡＣ （ＴＤＡＣ
）６５に接続するようにする．このＴＤＡＣ６５は、Ｃ
ＤＡＣ２並びにＣＤＡＣ３の上位ｌ２桁のビットと類似
の１２ビットのＣＤＡＣである．ＴＤＡＣ６５は、微小
ではあっても累積するおそれのある電荷加算導体５上の
電圧の変動に対処する補償を行なうために、導体６上の
基準電圧を「調節可能」にするものであり、電荷加算導
体５上のその電圧変動は、種々のＭＯＳＦＥＴのスイッ
チング動作が行なわれる間に様々な寄生コンデンサのた
めに、電荷がこの電荷加算導体５に付加され、或いはそ
こから差引かれることによって生じるものである．Ｔ’
ＤＡＣ６５は更に、ＣＤＡＣ内の、バイナリ重み付け形
の複数の異なったコンデンサの間の、比率の不整合に対
処する補償のための調整が行なわれるように、導体６上
の基準電圧の調節をも可能としている．このトリムＤＡ
Ｃ６５は当業界においては公知のものであるため、それ
について詳細には説明しないが、ただし次のことだけは
記しておくことにする．即ち、このトリムＤＡＣ６５は
、ＣＤＡＣ２の上位１２桁ビットに対応するバイナリ重
み付け形の複数のコンデンサのうちの該当するものにつ
いて、一定の第１基準電圧とトリム自在で調節自在な第
２基準電圧との間で切り換えを行なうものモあり、この
第２基準電圧は、典型的な一例としては、第１基準電圧
とは数ミリボルト異なった電圧であって、ニクロム抵抗
器にレーザ・トリミングを施すことによて調節できるよ
うにした電圧である．これによって，ＣＤＡＣのコンデ
ンサ間の比率の不整合の各々ごとに、及び／または、寄
生容量に起因して電荷加算導体５へ加わる望ましからざ
る電荷の変動の各々ごとに、それに応じた量の電荷が基
準導体６に対して加減され、それにより電荷変動誤差が
除去されるようになっている． 電荷加算導体５は、バイナリ重み付け形の１８個のコン
デンサに接続されており（或いは、それと等価のラダ一
一ネットワークに接続されているようにしても良い）、
それらのコンデンサは、最上位のビットのコンデンサ４
２、最上位から２桁目のビットのコンデンサ５３、その
次の桁のコンデンサ５８、そして更に同様のその他のコ
ンデンサから成るものである．それらのバイナリ重み付
け形コンデンサの各々の反対側の端子は、複数のデジタ
ル入力信号とこれらデジタル入力信号の論理的相補信号
とに応答して、プルアップＭＯＳＦＥＴによって基準電
圧ＶＲＥＦ （１−レはＶ ＲＥＦＬとＶ ＲＥＦＲ
とのいずれかである）へ「プルアップ」され、また、Ｎ
チャネル形プルダウンＭＯＳＦＥＴ４７、５５、或いは
５７のうちの１つによって、接地電位ＧＮＤへ「プルダ
ウン」されるようになっている．それらのデジタル入力
信号と論理的相補信号とは．１８個のビットの各々ごと
に、第１図のラッチ７の導体８、或いはラッチ２８の導
体２９によって，それらのプルアップＭＯＳＦＥＴとプ
ルダウンＭＯＳＦＥＴとの、夫々のゲート電極へ供給さ
れるようになっている．ＭＳＢ （最上位ビット）のた
めのプルアップＭＯＳＦＥＴ４６はＰチャネル形であり
、一方、その他のビットのためのプルアップＭＯＳＦＥ
Ｔは、５４や５６のようにＮチャネル形である．アナロ
グ入力電圧ＶＩＮ（この入力電圧は、ブロック２の中の
ＣＤＡＣについてはＶ ＩＮＬであり、ブロック３の中
のＣＤＡＣについてはＶＩＮ！１テある）は、ＣＭＯＳ
伝達ゲート４０を介して導体４１へ接続されるようにな
っている．このＣＭＯＳ伝達ゲー｝４０とコンデンサ４
２とが協働して、ＣＤＡＣ２の最上位ビットのためのサ
ンプル●アンド●ホールド回路として機能するようにな
っている． ＣＤＡＣ２の１８ビット入力のデジタル●バタンか、バ
イナリ重み付け形コンデンサ（それらのコンナンサはＭ
ＳＢのコンデンサを除いていずれも予め基準電圧Ｖ Ｒ
ＥＦに充電されており、ＭＳＢのコンデンサだけはＶＩ
Ｎに充電されている）のうちのどのコンデンサがこの１
８ビットのデジタル入力に応じてアースへ放電されるか
を決定するようになっており、その放電によって，それ
に対応したバイナリに重み付けされた量の電荷が電荷加
算導体５へ供給されるようになっている．第１図の制御
回路１３は、複数の制御信号ｌ４のうちの１つを第２図
の導体５０へ供給してＭＯＳＦＥＴ４４及び６１をター
ン■オフすることによって、ＣＯＮＶＥＲＴＭ号に応答
してサンプリング動作を開始させる．制御回路ｌ３はま
た、信号ｌ４のラちの別の１つをＣＭＯＳ伝達ゲート４
０へ供給することによって、ＣＯＮＶＥＲＴ信号に応答
してＶＩＮを導体４ｌから遮断する．この導体４ｌは、
ＭＳＨのサンプリング●コンデンサ４２に接更 続されている．制御回路１３は水に，ＣＯＮＶＥＲＴ信
号に応答して、ＭＯＳＦＥＴ４６及び４７を駆動するた
めの３状態駆動回路（不図示）をディスエーブルする．
そのＣＯＮＶＥＲＴ信号は、クロック信号ＣＫ及びＣＫ
”をイネーブルするイネーブル信号を発生させる．これ
らのクロック信号は、制御回路ｌ３がＣＬＫ信号に基づ
いて発生するものであり、それらによって、シフト・レ
ジスター５のクロッキングが通常の方式に則って開始さ
れる．（ここではアスタリスク記号（傘）は論理的相補
信号を表わすために用いられている）． 従って結果的に、アナログ入力電圧ＶＴＮが、電荷加算
導体５上に発生される電圧と比較されることになり，こ
の電荷加算導体５上の電圧は． １８個の選択された
ビットから成る複数のバタンの各々に応じて、ラッチ回
路７及び２８とシフト・レジスタｌ５とを含んで構成さ
れている逐次近似レジスタによって発生されるものであ
る．電圧ＶＩＮが、現在の１８ビットのデジタル入カパ
タンに応じた電荷加算導体５上の電圧を超えている場合
には、比較器４が切り換わることになる．逐次近似動作
は、当業者には周知の如く、１８個の連続した一連の近
似数を、最上位ビットからはじめて、一度に１ビットづ
つ発生することによって実行される． 一例を挙げれば、逐次近似動作における反復処理動作の
第１回目には、シフト・レジスタ１５によって発生され
る最上位ビットが「１」として出力され、このとき残り
のビットは「０」となっている．デュアル・ラッチＳＡ
Ｒ１２は、このときには、第１回目の近似処理、即ち第
１回目の「試行」による２進数を収容しているわけであ
り、この２進数は、ｖｒｘの可能値範囲の中央に位置す
る数である．この最初のデジタル近似数は、ＣＤＡＣ２
及びＣＤＡＣ３の両方の入力へ供給される．ＣＤＡＣ２
とＣＤＡＣ３のいずれについても、反復処理の第１回目
は同一の処理である．以下の説明は、特にＣＤＡＣ２へ
続いて供給されるデジタル近似数に関するものである、
（ｃＤＡＣ３についても動作は完全に相似関係にあり、
単に、異なった比較器の出力データが発生されるという
点が異なっているだけである）．このＣＤＡＣ２によっ
てデジタルーアナログ変換が行なわれ、このアナログへ
の変換によって得られた電荷加算導体５上の出力電圧が
、効果的にＶＩＮと比較されるようになっている． 各ビットについて行なわれる各試行期間の終了時に，電
荷加算導体５上の電圧が、ＴＤＡＣ６５によって基準導
体６上に発生されている電圧を超えていた場合には、比
較器４から導体６４上へ「ハイ」出力、即ち「１」出力
が送出される．これは即ち、その現行近似数のその「１
」ビットが「受諾」されたことを意味しており、それゆ
え、そのビットは、ラッチ７の対応するビットにラッチ
され、そしてこのビットは次に、シフト・レジスタ１５
の次回のシフトが行なわれる際に、Ｖ ＩＮＬの現行サ
ンプル値がその数へと変換されつつあるところのデジタ
ル数の現行ビットとして、転流回路９によってシリアル
に出力されることになる．これとは逆に，その現行ビッ
トについての試行期間ないしセトリング期間が経過した
後に，電荷加算導体５上の電圧が．ＴＤＡＣ６５によっ
て導体６上に発生されている基準電圧より低かった場合
には，比較器４から導体６４上へ「ロー」レベル即ち「
０」レベルが送出される．このレベルはラッチ７の対応
するビットにラッチされ、そして次にそのビットは、シ
フト・レジスタ１５の次回のシフトが行なわれる際に、
ＶＩＮＬの現行サンプル値がその数へと変換されつつあ
るところの最終的デジタル数の１つ下位のビットとして
、転流回路９によってシリアルに出力されることになる
． 続いて、デュアルφラッチＳＡＲｌ２は第２回目のデジ
タル近似数を発生するが、その場合、その最上位ビット
は、比較器出力６４の最新の状態の如何によって「０」
となっていることも、また「１」となっていることもあ
り、最上位から２桁目のビットはｒｌＪとなっており、
また、その他のビットは「０」となっている．続いて第
３回目の近似数が発生され、この近似数には、この所望
の数の最上位の２桁のビットが含まれている．以上の手
順は残りの１５個のビットについても反復して実行され
、それが行なわれた時点において、この逐次近似アナロ
グーデジタル変換処理は完了する．そのとき電荷加算導
体５上の電圧は、導体６上の電圧と殆ど正確に等しくな
っている．第３図は、逐次近似レジスタの構造を示して
おり、このレジスタは、１８ビット●ラッチ７、１９ビ
ットシフト・レジスタ１５、並びに、１８ビット●ラッ
チ２８を含んでいる．シフト拳レジスタ１５（このシフ
ト・レジスタｌ５の個々のビットは、第３図では、引用
符号１５−１、１５−２．・・・、１５−１９で示され
ている）並びにラッチ７（このラッチ７の個々のビ−ッ
トは、第３図では、引用符号７−１、７−２、・・・７
−１８で示されている）の基本的動作は、本願の出願人
９所有する米国特許第４７７７４７０号（Ｎａｙｌｏｒ
ｅｔ ａｌ． ）に記載されているところの動作と完
全に相似であり、この米国特許は、発明の名称を［アナ
ログーデジタル●コンバータにおける高速逐次近似レジ
スタ（ＨＩＧＨ ＳＰＥＥＤ ＳＵＣＧＥＳ−ＳＩＶＥ
ＡＰＰＲＯＸＩＭＡＴＩＯＮ ＲＥＧＩＳＴＥＲ
ＩＮ ＡＮＡＬＯＧ−ＴＯ−１］ＩＣＩＴＡＬ
ＣＯＮＶＥＲＴＥＲ） Ｊ ト称し、１９８８年１０月
１１日付で発行されており、この言及をもって本開示に
包含されるものである．第１図及び第３図のデュアル・
ラッチＳＡＲ１２は更に、第２のラッチ２８を含んでお
り、このラッチ２８の個々のビットは、引用符号２８−
１、２８−２、・・・２８−１８で示されている．各々
の、マスタ／スレイブ式のシフト・レジスタΦビット１
５−１、１５−２、等々は、ラッチ７並びにラッチ２８
の双方のラッチ素子のラッチ入力（Ｌ”入力）を駆動す
る出力を発生するようになっている．転流回路９はＮ
チ−？ネル形ＭＯＳＦＥＴ９−１を含んでおり、このＭ
ＯＳＦＥＴ９−１のソースは、第１ビットのＮＯＲゲー
トの出力に接続されている．転流回路９は更にＭＯＳＦ
ＥＴ９−２、．・・、９−１８を含んでおり、これらの
ＭＯＳＦＥＴのソースはいずれも，図示の如く、対応す
るインバータの出力に夫々接続されている．ＭＯＳＦＥ
Ｔ９−１．９−２、・・・、９−１８のドレインは導体
１１Ａに接続されており、この導体１１Ａはシリアルな
出力信号ＳＱＬを発生するものである．同様に、転流回
路３０はＮチャネル形ＭＯＳＦＥＴ３０−１を含んでお
り、このＭＯＳＦＥＴ３０一１のソースは、ＭＳＨの２
入力ＮＯＲゲートの出力に接続されている．転流回路３
０は更にＭＯＳＦＥＴ３０−２、・・・、３０−１８を
含んでおり、これらのＭＯＳＦＥＴのソースは、図示の
如く、対応するインバータの出力に夫々接続されている
．これらの転流用ＭＯＳＦＥＴ３０−１、３０−２、・
・・、３０−１８のドレインは導体３４Ａに接続されて
おり、この導体３４Ａは、その上にシリアルな出力信号
ＳＯＲが発生される導体である．夫々のＮＯＲゲートの
出力に接続されている複数のインバータは、ＣＤＡＣ２
の各々のビットへ送られる相補的なビット信号を発生す
るものであり、これは相補的導体対８−１、８−２、・
・・、８−１８で表わされているとおりである．同様に
、ラッチ回路２８内の複数の２入力ＮＯＲゲートの出力
に接続されている複数のインバータは、ＣＤＡＣ３の個
々のビットへ送られる相補的なビット信号を発生するも
のであり、これは相補的信号対２９−１、２９−２、・
・・、２９−１８で表わされているとおりである． 複数のＮチャネル形ＭＯＳＦＥＴ１７−１、ｌ７−２、
・・・．１７−１９の各々は、そのゲートが、シフト・
レジスタ１５の複数のマスタ／スレイブ式のラッチ●ビ
ットのうちの１つのビットの出力に接続されており、そ
れらのビットの出力は引用符号ｌ６−１、１６−２、・
・・、１６−１９で示されている．ＭＯＳＦＥＴ１７−
１、１７−２，・・・、１７−１９のソースはアースに
接続されており、またそれらのドレインは導体１７Ａに
接続されている．この導体１７Ａはプルアップ負荷デバ
イス１９７に接続されており、ＩＬＬＥＧＡＬ ＣＯ
ＤＥ信号を供給する導体であり、この信号は、第１図の
導体２ｏ上にＲＥＳＥＴ信号を発生させる信号である． 転流ラッチ回路９は，デュアル拳ラッチＳＡＲ１２によ
って発生される複数のビットを、ＭＳＢからはじめて、
それらが発生される順序でシリアルに出力するものであ
る．デュアル・ラッチＳＡＲ１２の各々のビットについ
て連続して発生される複数の近似数の各々は、連続する
直前の近似数より更に正確な１つ下位のビットを持って
おり、そして、シフト・レジスタｌ５内において次回の
「１」のシフトが行なわれると、転流回路９が、その「
１つ下位のビット」を、ラッチ７からバッファ１０を介
してＳａｔ導体１ｌへとゲーティングして送出するので
ある．転流回路３０は、転流回路９と全く類似の方式で
動作し、それによって、デュアル・ラッチＳＡＲ１２の
ラッチ２８により発生される複数のビットを、バッファ
３−３を介してＳＯＲ導体３４へ，シリアルに出力する
ものである． 第４図について説明すると、同図は比較器４（比較器４
は比較器２７と同一構造である）の詳細構造を示してお
り、この比較器４の入力５及び６は、夫々、ＣＤＡＣ２
の出力と、トリムＤＡＣ６５によって発生される補償用
基準電圧とを受取るようになっている．この比較器４の
第１段６６は、Ｎチャネル形入力ＭＯＳＦＥＴ６９及び
７０を含んでいる差動増幅段であり、それらのＭＯＳＦ
ＥＴ６９及び７０の双方のソースは、Ｎチャネル形ｒカ
スコードＪ ＭＯＳＦＥＴ８２のドレインに接続されて
いる，ＭＯＳＦＥＴ６９及び７０の夫々のゲートは、導
体５と導体６とに夫々接続されている，ＭＯＳＦＥＴ６
９及び７０の夫々のドレインは、「カスコード」Ｎチャ
ネル形ＭＯＳＦＥＴ７２及び７３の夫々のソースに接続
されている．カスコードＭＯＳＦＥＴ７２及び７３の双
方のゲートは、基準電圧Ｖ ＲＥＦＬに接続されている
．カスコードＭＯＳＦＥＴ７２及び７３の夫々のドレイ
ンは、夫々導体７６と導体７７とを介して，高精度ニク
ロム抵抗塁７４及び７５の下方の端子に夫々接続されて
いる．これらの抵抗器７４及び７５の上方の端子は＋Ｖ
ｃｃに接続されている．カスコードＭＯＳＦＥＴ８２の
ソースは、Ｎチャネル形カレント●ミラーＭＯＳＦＥＴ
８ ３のドレインに接続されており、このＭＯＳＦＥＴ
８３のソースはーＶｃｃに接続されている．カスコード
ＭＯＳＦＥＴ８２のゲートはアースに接続されている． 導体７６と導体７７とは、比較器４の第２差動増幅段６
７の、入力Ｎチャネル形ＭＯＳＦＥＴ７８と７９とに接
続されている．これらのＭＯＳＦＥＴ７８及び７９の双
方のソースはＮチャネル形力スコードＭＯＳＦＥＴ８４
のドレインに接続されている．カスコードＭＯＳＦＥＴ
８４のゲートはアースに接続されている．カスコードＭ
ＯＳＦＥＴ８４のソースはＮチャネル形カレント●ミラ
ーＭＯＳＦＥＴ８５のドレインに接続されており、こ（
１）ＭＯＳＦＥＴ８５（７）ソースは−Ｖｃｃに接続さ
れている．カレント働ミラーＭＯＳＦＥＴ８３及び８５
の双方のゲートは、Ｖ ＢＩＡＳを発生するカレント●
ミラー制御回路に接続されている． 差動増幅器６７のＮチャネル形入力ＭＯＳＦＥＴ７８及
び７９の夫々のドレインは，導体８６と導体８７とを介
して、高精度ニクロム負荷抵抗器８０及び８ｌの下方の
端子に接続されており、これらの抵抗器８０及び８１の
上方の端子は＋Ｖｃｃに接続されている．導体８６と導
体８７とは、自動零点合せコンデンサ８８及び９０の上
方の端子に夫々接続されている．自動零点合せコンデン
サ８８及び９０の夫々の下方の端子は、導体８９と導体
９１とを介して、Ｐチャネル形の自動零点合せＭＯＳＦ
ＥＴ９４及び９５の夫々のソースに接続されている．（
これらの自動零点合せＭＯＳＦＥＴ９４及び９５は、Ｎ
チャネル形のものとすることもできる）．ＭＯＳＦＥＴ
９４及び９５の双方のドレインはＶ ＲＥＦＬに接続さ
れている，ＭＯＳＦＥＴ９４及び９５の双方のゲートは
、自動零点合せ信号ＶａＺに接続されている． 差勤増幅器６７の出力導体８９と９１とは、第３差動増
幅器９６の反転入力と非反転入力とに夫々接続されてお
り、この第３差動増幅器９６は、差動増幅塁６７と本質
的に類似構造のものとすることができる．差動増幅器９
６の反転出力と非反転出力とは、第４差勤増幅器９７の
反転入力と非反転入力とに接続されており、この第４差
動増幅器も、差動増幅器６７と本質的に同一構造のもの
とすることができる．差動増幅器９７の反転出力は自動
零点合せコンデンサ９８の上方の端子に接続されており
、また、この差動増幅器９７の非反転出力は自動零点合
せコンデンサ９９の上方の端子に接続されている．コン
デンサ９８及び９９の夫々の下方の端子は、導体１３２
と導体１３３とを介して、Ｐチャネル形自動零点合せト
ランジスタ１３０及び１３１の夫々のソースに接続され
ている．これらの自動零点合せトランジスタ１３０及び
１３１の双方のドレインはＶ ＲＥＦＬに接続されてお
り、またそれらのトランジ−スタＧゲートは自動零点合
せ信号ＶＡＺに接続されている．導体１３２と導体１３
３とは、一般的な構造のＣＭＯＳ差動ラッチ回路１３４
の夫々の差動入力に接続されており、この差動ラッチ回
路１３４は当業者には容易に構成できるものであるので
図解はしない．このラッチ１３４の出力は比較器出力導
体６４に接続されている． 第４図において、Ｖ８１ＡＳは、Ｐチャネル形ＭＯＳＦ
ＥＴ１２３及び１２４を備えたカレント番ミラー制御回
路を含んで成る回路によって発生されるようになってお
り，これらのＭＯＳＦＥＴ１２３及び１２４の双方のソ
ースは、抵抗器１３７を介してＶ ＲＥＦＬに接続され
ている，ＭＯＳＦＥＴ１２４のドレインはＶ ＢＩＡＳ
導体とＮチャネル形ＭＯＳＦＥＴ１３６のドレインとに
接続されており、このＭＯＳＦＥ７１３６のソースは−
Ｖｃｃに接続されている．ＭＯＳＦＥＴ１２３のドレイ
ンはＮチャネル形ＭＯＳＦＥＴ１３５のドレインとゲー
トとに接続されており、このＭＯＳＦＥＴ１３５のソー
スは−Ｖｃｃに接続されている，ＭＯＳＦＥＴ１３６の
ゲートはＭＯＳＦＥＴ１３５のゲートに接続されている
。Ｖ Ｂ１ＡＳ導体は更にＮチャネル形ＭＯＳＦＥＴ１
２８のゲートにも接続されており、このＭＯＳＦＥＴ１
２８のソースは一Ｖｃｃに接続されている．ＭＯＳＦＥ
Ｔ１２８のドレインはＮチャネル形ＭＯＳＦＥＴ１２７
のソースに接続されており、このＭＯＳＦＥＴｌ２７の
ゲートはアースにｖｃ統されている．ＭＯＳＦＥＴ１２
７のドレインはＭＯＳＦＥＴ１２３のゲートと高精度ニ
クロム抵抗器１２６の下方の端子とに接続されており、
この抵抗器１２６の上方の端子はＶ ＲＥＦＬに接続さ
れている．ＭＯＳＦＥＴ１２４のゲートはアースに接続
されている． ８３、８５等のカレント拳ミラー出力トランジスタは、
そして更には差動増幅器９６及び９７におけるカレント
串ミラー●トランジスタも、カレント●ミラー●トラン
ジスタ１２８に対して所定の倍率関係とされている．即
ち、抵抗器１２６を流れ、従ってＭＯＳＦＥＴ１２８を
流れる電流が、カレント●ミラー会トランジスタ８３及
び８５を流れる電流を高精度で制御するようになってい
るのである．抵抗器１２６の両端間の電圧は一定であり
、そしてこの電圧が、差動増幅器６６及び６７の負荷抵
抗器７４、７５、８０並びに８１の両端間の電圧に対し
て，高精度の比例関係をなすようになっているのである
． 抵抗器７４及び７５の抵抗値は１．２キロオームとする
ことができる．抵抗器８０及び８ｌの抵抗値は４．８キ
ロオームとすることができる．抵抗器１３６の抵抗値は
５．５キロオームとすることができ、抵抗器１３７の抵
抗値は２キロオームとすることができる． 抵抗値が以上の値である場合には、第１増幅段６６のゲ
インは約８となり、第２増幅段６７のゲインは約６とな
る．増幅段９６のゲインと増幅段９７のゲインとは、夫
々８と６とにすることができ，この場合、この４段式増
幅器の入力から出力までの総合ゲインは約２３００とな
る．（ただしラッチ１３４が、かなりの大きさの更なる
ゲインを提供する）． 差動増幅器６６におけるゲインが僅かに約８とされてい
るため、この増幅段６６に関して、非常な高速性が達成
されている．この増幅段６６の出力は増幅段６７の入力
に直接接続されている．カスコードＭＯＳＦＥＴ７２及
び７３は、＋Ｖｃｃ（７）電源変動がトランジスタ６９
及び７０のゲートーソース電圧を変化させることのない
ように、それを防止しており、これによって良好な電源
リジェクションφレシオが高度に維持されている．第２
増幅段６７も、同程度の、約６のゲインとされている．
互いに高精度の比率関係にありしかも高精度抵抗器１２
６の両端間の電圧に比例する夫々一定の電流が電流源ト
ランジスタ８５と８３とに流されるようにしてあるため
，抵抗器７４、７５、８０、及び８ｌの夫々の両端間に
は、予め判っている一定の電圧が発生する．従ってＭＯ
ＳＦＥＴ７８及び７９には、一定のドレインーソース電
圧が発生する．これによって、導体７６及び７７と、Ｍ
ＯＳＦＥＴ７８及び７９のゲニトとの間に、ノイズの多
いレベルΦシフティング魯ソース●フォロワを用いるこ
となく、この増幅段６７に関して、良好なコモン●モー
ド参りジェクション並びに電源リジェクションが得られ
ている．増幅段６７の出力８６及び８７に対しては自動
零点合せが行なわれるようになっており、これは、導体
５と導体６との間に差動入力が供給される以前に、（導
体５上の電圧と導体６上の電圧とを強制的に互いに等し
い電圧とした状態で）Ｐチャネル形ＭＯＳＦＥＴ９４及
び９５をターンｅオンすることによって、行なわれる．
これにより、ＭＯＳＦＥＴ６９と７０との不揃い、ＭＯ
ＳＦＥＴ７８と７９との不揃い、抵抗器７４と７５との
不揃い、並びに抵抗器８０と８１との不揃いに起因する
入力オフセット電圧が、自動零点合せコンデンサ８８と
９０とに格納されることになる．続いて、自動零点合せ
ＭＯＳＦＥＴ９４及び９５がターン●オフされ、そして
入力導体５と６との間に供給される差分電圧が増幅され
た上で、増幅段９６の入力へ供給される． 自動零点合せトランジスタ９４及び９５により導入され
るノイズは、入力５及び６ヘリファーバックされるよう
にすれば、増幅段６６のゲインだけではなく、増幅段６
６と６７の両方のゲインを掛け合せたゲインで割った大
きさとなる．増幅段６６と増幅段６７との間でバッファ
リングを行なうようにしたならばそれに因って生じるよ
うな更なるノイズは、発生していない．ソース●フォロ
ワ出力が自動零点合せされるようにした、単一の高ゲイ
ン増幅段によって、以上と同一の機能を得るようにした
場合と比較して、より高速の動作が達成されることが判
明している． （発明の効果） 本発明に拠れば、２つの逐次近似形アナログーデジタル
φコンバーダを備えることに代えて、ＣＤＡＣ構造を採
用し、１６ビットないしそれ以上の精度を有する、第１
図の１９ビットのレジスタｌ５と１８ビットのラッチ７
及び２８とを含んでいる、単一のＳＡＲ （逐次近似レ
ジスタ）を、単一モノリシックΦチップ上に備えるよう
にしているため、非常に多くの利点が得られている．Ｃ
ＤＡＣ構造を採用していることにより，サンプル・アン
ド・ホールド機能に関する実現構成が簡明なものとなっ
ている．全体の回路をＣＭＯＳ技法により構成すれば、
個々のＡＤＣの各々を異なった集積回路チップ上に構成
することを必要としていたこれまでの先行技術に係るい
かなるデュアルＡＤＣシステムよりも、電力消費がはる
かに少なくなる．同位相のサンプリングを達成するため
に必要な動作゛の高速性と，高い信号一雑音比を得るた
めの高いオーバー●サンプリング率とが達成されている
．以上に説明したデュアルＡＤＣチップは１９２キロヘ
ルツで動作するものであり、この動作速度は，可聴周波
数帯域幅がデジタル会オーディオ関連の用途において採
用されている２２キロヘルツである場合の，可聴周波数
入力信号のナイキスト標本化速度の、４倍の速度である
．高いオーバー●サンプリング率によって低ノイズ●レ
ベルが達成されているため、交互サンプリング方式のス
テレオ拳デジタル●オーディオの用途に通常必要とされ
る、１０−１２極のアンチ●エリアシング●フィルタと
比べてはるかに安価な、より簡単な構造のアンチ拳エリ
アシング・フィルタを使用することが可能となっている
．以上に説明した、デュアルＣＤＡＣ＋単一ＳＡＲの構
造は、交互サンプリング方式にて可能な標本化速度の２
倍の速度で、しかも余分な費用をかけることなく、同位
相サンプリング、即ち同時サンプリングを行なうための
、簡単な構造を可能としているものである．デュアルＡ
ＤＣと，ＳＡＲと、セントラル・ロジックとを通過する
際の夫々の信号の遅延時間どうしは、全ての要素がモノ
リシック方式で集積されているために、互いに緊密に揃
った遅延時間となっており、その結果，左右のオーディ
オ●チャンネルの双方を同位相でサンプリグする同位相
標本化動作が、これまで実際に達成可能であったものと
比較して、より正確なタイミングで行なえるようになっ
ている．以上を総合した結果として，高速で、安価で、
極めて高精度な、１８ビットの分解能と高い信号一雑音
比上を有し総合的な高調波歪の小さい、デュアル●チャ
ンネルＡＤＣが得られている． 本発明の更に別の局面として、イリーガル●コード検出
回路１９が、シフト・レジスタ１５の１９個のビットの
全てがゼロに等しい状況を検出し、リセット信号を送出
する能力を有していることがある．このイリーガル拳コ
ード検出回路１９は、第１図では独立したブロックとし
て他のものからは分離して示されているが、この回路は
第３図の１９個のＮチャネル形ＭＯＳＦＥＴ１７−１、
１７−２，・・・．１７−１９の全てと、プルアップ負
荷デバイス１９７とを含んで構成されており、それらの
ものが、それら１９個のビットの全てが「０」である場
合にＩ ＬＬＥＧＡＬＣＯＤＥ！号を送出するＮＯＲゲ
ートを構成している．この構造が、回路への電源投入の
際に、或いはその後の電源変動の際に発生するおそれの
あるイリーガル状態の、その影響を排除するために用い
られるＲＥＳＥＴ信号を発生するようになっている．１
９ビットのシフトφレジスタの中を「１」が伝播するこ
とによって、以上に説明した連続する近似数のシーケン
スがＣＤＡＣ２及びＣＤＡＣ３のデジタル入力へ供給さ
れるようになっているが、この伝播する「１」が第１９
ビットからシフト・アウトされたならば、それは、変換
及び転流のプロセスが完了したことを意味しているので
ある．この最後のシフト動作が行なわれることによって
、シフト・レジスタ１５の内部には１９個のゼロが存在
するようになり、それによってＮＯＲゲートが、即座に
ＲＥＳＥＴ信号を導体２０上に送出することになる．こ
のようにしたことによって、この回路の種々の容量性の
節点がリセット信号に応答して同時に集積回路基板への
放電を行なう結果としてこの集積回路基板内に誘起され
る諸々の電圧がセトリングするための、充分な時間が与
えられている．また、このようにしたことによって、も
しこのようにしなかったならば起こり得る、コンデンサ
４２にサンプリングされた電圧の低下も、防止されてい
る．
用なアナログーデジタル●コンバータに関するものであ
り、より詳しくは、逐次近似レジスタを１つだけ用いた
、モノリシック集積回路デュアル●アナログーデジタル
●コンバータに関するものである． （従来の技術及び発明が解決しようとする課題）デジタ
ル●オーディオ関連の用途には例えば、デジタル●ステ
レオΦアンプや、テープ録音再生装置、等々があるが、
それらの用途において非常に広範に使用されている集積
回路アナログーデジタル・コンバータ（ＡＤＣ）素子の
１つに、本出願人の製品であるｒＰｃＭ７ ８Ｊという
型番の１６ビット●ハイブリッド集積回路アナログーデ
ジタノレ番コンバータがある．このｒＰｃＭ７８Ｊは、
アナログのオーディオ入力信号に応答して、そのオーデ
ィオ入力信号を極めて高精度で表わすシリアル●デジタ
ル会データの連続したストリームを発生する、１６ビッ
トＡＤＣである．このシリアル●デジタル●データから
は、後刻、それらのアナログ信号を高精度で再生するこ
とができるようになっている，ｒＰｃＭ７８Ｊのユーザ
は、しばしば、１個のｒＰｃＭ７８Ｊと、２個の外付け
のサンプル●アンド●ホールド回路（１個は左チャンネ
ル用、もケ１個は右チャンネル用）と，それら２個のサ
ンプル・アンド●ホールド回路の夫々の出力を１個のｒ
Ｐ Ｃ Ｍ ７ ８ Ｊへ供給するためのマルチプレ
クシング回路とを用いるという使い方をしている−．斯
かる回路構成に付随する問題の１つは、このような回路
は、２個のｒＰｃＭ７８」を使用した場合に達成可能な
標本化速度の半分の標本化速度でしか、動作し得ないと
いうことにある．標本化速度が低下すればするほど、サ
ンプル・アンド・ホールド回路の入力部のアンチ●エリ
アシング●フィルタには，より高価なフィルタを使用す
ることが必要となる．また更に、ＡＤＣの信号一雑音比
の低下をきたすことにもなり、それは、より少ないノイ
ズ平均化しか行なえなくなるからである．また、２個の
サンプル●アンド・ホールド制御回路の夫々のデジタル
遅延時間が、互いに正確に揃っていない場合には，要求
される２つのオーディオ入力の同位相標本化に、タイミ
ング●スキューが生じることにもなる．ｒＰｃＭ７８Ｊ
は、これまで商業的に非常な成功を納めてきているが，
ｒＰｃＭ７８Ｊの機能のそのような損失を著しく少なく
したいという要望が存在している．現時点においては、
デジタル●ステレオ●アンプ等を製作することを目的と
して、右チャンネルのオーディオ信号と左チャンネルの
オーディオ信号との夫々のために互いに独立した別々の
アナログーデジタル変換機能を備えることが望まれる場
合には、このような１６ビットＡＤＣを２個使用するこ
とが必要とされている．ハイｅファイ●デジタル●オー
ディオ関連の用途に必要とされる１６ビットないしはそ
れ以上の高精度を備えたアナログーデジタルΦコンバー
タを単一の集積回路チップの上に２個構成するというこ
とは、これまで誰も試みていないが、その理由は、そう
した場合にはチップの大きさが、現時点において経済的
に成り立つ以上の大きさとなってしまうからである． 先行技術に係るシステムのなかには，２個のＡＤＣを使
用することによってより高速の標本化速度が得られるよ
うにし、それによって、より安価なアンチ●エリアシン
グφフィルタを使用できるようにしたものがある．その
種のシステムにおいては、「左チャンネル用Ｊ ＡＤＣ
と「右チャンネル用Ｊ ＡＤＣの各々が，専用の逐次近
似レジスタ（ＳＡＲ）を備えた独立した１６ビット●ア
ナログーデジタル●コンバータを１づつ含んでいるもの
となっていた． デジタル・オーディオ関連の用途に用いられる逐次近似
形アナログーデジタルφコンバータには、高精度の比較
器が必要とされている．この比較器は、高速で動作する
ものでなければならず、しかも低ノイズで、入力オフセ
ットφエラーの小さなものでなければならない．また、
増幅器の各増幅段の出力部において自動零点合せ動作を
実行することが望まれることもある．そのようにした場
合には，自動零点合せ用のＭＯＳＦＥＴがその増幅段の
出力導体上にノイズを導入することがあり得るが、この
ノイズは、入力側へ「リファーバック（ｒｅｆｅｒ ｂ
ａｃｋ） Ｊされるようにすれば、その増幅段のゲイン
分の１の大きさに低減される．低ノイズの高速動作、並
びに集積回路チップの面積の低減という利益を達成する
ために，これまでにも、様々な技法が用いられている．
それらのうちの１つの方式に、非常に高いゲインを有す
る単段の差動増幅段を使用し、この差動増幅段の出力部
にソース−フォロワ出力段を備えて、この出力部におい
て自動零点合せが行なわれるようにした方式がある．し
かしながらこの方式では、結局、高速性は得られていな
い．また別の可能な方式として、低ノイズで高速の動作
を達成することを期待して、低ゲインではあるが高速の
複数の段を多段式に構成し、それらの段と段との間で自
動零点合せを行なうようにした方式もあるが、しかしな
がらこの方式によって低ノイズは得られていない．最良
の方式を決定する際には、通例として、設計上の困難な
妥協を余儀なくされている．従って、本発明の目的は、
従来肢術のものと比較してより高精度の同位相標本化動
作を可能とする、高精度のモノリシック集積回路アナロ
グーデジタルφコンバータを提供することにある．本発
明の更に別の目的は、より安価で、より高精度で、より
高分解能のアナログーデジタル・コンバータであって、
より高速の標本化速度で、より良好な電源リジェクショ
ンをもって、より高精度の同位相標本化を行なうことが
でき、また、最近のデジタル●オーディオ関連の用途に
おいてこれまで用いられている従来のアナログーデジタ
ルφコンバータと比較して、より高い信号一雑音比を有
する、アナログーデジタル●コンバータを提供すること
にある． 本発明の更に別の目的は、アナログーデジタル争コンバ
ータを、各々の変換動作の終了の時点においてリセット
するための、改良された方法を提供することにある． 本発明の更に別の目的は、ステレオ●デジタル・オーデ
ィオ関連の用途においてこれまで用いられているアナロ
グーデジタル●コンバータと比較して、より安価なアン
チ●エリアシング●フィルタを使用することのできる、
安価な単一チップ拳デュアル●アナログーデジタル●コ
ンパータ回路を提供することにある． 本発明の更に別の目的は、低ノイズで、オフセットが小
さく、高速で、高精度の、ＣＭＯＳ比較器を提供するこ
とにある． （課題を解決するための手段） 要約して、且つその一実施例に即して説明するならば、
本発明は、第１のＮビットＣＤＡＣと、第２のＮビット
ＣＤＡＣと、前記第１のＣＤＡＣの出力を第１オーディ
オ入力信号と比較する第１比較器及び前記第２のＣＤＡ
Ｃの出力を第２オーディオ入力信号と比較する第２比較
器と、デュアル拳ラッチ逐次近似レジスタとを含んでい
るデュアル逐次近似形アナログーデジタル●コンバータ
（ＡＤＣ）チップを提供するものである．前記デュアル
番ラッチ逐次近似レジスタは、（Ｎ＋１）ビットのシフ
ト令レジスタと、第１ラッチング回路部と、第２ラッチ
ング回路部とを含んでおり、第１ラッチング回路部は、
第１の一連の連続するＮビット近似数を発生する発生動
作と、それらの近似数を前記第１のＮビットＣＤＡＣの
Ｎ個のデジタル入力導体へ順番に供給する供給動作とを
、ある論理状態が前記シフト・レジスタ内をＭＳＢポジ
ションからＬＳＢポジションまでシフトされるそのシフ
ト動作と、前記第１比較器によって発生される複数の比
較信号とに応答して行なうため回路部であり，また第２
ラッチング回路部は、第２の一連の連続するＮ個のＮビ
ット近似数を発生する発生動作と、それらの近似数を前
記第２のＮビットＣＤＡＣのＮ個のデジタル入力導体へ
順番に供給する供給動作とを、前記論理状態が前記シフ
ト・レジスタ内をシフトされるシフト動作と、前記第２
比較器によって発生される複数の比較信号とに応答して
行なうための回路部である．第１の転流回路が、前記論
理状態が前記シフト・レジスタへ（ｉ＋１）回目にシフ
トされるシフト動作に応答して、これらのデュアルＡＤ
Ｃのうちの一方のＡＤＣの第１手段の，第ｉ番目のＮビ
ット近似数の、その最上位からｉ桁目のビットをシリア
ルに出力するようになっている．また更に、前記第２Ｃ
ＤＡＣと前記第２ラッチング回路とを含んでいる他方の
ＡＤＣに関して同様の機能を果たす、第２の同様の構造
のＮビットの転流回路が含まれている． 以上のデュアル逐次近似アナログーデジタルーコンバー
タ舎チップは，ＣＭＯＳ製作技術によって構成される．
前記第１ＣＤＡＣと前記第２ＣＤＡＣとへは、１つの基
準回路から、互いに独立した夫々の基準電圧が供給され
るようになっている．この基準回路は，バイボーラ−Ｃ
ＭＯＳバンド・ギャップ回路とＣＭＯＳ電源リジェクシ
ョン回路とを含んでおり、互いに独立した互いに同一構
造の２つのユニテ冫●ゲイン●バッファ回路を駆動する
ものである．それらのユニティ●ゲイン●バッファ回路
の各々は、ＦＥＴ増幅器とＣＭＯＳ演算相互コンダクタ
ンス増幅器とを含んでおり、その結果、電源ノイズに対
して不感性を有する、安定した低ノイズの動作を行なえ
るようになっている．前記比較器は低ゲインの第１ＦＥ
Ｔ差動増幅器を含んでおり、この第ｌ差動増幅器は、入
力ＦＥＴと一対の高精度負荷デバイスとの間に接続され
たカスコードＦＥＴを備えており、それによって、この
差動増幅器のゲインが入力コモン●モード電圧の影響を
受けないようになっている．この第１差勤増幅器の出力
は第２差動増幅塁の入力ＦＥＴに接続されており、この
第２差動増幅器はカスコード●トランジスタを備えては
いない．第２差勤増幅器の両出力は、夫々第１と第２の
自動零点合せコンデンサに接続されており、それらのコ
ンデンサの反対側の端子は、それらのコンデンサに対応
する一対の自動零点合せスイッチに接続されている．自
動零点合せを施き−れた出力は、２段式差動増幅器の入
力へ供給されるようになっており、この２段式差動増幅
器の出力は、自動零点合せを施された上で、差動ラッチ
の入力へ供給されるようになっている． （実施例） 第１図について説明すると、モノリシック集積回路であ
るＣＭＯＳ形のデュアルＡＤＣＩは、一点鎖線ＩＡで示
されている単一のＣＭＯＳチップの上に製作したもので
ある．ここで説明するこのデュアルＡＤＣチップ１は、
その面積が約２６０００平方ミル（約１６．８平方ミリ
メートル）、即ち１６０ミル平方（約４．１ミリメート
ル平方）である．このデュアルＡＤＣＩは、１８ビット
のコンデンサ式デジタル−アナログ会コンバータ（ｃ
Ｄ Ａ Ｃ）を含んでおり、このＣＤＡＣは引用符号２
で表わしてある．このブロック２の中に、比較器４のた
めの調節自在な基準電圧を発生する１２ビットの「トリ
ム」デジタルーアナログ●コンバータ（ＴＤＡＣ）を含
ませるようにすることができる，１８ビットＣＤＡＣは
、左チャンネルのオーディオ信号ＶＩＨＬを受取るよう
になっている．ブロック２の中のこの１８ビットＣＤＡ
Ｃは、導体５を介して比較器４の一方の入力に接続され
ている．ブロック２の中のＴＤＡＣの出力は、導体６を
介して比較器４のもう一方の入力に接続されている．比
較器４の出力は、１８ビット●ラッチ回路７の１８個の
Ｄ形ラッチの各々のＤ入力に接続されている．ラッチ７
の１８個の出力（それら１８個の出力をまとめて引用符
号８で表わす）は、転流回路９の入力に接続されている
と共に、夫々が，ブロック２内の１８ビットＣＤＡＣの
対応するデジタル入力へフィードバックされるようにな
っている． １９ビットのシフト・レジスタ１５が、１８個のパラレ
ルな出力を送出するようになっており、それら１８個の
出力（それら１８個の出力をまとめて引用符号１６で表
わす）は、１８ビット●ラッチ７並びに１８ビット●ラ
ッチ２８の、１８個の対応する、クロック入力即ちラッ
チング入力に接続されている．シフト・レジスタ１５は
更に、１９番目のビットを含んでいる．以上の１９個の
ビットの各々の出力（それら１９個の出力をまとめて引
用符号ｌ７で表わす）は、第１図に引用符号ｌ９で示さ
れているイリーガル●コード検出回路の一部を成す１９
個の入力を有するＮＯＲゲートの、夫々の入力に接続さ
れている．イリーガルφコード検出回路ｌ９の出力はリ
セット導体２０に接続されており、このリセット導体２
０が、１８ビットφラッチ７，１８ビット●ラッ千２８
、１９ビット●シフト・レジスタｌ５、並びに制御回路
１３をリセットするようになっている． 右チャンネルのオーディオ信号ＶｒＮＲは、引用符号３
で表わされているｌ８ビットＣＤＡＣの入力へ供給され
るようになっている．このブロック３には更に、比較器
２７の一方の入力へ調節自在な基準電圧を送出する１２
ビットのＴＤＡＣ （｝リムＤＡＣ）を含ませることが
できる．このブロック３の中のＣＤＡＣのアナログ出力
は、比較器２７の他方の入力に接続されている．比較器
２７の出力は１８ビット・ラッチ回路２８内の１８個の
Ｄ形ラッチの各々のＤ入力に接続されている．この１８
ビット●ラッチ回路２８のクロック入力即ちラッチング
入力は、レジスタ１５の上位の１８個のビットの出力に
接続されている．また、このラッチ２８の１８個の出力
は、１８本の出力導体（それら１８木の導体をまとめて
引用符号２９で表わす）を介して、ＣＤＡＣ３の１８個
のデジタル入力の夫々に接続されている．１８ビットφ
ラッチ２８の出力２９は更に転流回路３９の入力にも接
続されている．転流回路９の出力はバッファｌＯの入力
に接続されており、このバッファ１０の出力ｌ１が，左
チャンネルのシリアル番デジタル出力信号ＳＱＬを発生
するようになっている．同様に、転流回路３０の出力は
バッファ３３を介して導体３４に接続されており、この
導体３４上に、右チャンネルのシリアル●デジタル出力
ＳＯＲが発生されるようになっている．本発明に従って
、１９ビット●シフト・レジスタ１５と、１８ビット●
ラッチ２８とは、１つの「デュアル・ラッチＳＡＲＪの
中に包含されて構成されるようになっており、このＳＡ
Ｒが引用符号１２で示されている． 制御回路ｌ３は、ＣＯＮＶＥＲＴ信号（変換信号）、即
ちデュアルＡＤＣＩが受取るコマンド信号に応答して、
種々の制御信号１４を発生するものである．この回路の
諸機能については、第２図のＣＤＡＣの構造を説明した
後に、説明することにする． １８ビットＣＤＡＣ２及び３に必要な、左チャンネル用
基準電圧Ｖ ＲＥＦＬと右チャンネル用基準電圧Ｖ Ｒ
ＥＦＲとが、バンド●ギャップ回路２３と低ノイズ低出
力インピーダンスのバッファ回路２５Ａ及び２５Ｂとに
よって、導体２４上に発生されるようになっている．こ
れらの、バンド●ギャップ回路２３並びにバッファ回路
２５Ａ及び２５Ｂについての詳細は、本願出願人に譲渡
され、本対応米国出願と同日に出願された同時係属出願
であるカルトホ−） ７ （Ｔｉｍｏｔｈｙ Ｖ． Ｋ
ａｌｔｈｏｆｆ ）の米国特許出願（ｃＭＯＳ電圧基準
及びバッツァ回路）に示されている．バッファ２５Ａと
２５Ｂとは互いに同一構造のものであるが、しかしなが
ら、ＣＤＡＣ２と３の各々において種々のＭＯＳＦＥＴ
のスイッチング動作によって発生するノイズを原因とす
る左右のチャンネルの間のクロストークを防止するため
には、それら２つを共に備える必要がある． 次に第２図について説明すると、同図にはブロック２及
び３のＣＤＡＣの基本構造が示されている．それらのＣ
ＤＡＣは、バイナリに重み付けされた複数のコンデンサ
から成るネットワークを用いており、それらのコンデン
サは、デジタル入力に応じた、バイナリな電圧分割を達
成するために電荷加算箇点に接続されている．第２図は
、ブロック２及び３で使用されている１８ビットＣＤＡ
Ｃのうちの３つのビットを図示している．このＣＤＡＣ
は、基準電圧Ｖ ＩＩＥＦを受取る電圧基準端子２６を
含んでおり、この基準電圧Ｖ ＲＥＦは、ＶＲＥＦ．Ｌ
またはＶ ＲＥＦＲである．この電圧はクランプ回路６
０へ入力され、このクランプ回路６０が電圧Ｖ ＣＬＡ
ＭＰを発生する．典型的な一例を挙げれば、ｖＲＥＦハ
約２．７５ボルトテあり、Ｖ ＣＬＡＭＰは約１．８ボ
ルトである．デュアルＡＤＣ回路ｌは、＋５ボルトであ
る＋Ｖｃｃ電源と、−５ボルトであるーＶｃｃ電源とに
よって動作するようになっている．制御回路ｌ３により
発生された制御信号が導体５０ヘターン・オン電圧を供
給すると、この導体５０はＮチャネル形ＭＯＳＦＥＴ４
４のゲートに接続されているため，このＭＯＳＦＥＴ４
４が電荷加算導体５をＶ ＣＬＡＭＰに接続することに
なる．同様に、この導体５０からＮチャネル形ＭＯＳＦ
ＥＴ６１のゲートへターン・オン信号が供給されること
によって、導体６がＶ ＣＬＡＳＰの電位となる．電荷
加算導体５は、比較器４の非反転入力に接続されており
、一方、この比較器４の反転入力は導体６に接続されて
いる．導体６は適当な基準電圧に接続するようにするこ
ともできるが、好ましくは、トリムＤＡＣ （ＴＤＡＣ
）６５に接続するようにする．このＴＤＡＣ６５は、Ｃ
ＤＡＣ２並びにＣＤＡＣ３の上位ｌ２桁のビットと類似
の１２ビットのＣＤＡＣである．ＴＤＡＣ６５は、微小
ではあっても累積するおそれのある電荷加算導体５上の
電圧の変動に対処する補償を行なうために、導体６上の
基準電圧を「調節可能」にするものであり、電荷加算導
体５上のその電圧変動は、種々のＭＯＳＦＥＴのスイッ
チング動作が行なわれる間に様々な寄生コンデンサのた
めに、電荷がこの電荷加算導体５に付加され、或いはそ
こから差引かれることによって生じるものである．Ｔ’
ＤＡＣ６５は更に、ＣＤＡＣ内の、バイナリ重み付け形
の複数の異なったコンデンサの間の、比率の不整合に対
処する補償のための調整が行なわれるように、導体６上
の基準電圧の調節をも可能としている．このトリムＤＡ
Ｃ６５は当業界においては公知のものであるため、それ
について詳細には説明しないが、ただし次のことだけは
記しておくことにする．即ち、このトリムＤＡＣ６５は
、ＣＤＡＣ２の上位１２桁ビットに対応するバイナリ重
み付け形の複数のコンデンサのうちの該当するものにつ
いて、一定の第１基準電圧とトリム自在で調節自在な第
２基準電圧との間で切り換えを行なうものモあり、この
第２基準電圧は、典型的な一例としては、第１基準電圧
とは数ミリボルト異なった電圧であって、ニクロム抵抗
器にレーザ・トリミングを施すことによて調節できるよ
うにした電圧である．これによって，ＣＤＡＣのコンデ
ンサ間の比率の不整合の各々ごとに、及び／または、寄
生容量に起因して電荷加算導体５へ加わる望ましからざ
る電荷の変動の各々ごとに、それに応じた量の電荷が基
準導体６に対して加減され、それにより電荷変動誤差が
除去されるようになっている． 電荷加算導体５は、バイナリ重み付け形の１８個のコン
デンサに接続されており（或いは、それと等価のラダ一
一ネットワークに接続されているようにしても良い）、
それらのコンデンサは、最上位のビットのコンデンサ４
２、最上位から２桁目のビットのコンデンサ５３、その
次の桁のコンデンサ５８、そして更に同様のその他のコ
ンデンサから成るものである．それらのバイナリ重み付
け形コンデンサの各々の反対側の端子は、複数のデジタ
ル入力信号とこれらデジタル入力信号の論理的相補信号
とに応答して、プルアップＭＯＳＦＥＴによって基準電
圧ＶＲＥＦ （１−レはＶ ＲＥＦＬとＶ ＲＥＦＲ
とのいずれかである）へ「プルアップ」され、また、Ｎ
チャネル形プルダウンＭＯＳＦＥＴ４７、５５、或いは
５７のうちの１つによって、接地電位ＧＮＤへ「プルダ
ウン」されるようになっている．それらのデジタル入力
信号と論理的相補信号とは．１８個のビットの各々ごと
に、第１図のラッチ７の導体８、或いはラッチ２８の導
体２９によって，それらのプルアップＭＯＳＦＥＴとプ
ルダウンＭＯＳＦＥＴとの、夫々のゲート電極へ供給さ
れるようになっている．ＭＳＢ （最上位ビット）のた
めのプルアップＭＯＳＦＥＴ４６はＰチャネル形であり
、一方、その他のビットのためのプルアップＭＯＳＦＥ
Ｔは、５４や５６のようにＮチャネル形である．アナロ
グ入力電圧ＶＩＮ（この入力電圧は、ブロック２の中の
ＣＤＡＣについてはＶ ＩＮＬであり、ブロック３の中
のＣＤＡＣについてはＶＩＮ！１テある）は、ＣＭＯＳ
伝達ゲート４０を介して導体４１へ接続されるようにな
っている．このＣＭＯＳ伝達ゲー｝４０とコンデンサ４
２とが協働して、ＣＤＡＣ２の最上位ビットのためのサ
ンプル●アンド●ホールド回路として機能するようにな
っている． ＣＤＡＣ２の１８ビット入力のデジタル●バタンか、バ
イナリ重み付け形コンデンサ（それらのコンナンサはＭ
ＳＢのコンデンサを除いていずれも予め基準電圧Ｖ Ｒ
ＥＦに充電されており、ＭＳＢのコンデンサだけはＶＩ
Ｎに充電されている）のうちのどのコンデンサがこの１
８ビットのデジタル入力に応じてアースへ放電されるか
を決定するようになっており、その放電によって，それ
に対応したバイナリに重み付けされた量の電荷が電荷加
算導体５へ供給されるようになっている．第１図の制御
回路１３は、複数の制御信号ｌ４のうちの１つを第２図
の導体５０へ供給してＭＯＳＦＥＴ４４及び６１をター
ン■オフすることによって、ＣＯＮＶＥＲＴＭ号に応答
してサンプリング動作を開始させる．制御回路ｌ３はま
た、信号ｌ４のラちの別の１つをＣＭＯＳ伝達ゲート４
０へ供給することによって、ＣＯＮＶＥＲＴ信号に応答
してＶＩＮを導体４ｌから遮断する．この導体４ｌは、
ＭＳＨのサンプリング●コンデンサ４２に接更 続されている．制御回路１３は水に，ＣＯＮＶＥＲＴ信
号に応答して、ＭＯＳＦＥＴ４６及び４７を駆動するた
めの３状態駆動回路（不図示）をディスエーブルする．
そのＣＯＮＶＥＲＴ信号は、クロック信号ＣＫ及びＣＫ
”をイネーブルするイネーブル信号を発生させる．これ
らのクロック信号は、制御回路ｌ３がＣＬＫ信号に基づ
いて発生するものであり、それらによって、シフト・レ
ジスター５のクロッキングが通常の方式に則って開始さ
れる．（ここではアスタリスク記号（傘）は論理的相補
信号を表わすために用いられている）． 従って結果的に、アナログ入力電圧ＶＴＮが、電荷加算
導体５上に発生される電圧と比較されることになり，こ
の電荷加算導体５上の電圧は． １８個の選択された
ビットから成る複数のバタンの各々に応じて、ラッチ回
路７及び２８とシフト・レジスタｌ５とを含んで構成さ
れている逐次近似レジスタによって発生されるものであ
る．電圧ＶＩＮが、現在の１８ビットのデジタル入カパ
タンに応じた電荷加算導体５上の電圧を超えている場合
には、比較器４が切り換わることになる．逐次近似動作
は、当業者には周知の如く、１８個の連続した一連の近
似数を、最上位ビットからはじめて、一度に１ビットづ
つ発生することによって実行される． 一例を挙げれば、逐次近似動作における反復処理動作の
第１回目には、シフト・レジスタ１５によって発生され
る最上位ビットが「１」として出力され、このとき残り
のビットは「０」となっている．デュアル・ラッチＳＡ
Ｒ１２は、このときには、第１回目の近似処理、即ち第
１回目の「試行」による２進数を収容しているわけであ
り、この２進数は、ｖｒｘの可能値範囲の中央に位置す
る数である．この最初のデジタル近似数は、ＣＤＡＣ２
及びＣＤＡＣ３の両方の入力へ供給される．ＣＤＡＣ２
とＣＤＡＣ３のいずれについても、反復処理の第１回目
は同一の処理である．以下の説明は、特にＣＤＡＣ２へ
続いて供給されるデジタル近似数に関するものである、
（ｃＤＡＣ３についても動作は完全に相似関係にあり、
単に、異なった比較器の出力データが発生されるという
点が異なっているだけである）．このＣＤＡＣ２によっ
てデジタルーアナログ変換が行なわれ、このアナログへ
の変換によって得られた電荷加算導体５上の出力電圧が
、効果的にＶＩＮと比較されるようになっている． 各ビットについて行なわれる各試行期間の終了時に，電
荷加算導体５上の電圧が、ＴＤＡＣ６５によって基準導
体６上に発生されている電圧を超えていた場合には、比
較器４から導体６４上へ「ハイ」出力、即ち「１」出力
が送出される．これは即ち、その現行近似数のその「１
」ビットが「受諾」されたことを意味しており、それゆ
え、そのビットは、ラッチ７の対応するビットにラッチ
され、そしてこのビットは次に、シフト・レジスタ１５
の次回のシフトが行なわれる際に、Ｖ ＩＮＬの現行サ
ンプル値がその数へと変換されつつあるところのデジタ
ル数の現行ビットとして、転流回路９によってシリアル
に出力されることになる．これとは逆に，その現行ビッ
トについての試行期間ないしセトリング期間が経過した
後に，電荷加算導体５上の電圧が．ＴＤＡＣ６５によっ
て導体６上に発生されている基準電圧より低かった場合
には，比較器４から導体６４上へ「ロー」レベル即ち「
０」レベルが送出される．このレベルはラッチ７の対応
するビットにラッチされ、そして次にそのビットは、シ
フト・レジスタ１５の次回のシフトが行なわれる際に、
ＶＩＮＬの現行サンプル値がその数へと変換されつつあ
るところの最終的デジタル数の１つ下位のビットとして
、転流回路９によってシリアルに出力されることになる
． 続いて、デュアルφラッチＳＡＲｌ２は第２回目のデジ
タル近似数を発生するが、その場合、その最上位ビット
は、比較器出力６４の最新の状態の如何によって「０」
となっていることも、また「１」となっていることもあ
り、最上位から２桁目のビットはｒｌＪとなっており、
また、その他のビットは「０」となっている．続いて第
３回目の近似数が発生され、この近似数には、この所望
の数の最上位の２桁のビットが含まれている．以上の手
順は残りの１５個のビットについても反復して実行され
、それが行なわれた時点において、この逐次近似アナロ
グーデジタル変換処理は完了する．そのとき電荷加算導
体５上の電圧は、導体６上の電圧と殆ど正確に等しくな
っている．第３図は、逐次近似レジスタの構造を示して
おり、このレジスタは、１８ビット●ラッチ７、１９ビ
ットシフト・レジスタ１５、並びに、１８ビット●ラッ
チ２８を含んでいる．シフト拳レジスタ１５（このシフ
ト・レジスタｌ５の個々のビットは、第３図では、引用
符号１５−１、１５−２．・・・、１５−１９で示され
ている）並びにラッチ７（このラッチ７の個々のビ−ッ
トは、第３図では、引用符号７−１、７−２、・・・７
−１８で示されている）の基本的動作は、本願の出願人
９所有する米国特許第４７７７４７０号（Ｎａｙｌｏｒ
ｅｔ ａｌ． ）に記載されているところの動作と完
全に相似であり、この米国特許は、発明の名称を［アナ
ログーデジタル●コンバータにおける高速逐次近似レジ
スタ（ＨＩＧＨ ＳＰＥＥＤ ＳＵＣＧＥＳ−ＳＩＶＥ
ＡＰＰＲＯＸＩＭＡＴＩＯＮ ＲＥＧＩＳＴＥＲ
ＩＮ ＡＮＡＬＯＧ−ＴＯ−１］ＩＣＩＴＡＬ
ＣＯＮＶＥＲＴＥＲ） Ｊ ト称し、１９８８年１０月
１１日付で発行されており、この言及をもって本開示に
包含されるものである．第１図及び第３図のデュアル・
ラッチＳＡＲ１２は更に、第２のラッチ２８を含んでお
り、このラッチ２８の個々のビットは、引用符号２８−
１、２８−２、・・・２８−１８で示されている．各々
の、マスタ／スレイブ式のシフト・レジスタΦビット１
５−１、１５−２、等々は、ラッチ７並びにラッチ２８
の双方のラッチ素子のラッチ入力（Ｌ”入力）を駆動す
る出力を発生するようになっている．転流回路９はＮ
チ−？ネル形ＭＯＳＦＥＴ９−１を含んでおり、このＭ
ＯＳＦＥＴ９−１のソースは、第１ビットのＮＯＲゲー
トの出力に接続されている．転流回路９は更にＭＯＳＦ
ＥＴ９−２、．・・、９−１８を含んでおり、これらの
ＭＯＳＦＥＴのソースはいずれも，図示の如く、対応す
るインバータの出力に夫々接続されている．ＭＯＳＦＥ
Ｔ９−１．９−２、・・・、９−１８のドレインは導体
１１Ａに接続されており、この導体１１Ａはシリアルな
出力信号ＳＱＬを発生するものである．同様に、転流回
路３０はＮチャネル形ＭＯＳＦＥＴ３０−１を含んでお
り、このＭＯＳＦＥＴ３０一１のソースは、ＭＳＨの２
入力ＮＯＲゲートの出力に接続されている．転流回路３
０は更にＭＯＳＦＥＴ３０−２、・・・、３０−１８を
含んでおり、これらのＭＯＳＦＥＴのソースは、図示の
如く、対応するインバータの出力に夫々接続されている
．これらの転流用ＭＯＳＦＥＴ３０−１、３０−２、・
・・、３０−１８のドレインは導体３４Ａに接続されて
おり、この導体３４Ａは、その上にシリアルな出力信号
ＳＯＲが発生される導体である．夫々のＮＯＲゲートの
出力に接続されている複数のインバータは、ＣＤＡＣ２
の各々のビットへ送られる相補的なビット信号を発生す
るものであり、これは相補的導体対８−１、８−２、・
・・、８−１８で表わされているとおりである．同様に
、ラッチ回路２８内の複数の２入力ＮＯＲゲートの出力
に接続されている複数のインバータは、ＣＤＡＣ３の個
々のビットへ送られる相補的なビット信号を発生するも
のであり、これは相補的信号対２９−１、２９−２、・
・・、２９−１８で表わされているとおりである． 複数のＮチャネル形ＭＯＳＦＥＴ１７−１、ｌ７−２、
・・・．１７−１９の各々は、そのゲートが、シフト・
レジスタ１５の複数のマスタ／スレイブ式のラッチ●ビ
ットのうちの１つのビットの出力に接続されており、そ
れらのビットの出力は引用符号ｌ６−１、１６−２、・
・・、１６−１９で示されている．ＭＯＳＦＥＴ１７−
１、１７−２，・・・、１７−１９のソースはアースに
接続されており、またそれらのドレインは導体１７Ａに
接続されている．この導体１７Ａはプルアップ負荷デバ
イス１９７に接続されており、ＩＬＬＥＧＡＬ ＣＯ
ＤＥ信号を供給する導体であり、この信号は、第１図の
導体２ｏ上にＲＥＳＥＴ信号を発生させる信号である． 転流ラッチ回路９は，デュアル拳ラッチＳＡＲ１２によ
って発生される複数のビットを、ＭＳＢからはじめて、
それらが発生される順序でシリアルに出力するものであ
る．デュアル・ラッチＳＡＲ１２の各々のビットについ
て連続して発生される複数の近似数の各々は、連続する
直前の近似数より更に正確な１つ下位のビットを持って
おり、そして、シフト・レジスタｌ５内において次回の
「１」のシフトが行なわれると、転流回路９が、その「
１つ下位のビット」を、ラッチ７からバッファ１０を介
してＳａｔ導体１ｌへとゲーティングして送出するので
ある．転流回路３０は、転流回路９と全く類似の方式で
動作し、それによって、デュアル・ラッチＳＡＲ１２の
ラッチ２８により発生される複数のビットを、バッファ
３−３を介してＳＯＲ導体３４へ，シリアルに出力する
ものである． 第４図について説明すると、同図は比較器４（比較器４
は比較器２７と同一構造である）の詳細構造を示してお
り、この比較器４の入力５及び６は、夫々、ＣＤＡＣ２
の出力と、トリムＤＡＣ６５によって発生される補償用
基準電圧とを受取るようになっている．この比較器４の
第１段６６は、Ｎチャネル形入力ＭＯＳＦＥＴ６９及び
７０を含んでいる差動増幅段であり、それらのＭＯＳＦ
ＥＴ６９及び７０の双方のソースは、Ｎチャネル形ｒカ
スコードＪ ＭＯＳＦＥＴ８２のドレインに接続されて
いる，ＭＯＳＦＥＴ６９及び７０の夫々のゲートは、導
体５と導体６とに夫々接続されている，ＭＯＳＦＥＴ６
９及び７０の夫々のドレインは、「カスコード」Ｎチャ
ネル形ＭＯＳＦＥＴ７２及び７３の夫々のソースに接続
されている．カスコードＭＯＳＦＥＴ７２及び７３の双
方のゲートは、基準電圧Ｖ ＲＥＦＬに接続されている
．カスコードＭＯＳＦＥＴ７２及び７３の夫々のドレイ
ンは、夫々導体７６と導体７７とを介して，高精度ニク
ロム抵抗塁７４及び７５の下方の端子に夫々接続されて
いる．これらの抵抗器７４及び７５の上方の端子は＋Ｖ
ｃｃに接続されている．カスコードＭＯＳＦＥＴ８２の
ソースは、Ｎチャネル形カレント●ミラーＭＯＳＦＥＴ
８ ３のドレインに接続されており、このＭＯＳＦＥＴ
８３のソースはーＶｃｃに接続されている．カスコード
ＭＯＳＦＥＴ８２のゲートはアースに接続されている． 導体７６と導体７７とは、比較器４の第２差動増幅段６
７の、入力Ｎチャネル形ＭＯＳＦＥＴ７８と７９とに接
続されている．これらのＭＯＳＦＥＴ７８及び７９の双
方のソースはＮチャネル形力スコードＭＯＳＦＥＴ８４
のドレインに接続されている．カスコードＭＯＳＦＥＴ
８４のゲートはアースに接続されている．カスコードＭ
ＯＳＦＥＴ８４のソースはＮチャネル形カレント●ミラ
ーＭＯＳＦＥＴ８５のドレインに接続されており、こ（
１）ＭＯＳＦＥＴ８５（７）ソースは−Ｖｃｃに接続さ
れている．カレント働ミラーＭＯＳＦＥＴ８３及び８５
の双方のゲートは、Ｖ ＢＩＡＳを発生するカレント●
ミラー制御回路に接続されている． 差動増幅器６７のＮチャネル形入力ＭＯＳＦＥＴ７８及
び７９の夫々のドレインは，導体８６と導体８７とを介
して、高精度ニクロム負荷抵抗器８０及び８ｌの下方の
端子に接続されており、これらの抵抗器８０及び８１の
上方の端子は＋Ｖｃｃに接続されている．導体８６と導
体８７とは、自動零点合せコンデンサ８８及び９０の上
方の端子に夫々接続されている．自動零点合せコンデン
サ８８及び９０の夫々の下方の端子は、導体８９と導体
９１とを介して、Ｐチャネル形の自動零点合せＭＯＳＦ
ＥＴ９４及び９５の夫々のソースに接続されている．（
これらの自動零点合せＭＯＳＦＥＴ９４及び９５は、Ｎ
チャネル形のものとすることもできる）．ＭＯＳＦＥＴ
９４及び９５の双方のドレインはＶ ＲＥＦＬに接続さ
れている，ＭＯＳＦＥＴ９４及び９５の双方のゲートは
、自動零点合せ信号ＶａＺに接続されている． 差勤増幅器６７の出力導体８９と９１とは、第３差動増
幅器９６の反転入力と非反転入力とに夫々接続されてお
り、この第３差動増幅器９６は、差動増幅塁６７と本質
的に類似構造のものとすることができる．差動増幅器９
６の反転出力と非反転出力とは、第４差勤増幅器９７の
反転入力と非反転入力とに接続されており、この第４差
動増幅器も、差動増幅器６７と本質的に同一構造のもの
とすることができる．差動増幅器９７の反転出力は自動
零点合せコンデンサ９８の上方の端子に接続されており
、また、この差動増幅器９７の非反転出力は自動零点合
せコンデンサ９９の上方の端子に接続されている．コン
デンサ９８及び９９の夫々の下方の端子は、導体１３２
と導体１３３とを介して、Ｐチャネル形自動零点合せト
ランジスタ１３０及び１３１の夫々のソースに接続され
ている．これらの自動零点合せトランジスタ１３０及び
１３１の双方のドレインはＶ ＲＥＦＬに接続されてお
り、またそれらのトランジ−スタＧゲートは自動零点合
せ信号ＶＡＺに接続されている．導体１３２と導体１３
３とは、一般的な構造のＣＭＯＳ差動ラッチ回路１３４
の夫々の差動入力に接続されており、この差動ラッチ回
路１３４は当業者には容易に構成できるものであるので
図解はしない．このラッチ１３４の出力は比較器出力導
体６４に接続されている． 第４図において、Ｖ８１ＡＳは、Ｐチャネル形ＭＯＳＦ
ＥＴ１２３及び１２４を備えたカレント番ミラー制御回
路を含んで成る回路によって発生されるようになってお
り，これらのＭＯＳＦＥＴ１２３及び１２４の双方のソ
ースは、抵抗器１３７を介してＶ ＲＥＦＬに接続され
ている，ＭＯＳＦＥＴ１２４のドレインはＶ ＢＩＡＳ
導体とＮチャネル形ＭＯＳＦＥＴ１３６のドレインとに
接続されており、このＭＯＳＦＥ７１３６のソースは−
Ｖｃｃに接続されている．ＭＯＳＦＥＴ１２３のドレイ
ンはＮチャネル形ＭＯＳＦＥＴ１３５のドレインとゲー
トとに接続されており、このＭＯＳＦＥＴ１３５のソー
スは−Ｖｃｃに接続されている，ＭＯＳＦＥＴ１３６の
ゲートはＭＯＳＦＥＴ１３５のゲートに接続されている
。Ｖ Ｂ１ＡＳ導体は更にＮチャネル形ＭＯＳＦＥＴ１
２８のゲートにも接続されており、このＭＯＳＦＥＴ１
２８のソースは一Ｖｃｃに接続されている．ＭＯＳＦＥ
Ｔ１２８のドレインはＮチャネル形ＭＯＳＦＥＴ１２７
のソースに接続されており、このＭＯＳＦＥＴｌ２７の
ゲートはアースにｖｃ統されている．ＭＯＳＦＥＴ１２
７のドレインはＭＯＳＦＥＴ１２３のゲートと高精度ニ
クロム抵抗器１２６の下方の端子とに接続されており、
この抵抗器１２６の上方の端子はＶ ＲＥＦＬに接続さ
れている．ＭＯＳＦＥＴ１２４のゲートはアースに接続
されている． ８３、８５等のカレント拳ミラー出力トランジスタは、
そして更には差動増幅器９６及び９７におけるカレント
串ミラー●トランジスタも、カレント●ミラー●トラン
ジスタ１２８に対して所定の倍率関係とされている．即
ち、抵抗器１２６を流れ、従ってＭＯＳＦＥＴ１２８を
流れる電流が、カレント●ミラー会トランジスタ８３及
び８５を流れる電流を高精度で制御するようになってい
るのである．抵抗器１２６の両端間の電圧は一定であり
、そしてこの電圧が、差動増幅器６６及び６７の負荷抵
抗器７４、７５、８０並びに８１の両端間の電圧に対し
て，高精度の比例関係をなすようになっているのである
． 抵抗器７４及び７５の抵抗値は１．２キロオームとする
ことができる．抵抗器８０及び８ｌの抵抗値は４．８キ
ロオームとすることができる．抵抗器１３６の抵抗値は
５．５キロオームとすることができ、抵抗器１３７の抵
抗値は２キロオームとすることができる． 抵抗値が以上の値である場合には、第１増幅段６６のゲ
インは約８となり、第２増幅段６７のゲインは約６とな
る．増幅段９６のゲインと増幅段９７のゲインとは、夫
々８と６とにすることができ，この場合、この４段式増
幅器の入力から出力までの総合ゲインは約２３００とな
る．（ただしラッチ１３４が、かなりの大きさの更なる
ゲインを提供する）． 差動増幅器６６におけるゲインが僅かに約８とされてい
るため、この増幅段６６に関して、非常な高速性が達成
されている．この増幅段６６の出力は増幅段６７の入力
に直接接続されている．カスコードＭＯＳＦＥＴ７２及
び７３は、＋Ｖｃｃ（７）電源変動がトランジスタ６９
及び７０のゲートーソース電圧を変化させることのない
ように、それを防止しており、これによって良好な電源
リジェクションφレシオが高度に維持されている．第２
増幅段６７も、同程度の、約６のゲインとされている．
互いに高精度の比率関係にありしかも高精度抵抗器１２
６の両端間の電圧に比例する夫々一定の電流が電流源ト
ランジスタ８５と８３とに流されるようにしてあるため
，抵抗器７４、７５、８０、及び８ｌの夫々の両端間に
は、予め判っている一定の電圧が発生する．従ってＭＯ
ＳＦＥＴ７８及び７９には、一定のドレインーソース電
圧が発生する．これによって、導体７６及び７７と、Ｍ
ＯＳＦＥＴ７８及び７９のゲニトとの間に、ノイズの多
いレベルΦシフティング魯ソース●フォロワを用いるこ
となく、この増幅段６７に関して、良好なコモン●モー
ド参りジェクション並びに電源リジェクションが得られ
ている．増幅段６７の出力８６及び８７に対しては自動
零点合せが行なわれるようになっており、これは、導体
５と導体６との間に差動入力が供給される以前に、（導
体５上の電圧と導体６上の電圧とを強制的に互いに等し
い電圧とした状態で）Ｐチャネル形ＭＯＳＦＥＴ９４及
び９５をターンｅオンすることによって、行なわれる．
これにより、ＭＯＳＦＥＴ６９と７０との不揃い、ＭＯ
ＳＦＥＴ７８と７９との不揃い、抵抗器７４と７５との
不揃い、並びに抵抗器８０と８１との不揃いに起因する
入力オフセット電圧が、自動零点合せコンデンサ８８と
９０とに格納されることになる．続いて、自動零点合せ
ＭＯＳＦＥＴ９４及び９５がターン●オフされ、そして
入力導体５と６との間に供給される差分電圧が増幅され
た上で、増幅段９６の入力へ供給される． 自動零点合せトランジスタ９４及び９５により導入され
るノイズは、入力５及び６ヘリファーバックされるよう
にすれば、増幅段６６のゲインだけではなく、増幅段６
６と６７の両方のゲインを掛け合せたゲインで割った大
きさとなる．増幅段６６と増幅段６７との間でバッファ
リングを行なうようにしたならばそれに因って生じるよ
うな更なるノイズは、発生していない．ソース●フォロ
ワ出力が自動零点合せされるようにした、単一の高ゲイ
ン増幅段によって、以上と同一の機能を得るようにした
場合と比較して、より高速の動作が達成されることが判
明している． （発明の効果） 本発明に拠れば、２つの逐次近似形アナログーデジタル
φコンバーダを備えることに代えて、ＣＤＡＣ構造を採
用し、１６ビットないしそれ以上の精度を有する、第１
図の１９ビットのレジスタｌ５と１８ビットのラッチ７
及び２８とを含んでいる、単一のＳＡＲ （逐次近似レ
ジスタ）を、単一モノリシックΦチップ上に備えるよう
にしているため、非常に多くの利点が得られている．Ｃ
ＤＡＣ構造を採用していることにより，サンプル・アン
ド・ホールド機能に関する実現構成が簡明なものとなっ
ている．全体の回路をＣＭＯＳ技法により構成すれば、
個々のＡＤＣの各々を異なった集積回路チップ上に構成
することを必要としていたこれまでの先行技術に係るい
かなるデュアルＡＤＣシステムよりも、電力消費がはる
かに少なくなる．同位相のサンプリングを達成するため
に必要な動作゛の高速性と，高い信号一雑音比を得るた
めの高いオーバー●サンプリング率とが達成されている
．以上に説明したデュアルＡＤＣチップは１９２キロヘ
ルツで動作するものであり、この動作速度は，可聴周波
数帯域幅がデジタル会オーディオ関連の用途において採
用されている２２キロヘルツである場合の，可聴周波数
入力信号のナイキスト標本化速度の、４倍の速度である
．高いオーバー●サンプリング率によって低ノイズ●レ
ベルが達成されているため、交互サンプリング方式のス
テレオ拳デジタル●オーディオの用途に通常必要とされ
る、１０−１２極のアンチ●エリアシング●フィルタと
比べてはるかに安価な、より簡単な構造のアンチ拳エリ
アシング・フィルタを使用することが可能となっている
．以上に説明した、デュアルＣＤＡＣ＋単一ＳＡＲの構
造は、交互サンプリング方式にて可能な標本化速度の２
倍の速度で、しかも余分な費用をかけることなく、同位
相サンプリング、即ち同時サンプリングを行なうための
、簡単な構造を可能としているものである．デュアルＡ
ＤＣと，ＳＡＲと、セントラル・ロジックとを通過する
際の夫々の信号の遅延時間どうしは、全ての要素がモノ
リシック方式で集積されているために、互いに緊密に揃
った遅延時間となっており、その結果，左右のオーディ
オ●チャンネルの双方を同位相でサンプリグする同位相
標本化動作が、これまで実際に達成可能であったものと
比較して、より正確なタイミングで行なえるようになっ
ている．以上を総合した結果として，高速で、安価で、
極めて高精度な、１８ビットの分解能と高い信号一雑音
比上を有し総合的な高調波歪の小さい、デュアル●チャ
ンネルＡＤＣが得られている． 本発明の更に別の局面として、イリーガル●コード検出
回路１９が、シフト・レジスタ１５の１９個のビットの
全てがゼロに等しい状況を検出し、リセット信号を送出
する能力を有していることがある．このイリーガル拳コ
ード検出回路１９は、第１図では独立したブロックとし
て他のものからは分離して示されているが、この回路は
第３図の１９個のＮチャネル形ＭＯＳＦＥＴ１７−１、
１７−２，・・・．１７−１９の全てと、プルアップ負
荷デバイス１９７とを含んで構成されており、それらの
ものが、それら１９個のビットの全てが「０」である場
合にＩ ＬＬＥＧＡＬＣＯＤＥ！号を送出するＮＯＲゲ
ートを構成している．この構造が、回路への電源投入の
際に、或いはその後の電源変動の際に発生するおそれの
あるイリーガル状態の、その影響を排除するために用い
られるＲＥＳＥＴ信号を発生するようになっている．１
９ビットのシフトφレジスタの中を「１」が伝播するこ
とによって、以上に説明した連続する近似数のシーケン
スがＣＤＡＣ２及びＣＤＡＣ３のデジタル入力へ供給さ
れるようになっているが、この伝播する「１」が第１９
ビットからシフト・アウトされたならば、それは、変換
及び転流のプロセスが完了したことを意味しているので
ある．この最後のシフト動作が行なわれることによって
、シフト・レジスタ１５の内部には１９個のゼロが存在
するようになり、それによってＮＯＲゲートが、即座に
ＲＥＳＥＴ信号を導体２０上に送出することになる．こ
のようにしたことによって、この回路の種々の容量性の
節点がリセット信号に応答して同時に集積回路基板への
放電を行なう結果としてこの集積回路基板内に誘起され
る諸々の電圧がセトリングするための、充分な時間が与
えられている．また、このようにしたことによって、も
しこのようにしなかったならば起こり得る、コンデンサ
４２にサンプリングされた電圧の低下も、防止されてい
る．
第１図は、本発明の、単一チップ会デュアル・アナログ
ーデジタル●コンバータのブロック回路図である． 第２図は、第１図のブロック回路図の中に用いられてい
るＣＤＡＣの回路図である． 第３図は、第１図のブロック回路図の中の逐次近似レジ
スタの回路図である． 第４図は、第１図のブロック回路図の中に用いられてい
る比較器の回路図である． 尚、図中、 ｌ・・・・・・デュアル参アナログーデジタル●コンバ
ータ、 ＩＡ・・・チップ、 ２・・・・・・第１ＣＤＡＣ及び第１ＴＤＡＣ、３・・
・・・・第２ＣＤＡＣ及び第２ＴＤＡＣ．４・・・・・
・第１比較器， ５・・・・・・ＣＤＡＣの第１アナログ出力導体（比較
器の第１入力導体、電荷加算導体）、 ６・・・・・・ＣＤＡＣの第２アナログ出力導体（比較
器の第２入力導体，基準電圧導体）、 ７・・・・・・第１ラッチ回路、 ９・・・・・・第１転流回路、 １２・・・逐次近似レジスタ（ＳＡＲ）、１３・・・制
御回路、 ｌ５・・・シフト・レジスタ、 １５−１・・・シフト・レジスタのＭＳＢ、ｌ５−１・
・・シフト・レジスタのＬＳＢ、１６・・・シフト・レ
ジスタの出力導体、１９・・・イリーガル●コード検出
回路、２０・・・リセット導体， ２３…バンド●ギャップ回路も ２５Ａ、２５Ｂ・・・バッファ回路、 ２７・・・第２比較器， ２８・・・第２ラッチ回路、 ３０・・・第２転流回路， ５１・・・第２比較器の出力導体、 ６４・・・第１比較器の出力導体、 ６６・・・第１差動増幅段， ６７・・・第２差動増幅段、 ６９、７０、７２．７３・・・第１及び第２入力ＦＥＴ
、 ７４、７５・・・第１及び第２負荷デバイス、７６、７
７・・・比較器の第１及び第２導体、７８、７９・・・
第３及び第４入力ＦＥＴ、８０．８１・・・第３及び第
４負荷デバイス、８３、８５・・・第１及び第２電流源
、８６．８７・・・比較器の第３及び第４導体、８８、
９０・・・第１及び第２コンデンサ（自動零点合せコン
デンサ）、 ８９、９ｌ・・・比較器の第５及び第６導体、９４、９
５・・・第１及び第２自動零点合せＦＥＴ、 ９６・・・第３差動増幅段、 ９７・・・第４差動増幅段、 ９８、９９・・・自動零点合せコンデンサ，１３０、１
３１・・・自動零点合せＦＥＴ．（外４名）
ーデジタル●コンバータのブロック回路図である． 第２図は、第１図のブロック回路図の中に用いられてい
るＣＤＡＣの回路図である． 第３図は、第１図のブロック回路図の中の逐次近似レジ
スタの回路図である． 第４図は、第１図のブロック回路図の中に用いられてい
る比較器の回路図である． 尚、図中、 ｌ・・・・・・デュアル参アナログーデジタル●コンバ
ータ、 ＩＡ・・・チップ、 ２・・・・・・第１ＣＤＡＣ及び第１ＴＤＡＣ、３・・
・・・・第２ＣＤＡＣ及び第２ＴＤＡＣ．４・・・・・
・第１比較器， ５・・・・・・ＣＤＡＣの第１アナログ出力導体（比較
器の第１入力導体、電荷加算導体）、 ６・・・・・・ＣＤＡＣの第２アナログ出力導体（比較
器の第２入力導体，基準電圧導体）、 ７・・・・・・第１ラッチ回路、 ９・・・・・・第１転流回路、 １２・・・逐次近似レジスタ（ＳＡＲ）、１３・・・制
御回路、 ｌ５・・・シフト・レジスタ、 １５−１・・・シフト・レジスタのＭＳＢ、ｌ５−１・
・・シフト・レジスタのＬＳＢ、１６・・・シフト・レ
ジスタの出力導体、１９・・・イリーガル●コード検出
回路、２０・・・リセット導体， ２３…バンド●ギャップ回路も ２５Ａ、２５Ｂ・・・バッファ回路、 ２７・・・第２比較器， ２８・・・第２ラッチ回路、 ３０・・・第２転流回路， ５１・・・第２比較器の出力導体、 ６４・・・第１比較器の出力導体、 ６６・・・第１差動増幅段， ６７・・・第２差動増幅段、 ６９、７０、７２．７３・・・第１及び第２入力ＦＥＴ
、 ７４、７５・・・第１及び第２負荷デバイス、７６、７
７・・・比較器の第１及び第２導体、７８、７９・・・
第３及び第４入力ＦＥＴ、８０．８１・・・第３及び第
４負荷デバイス、８３、８５・・・第１及び第２電流源
、８６．８７・・・比較器の第３及び第４導体、８８、
９０・・・第１及び第２コンデンサ（自動零点合せコン
デンサ）、 ８９、９ｌ・・・比較器の第５及び第６導体、９４、９
５・・・第１及び第２自動零点合せＦＥＴ、 ９６・・・第３差動増幅段、 ９７・・・第４差動増幅段、 ９８、９９・・・自動零点合せコンデンサ，１３０、１
３１・・・自動零点合せＦＥＴ．（外４名）
Claims (1)
- 【特許請求の範囲】 １、第１アナログ入力信号と第２アナログ入力信号とを
夫々第１デジタル数と第２デジタル数とに変換するため
の、デュアル逐次近似形アナログ−デジタル・コンバー
タ・チップであって、（ａ）半導体チップと、 （ｂ）前記チップ上の第１のＮビットＣＤＡＣであって
、Ｎ個のデジタル入力導体と、第１アナログ出力導体と
、前記第１アナログ入力信号を、該第１のＮビットＣＤ
ＡＣにより発生されるアナログ出力信号に組合せること
によって、前記第１アナログ出力導体上に第１の組合せ
アナログ信号を発生するための手段と、を含んでいる、
第１のＮビットＣＤＡＣと、 （ｃ）前記チップ上の第２のＮビットＣＤＡＣであって
、Ｎ個のデジタル入力導体と、第２アナログ出力導体と
、前記第２アナログ入力信号を、該第２のＮビットＣＤ
ＡＣにより発生されるアナログ出力信号と組合せること
によって、前記第２アナログ出力導体上に第２の組合せ
アナログ信号を発生するための手段と、を含んでいる、
第２のＮビットＣＤＡＣと、 （ｄ）前記チップ上の第１比較器であって、前記第１ア
ナログ出力導体に接続された第１入力導体と、第１基準
電圧を受取る第２入力導体とを有する、第１比較器と、 （ｅ）前記チップ上の第２比較器であって、前記第２ア
ナログ出力導体に接続された第１入力導体と、第２基準
電圧を受取る第２入力導体とを有する、第２比較器と、 （ｆ）前記チップ上の逐次近似レジスタであって、 ｉ、各々が出力導体を有するＮ個のビットを含んでいる
シフト・レジスタと、 ｉｉ、前記第１比較器の出力導体と前記シフト・レジス
タの前記Ｎ個のビットの前記出力導体とに接続された第
１手段であって、第１の一連の連続するＮビット近似数
を発生する発生動作と、それらの近似数を前記第１のＮ
ビットＣＤＡＣの前記Ｎ個のデジタル入力導体へ順番に
供給する供給動作とを、ある論理状態が前記シフト・レ
ジスタ内をＭＳＢポジションからＬＳＢポジションまで
シフトされるそのシフト動作に応答して、且つ、前記第
１比較器によって発生される複数の比較信号に夫々応答
して行なう、第１手段と、 ｉｉｉ、前記第２比較器の出力導体と前記シフト・レジ
スタの前記Ｎ個のビットの前記出力導体とに接続された
第２手段であって、第２の一連の連続するＮ個のＮビッ
ト近似数を発生する発生動作と、それらの近似数を前記
第２のＮビットＣＤＡＣの前記Ｎ個のデジタル入力導体
へ順番に供給する供給動作とを、前記論理状態が前記シ
フト・レジスタ内をＭＳＢポジションからＬＳＢポジシ
ョンまでシフトされるそのシフト動作に応答して、且つ
、前記第２比較器によって発生される複数の比較信号に
夫々応答して行なう、第２手段と、 を含んでいる逐次近似レジスタと、 を含んでいることを特徴とするデュアル逐次近似形アナ
ログ−デジタル・コンバータ・チップ。 ２、前記シフト・レジスタが（Ｎ＋１）個のビットを含
んでおり、且つ、前記デュアル逐次比較形アナログ−デ
ジタル・コンバータ・チップが、前記論理状態の前記シ
フト・レジスタ内での（ｉ＋１）回目シフトに応答して
、前記第１手段により発生された第ｉ番目のＮビット近
似数のその最上位からｉ桁目のビットをシリアルに出力
する、第１のＮビット転流手段と、前記論理状態の前記
シフト・レジスタ内での（ｉ＋１）回目シフトに応答し
て、前記第２手段により発生された第ｉ番目のＮビット
近似数のその最上位からｉ桁目のビットをシリアルに出
力する、第２のＮビット転流手段とを含んでおり、ここ
でｉとは１とＮとの間の任意の値の整数である、ことを
特徴とする請求項１記載のデュアル逐次近似形アナログ
−デジタル・コンバータ・チップ。 ３、前記シフト・レジスタの第１番目のビットがＭＳＢ
ポジションにあり、該シフト・レジスタの第Ｎ番目のビ
ットがＬＳＢポジションにあり、且つ、前記チップが、
該シフト・レジスタの前記（Ｎ＋１）個のビットの全て
が同一の状態を取ることにより構成されるイリーガル状
態を検出するためのエラー検出手段と、該イリーガル状
態に応答して前記第１のＮビットＣＤＡＣ、前記第２の
ＣＤＡＣ、及び前記逐次近似レジスタをリセットするた
めのリセット手段とを含んでいる、ことを特徴とする請
求項２記載のデュアル逐次近似形アナログ−デジタル・
コンバータ・チップ。 ４、Ｎが１８に等しいことを特徴とする、請求項２記載
のデュアル逐次近似形アナログ−デジタル・コンバータ
。 ５、前記第１比較器が電界効果トランジスタ差動増幅器
を含んでおり、該電界効果トランジスタ差動増幅器は、
前記第１入力導体と前記第２入力導体とに夫々接続され
た第１入力端子と第２入力端子とを有すると共に、更に
、 ｉ、夫々のゲートが夫々前記第１入力端子と前記第２入
力端子とに接続された第１及び第２の入力電界効果トラ
ンジスタと、該第１及び第２の電界効果トランジスタの
夫々のソースに第１の定電流を供給する第１電流源と、
夫々第１導体と第２導体とを介して該第１及び第２の電
界効果トランジスタの夫々のドレインに接続された第１
及び第２の負荷デバイスとを含んでいる、第１段と、 ｉｉ、夫々のゲートが夫々前記第１導体と前記第２導体
とに接続された第３及び第４の入力電界効果トランジス
タと、該第３及び第４の電界効果トランジスタの夫々の
ソースに第２の定電流を供給する第２電流源と、夫々第
３導体と第４導体とを介して該第３及び第４の電界効果
トランジスタの夫々のドレインに接続された第３及び第
４の負荷デバイスとを含んでいる、第２段と、 ｉｉｉ、第１端子が前記第３導体に接続され第２端子が
第５導体に接続された第１コンデンサ、並びに、第１端
子が前記第４導体に接続され第２端子が第６導体に接続
された第２コンデンサと、 ｉｖ、前記第５導体と第２基準電圧導体との間に接続さ
れた第１の自動零点合せ電界効果トランジスタ、並びに
、前記第６導体と前記第２基準電圧導体との間に接続さ
れた第２の自動零点合せ電界効果トランジスタと、 ｖ、前記第１及び第２の自動零点合せ電界効果トランジ
スタをターン・オンすることにより出力オフセット電圧
が前記第１コンデンサ並びに前記第２コンデンサの両端
間に発生するようにする手段と、 を含んでいることを特徴とする請求項１記載のデュアル
逐次近似形アナログ−デジタル・コンバータ。 ６、単一の集積回路チップ上において、第１オーディオ
信号と第２オーディオ信号とを、Ｎビットの分解能並び
にＮビットの精度を有する第１デジタル数と第２デジタ
ル数とに変換する方法であつて、 （ａ）各々がＮ個のビットを含んでいる第１ＣＤＡＣ及
び第２ＣＤＡＣと、第１比較器及び第２比較器と、第１
及び第２のラッチ並びに単一のシフト・レジスタを含ん
でいるデュアル・ラッチ逐次近似レジスタとを、ＣＭＯ
Ｓ製作技法を用いて前記チップ上に製作するステップと
、 （ｂ）前記第１及び第２のラッチと前記シフト・レジス
タとをリセットし、該シフト・レジスタのＭＳＢに「１
」をロードするステップと、 （ｃ）前記第１ラッチのＮ個の出力を、夫々前記第１Ｃ
ＤＡＣのＮ個のデジタル入力に供給し、且つ、前記第２
ラッチのＮ個の出力を、夫々前記第２ＣＤＡＣのＮ個の
デジタル入力に供給するステップと、 （ｄ）前記シフト・レジスタの各々の出力を、前記第１
ラッチの対応する入力と前記第２ラッチの対応する入力
との双方へ供給するステップと、（ｅ）同時に、 ｉ、変換コマンド信号に応答して、前記第１オーディオ
信号の第１の信号レベルをサンプリングしてそれを第１
標本化信号レベルとして前記第１ＣＤＡＣにホールディ
ングし、且つ、ｉｉ、前記変換コマンド信号に応答して
、前記第２オーディオ信号の第２の信号レベルをサンプ
リングしてそれを第２標本化信号レベルとして前記第２
ＣＤＡＣにホールディングする、ステップと、 （ｆ）前記第１ラッチの内容と前記変換信号とに応答し
て、前記第１標本化信号レベルを、前記第１ＣＤＡＣ内
で発生される第１変換信号レベルと組合せ、それによっ
て第１組合せ信号を発生し、且つ、前記第２ラッチの内
容と前記変換信号とに応答して、前記第２標本化信号レ
ベルを、前記第２ＣＤＡＣ内で発生される第２変換信号
レベルと組合せ、それによって第２組合せ信号を発生す
るステップと、 （ｇ）前記第１組合せ信号がスレショルド信号を超えて
いる場合には「１」であり、そうでない場合には「０」
である第１比較器データ信号を、前記第１比較器の前記
出力に発生させ、且つ、前記第２組合せ信号が前記スレ
ショルド信号を超えている場合には「１」であり、そう
でない場合には第２の論理レベルにある第２比較器デー
タ信号を、前記第２比較器の前記出力に発生させるステ
ップと、 （ｈ）前記「１」を、前記シフト・レジスタの１つ下位
のビットへシフトさせるステップと、（ｉ）前記第１比
較器データと前記第２比較器データとを、前記第１ラッ
チと前記第２ラッチの、前記ステップ（ｈ）においてそ
こから前記「１」がシフトされた前記シフト・レジスタ
の元のビットに対応する夫々のビットへ、夫々入力する
ステップと、 （ｊ）前記第１ラッチの、前記ステップ（ｈ）において
そこから前記「１」がシフトされた前記シフト・レジス
タの元のビットに対応する前記ビットから、前記第１比
較器データをシリアルに出力し、且つ、前記第２ラッチ
の、前記ステップ（ｈ）においてそこから前記「１」が
シフトされた前記シフト・レジスタの元のビットに対応
する前記ビットから、前記第２比較器データをシリアル
に出力するステップと、 を含んでいることを特徴とする、第１オーディオ信号と
第２オーディオ信号とを第１デジタル数と第２デジタル
数とに変換する方法。 ７、第１入力端子と第２入力端子とを有する電界効果ト
ランジスタ差動増幅器であって、 （ａ）夫々のゲートが夫々前記第１入力端子と前記第２
入力端子とに接続された第１及び第２の入力電界効果ト
ランジスタと、該第１及び第２の入力電界効果トランジ
スタの夫々のソースに第１の定電流を供給する第１電流
源と、夫々第１導体と第２導体とを介して該第１及び第
２の入力電界効果トランジスタの夫々のドレインに接続
された第１及び第２の負荷デバイスとを含んでいる第１
段と、 （ｂ）夫々のゲートが夫々前記第１導体と前記第２導体
とに接続された第３及び第４の入力電界効果トランジス
タと、該第３及び第４の入力電界効果トランジスタの夫
々のソースに第２の定電流を供給する第２電流源と、夫
々第３導体と第４導体とを介して該第３及び第４の入力
電界効果トランジスタの夫々のドレインに接続された第
３及び第４の負荷デバイスとを含んでいる第２段と、（
ｃ）第１端子が前記第３導体に接続され第２端子が第５
導体に接続された第１コンデンサ、並びに、第１端子が
前記第４導体に接続され第２端子が第６導体に接続され
た第２コンデンサと、（ｄ）前記第５導体と第２基準電
圧導体との間に接続された第１の自動零点合せ電界効果
トランジスタ、並びに、前記第６導体と前記第２基準電
圧導体との間に接続された第２の自動零点合せ電界効果
トランジスタと、 （ｅ）前記第１及び第２の自動零点合せ電界効果トラン
ジスタをターン・オンすることにより出力オフセット電
圧が前記第１コンデンサ並びに前記第２コンデンサの両
端間に発生するようにする手段と、 を含んでいることを特徴とする、電界効果トランジスタ
差動増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/308,150 US4940981A (en) | 1989-02-08 | 1989-02-08 | Dual analog-to-digital converter with single successive approximation register |
| US308150 | 1989-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239725A true JPH02239725A (ja) | 1990-09-21 |
| JP3098243B2 JP3098243B2 (ja) | 2000-10-16 |
Family
ID=23192767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01320412A Expired - Fee Related JP3098243B2 (ja) | 1989-02-08 | 1989-12-08 | 電界効果トランジスタ差動増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4940981A (ja) |
| JP (1) | JP3098243B2 (ja) |
| KR (1) | KR900013724A (ja) |
| DE (1) | DE4002677A1 (ja) |
| FR (1) | FR2642920A1 (ja) |
| GB (2) | GB2228156B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256517B1 (en) * | 1992-11-13 | 2001-07-03 | Canon Kabushiki Kaisha | Communication device with power restriction |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983974A (en) * | 1990-02-06 | 1991-01-08 | Motorola, Inc. | Analog-to-digital conversion by varying both inputs of a comparator utilizing successive approximation |
| GB9014679D0 (en) * | 1990-07-02 | 1990-08-22 | Sarnoff David Res Center | Sequential successive approximation a/d converter |
| US5138319A (en) * | 1990-08-30 | 1992-08-11 | Harris Corporation | Two stage a/d converter utilizing dual multiplexed converters with a common converter |
| US5418677A (en) * | 1990-12-28 | 1995-05-23 | Eaton Corporation | Thermal modeling of overcurrent trip during power loss |
| US5525985A (en) * | 1990-12-28 | 1996-06-11 | Eaton Corporation | Sure chip |
| IE913900A1 (en) * | 1990-12-28 | 1992-07-01 | Eaton Corp | Sure chip plus |
| ZA919656B (en) * | 1990-12-28 | 1992-09-30 | Westinghouse Electric Corp | Voltage controlled power supply |
| US5251157A (en) * | 1990-12-28 | 1993-10-05 | Westinghouse Electric Corp. | Process for offset adjustment of a microprocessor based overcurrent protective device and apparatus |
| US5815364A (en) * | 1991-10-18 | 1998-09-29 | Eaton Corporation | Ultrasonic coil current regulator |
| US5270898A (en) * | 1990-12-28 | 1993-12-14 | Westinghouse Electric Corp. | Sure chip plus |
| US5272481A (en) * | 1991-07-02 | 1993-12-21 | David Sarnoff Research Center, Inc. | Successive approximation analog to digital converter employing plural feedback digital to analog converters |
| US5327131A (en) * | 1991-11-07 | 1994-07-05 | Kawasaki Steel Corporation | Parallel A/D converter having comparator threshold voltages defined by MOS transistor geometries |
| US5235333A (en) * | 1992-03-05 | 1993-08-10 | Burr-Brown Corporation | Hysteresis-insensitive single-comparator successive approximation analog-to-digital converter |
| US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
| JP2503902B2 (ja) * | 1993-08-05 | 1996-06-05 | 日本電気株式会社 | チョッパ型差動増幅器 |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5589832A (en) * | 1994-12-02 | 1996-12-31 | Lucent Technologies Inc. | Low noise non-sampled successive approximation |
| US5638072A (en) * | 1994-12-07 | 1997-06-10 | Sipex Corporation | Multiple channel analog to digital converter |
| US5561427A (en) * | 1994-12-30 | 1996-10-01 | Psc Inc. | Analog to digital converter with continuous conversion cycles and large input signal range |
| US5717321A (en) * | 1995-01-17 | 1998-02-10 | Cirrus Logic, Inc. | Drive current calibration for an analog resistive touch screen |
| US5684487A (en) * | 1995-06-05 | 1997-11-04 | Analog Devices, Incorporated | A/D converter with charge-redistribution DAC and split summation of main and correcting DAC outputs |
| EP0766405A1 (en) * | 1995-09-29 | 1997-04-02 | STMicroelectronics S.r.l. | Successive approximation register without redundancy |
| AU1074797A (en) * | 1995-11-07 | 1997-06-05 | California Institute Of Technology | Capacitively coupled successive approximation ultra low power analog-to-digital converter |
| US5703353A (en) * | 1996-01-25 | 1997-12-30 | Hewlett-Packard Company | Offset removal and spatial frequency band filtering circuitry for photoreceiver signals |
| US5748134A (en) * | 1996-03-01 | 1998-05-05 | Ericsson Inc. | Method and apparatus for converting an analog signal into digital format |
| EP0889598A1 (en) * | 1997-06-30 | 1999-01-07 | STMicroelectronics S.r.l. | Successive approximation register having serial input and output |
| US6094155A (en) * | 1997-08-29 | 2000-07-25 | Burr-Brown Corporation | Dual reference voltage buffer and method for updating CDAC bit capacitors |
| CA2233527C (en) | 1998-03-30 | 2002-01-22 | Mitel Semiconductor Ab | Pulse amplifier with low-duty cycle errors |
| EP0945982B1 (en) * | 1998-03-27 | 2004-02-11 | Zarlink Semiconductor AB | Pulse amplifier with low duty cycle errors |
| US6556154B1 (en) | 1998-03-31 | 2003-04-29 | Lattice Semiconductor Corporation | Offset voltage calibration DAC with reduced sensitivity to mismatch errors |
| US6437718B1 (en) * | 2000-06-28 | 2002-08-20 | Trw Inc. | Continuous time delta-sigma modulator |
| US6424284B1 (en) * | 2000-08-31 | 2002-07-23 | Agere Systems Guardian Corp. | Baseband receiver including dual port DAC |
| US6823416B1 (en) * | 2001-04-18 | 2004-11-23 | Analog Devices, Inc. | Method and apparatus for device interface |
| US6674386B2 (en) * | 2002-05-10 | 2004-01-06 | Analog Devices, Inc. | Dual channel analog to digital converter |
| US6828927B1 (en) * | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
| JP3851870B2 (ja) * | 2002-12-27 | 2006-11-29 | 株式会社東芝 | 可変分解能ａ／ｄ変換器 |
| US6956512B1 (en) * | 2003-01-24 | 2005-10-18 | Altera Corporation | Analog-to-digital converter for programmable logic |
| US7218259B2 (en) * | 2005-08-12 | 2007-05-15 | Analog Devices, Inc. | Analog-to-digital converter with signal-to-noise ratio enhancement |
| JP4308841B2 (ja) * | 2006-11-08 | 2009-08-05 | 株式会社半導体理工学研究センター | アナログ−デジタル変換器 |
| FR2914427B1 (fr) * | 2007-03-30 | 2010-04-30 | Commissariat Energie Atomique | Dispositif de mesure d'une charge electrique sous forme numerisee. |
| WO2009117102A2 (en) * | 2008-03-17 | 2009-09-24 | Npe Systems, Inc. | Background light detection system for a flow cytometer |
| US7746257B2 (en) * | 2008-05-07 | 2010-06-29 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter circuit having reduced sampled reference noise |
| US8405407B2 (en) * | 2009-06-05 | 2013-03-26 | Chimei Innolux Corporation | Current measurement circuit and measuring method thereof including a binary weighted capacitor array |
| US8009077B1 (en) | 2009-06-08 | 2011-08-30 | Cirrus Logic, Inc. | Delta-sigma analog-to-digital converter (ADC) circuit with selectively switched reference |
| TWI446723B (zh) * | 2011-03-08 | 2014-07-21 | Univ Macau | 類比至數位轉換器電路 |
| WO2013036204A1 (en) * | 2011-09-06 | 2013-03-14 | National University Of Singapore | An analog-to-digital converter for a multi-channel signal acquisition system |
| US10291249B2 (en) | 2016-07-18 | 2019-05-14 | Analog Devices, Inc. | Common mode rejection in a reservoir capacitor SAR converter |
| EP3503407B1 (en) * | 2017-12-19 | 2021-04-07 | IMEC vzw | Improvements in or related to analog-to-digital converters |
| US10516411B1 (en) | 2018-07-11 | 2019-12-24 | Analog Devices Global Unlimited Company | Common mode rejection in reservoir capacitor analog-to-digital converter |
| US11438005B2 (en) * | 2020-02-26 | 2022-09-06 | Analog Devices International Unlimited Company | Timing methods for SAR ADCs |
| TW202437708A (zh) * | 2023-03-10 | 2024-09-16 | 聯華電子股份有限公司 | 類比數位轉換器 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3646586A (en) * | 1969-04-28 | 1972-02-29 | Tennelec | Analogue-to-digital converter system |
| US4042885A (en) * | 1974-08-02 | 1977-08-16 | Sun Oil Company | Zeroing circuit |
| US3982240A (en) * | 1974-09-19 | 1976-09-21 | United Technologies Corporation | Bipolar A/D converter using two comparators |
| US4138649A (en) * | 1977-03-25 | 1979-02-06 | Emerson Electric Co. | Amplifier system |
| US4761636A (en) * | 1977-04-07 | 1988-08-02 | Analog Devices, Incorporated | A-to-D converter of the successive-approximation type |
| US4152659A (en) * | 1977-09-23 | 1979-05-01 | Analogic Corporation | Low noise differential amplifier |
| US4190805A (en) * | 1977-12-19 | 1980-02-26 | Intersil, Inc. | Commutating autozero amplifier |
| US4229703A (en) * | 1979-02-12 | 1980-10-21 | Varian Associates, Inc. | Zero reference and offset compensation circuit |
| US4326192A (en) * | 1979-06-11 | 1982-04-20 | International Business Machines Corporation | Sequential successive approximation analog-to-digital converter |
| US4544914A (en) * | 1979-12-17 | 1985-10-01 | Trw Inc. | Asynchronously controllable successive approximation analog-to-digital converter |
| US4396905A (en) * | 1979-12-17 | 1983-08-02 | Trw Inc. | Asynchronously controllable successive approximation analog-to-digital converter |
| US4350975A (en) * | 1980-07-18 | 1982-09-21 | American Microsystems, Inc. | Dual bandwidth autozero loop for a voice frequency CODEC |
| US4564804A (en) * | 1981-06-08 | 1986-01-14 | Tektronix, Inc. | Method and apparatus for automatically detecting signal levels |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
| JPS58164318A (ja) * | 1982-03-25 | 1983-09-29 | Sony Corp | アナログ／デイジタル変換装置 |
| DE3327879A1 (de) * | 1983-08-02 | 1985-02-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung |
| US4620179A (en) * | 1983-08-29 | 1986-10-28 | Harris Corporation | Method for successive approximation A/D conversion |
| US4533877A (en) * | 1983-12-29 | 1985-08-06 | At&T Bell Laboratories | Telecommunication operational amplifier |
| US4538115A (en) * | 1984-06-15 | 1985-08-27 | Precision Monolithics, Inc. | JFET Differential amplifier stage with method for controlling input current |
| US4618832A (en) * | 1985-06-18 | 1986-10-21 | Texas Instruments Incorporated | Differential amplifier with improved power supply rejection ratio |
| JPH0761019B2 (ja) * | 1986-06-19 | 1995-06-28 | 日本電気株式会社 | アナログ・デイジタル変換器 |
| US4748418A (en) * | 1986-11-12 | 1988-05-31 | Crystal Semiconductor Corporation | Quasi auto-zero circuit for sampling amplifiers |
| US4749984A (en) * | 1987-06-29 | 1988-06-07 | Rca Corporation | Subranging A/D converter with converging digitally controlled voltages |
| US4884039A (en) * | 1988-09-09 | 1989-11-28 | Texas Instruments Incorporated | Differential amplifier with low noise offset compensation |
-
1989
- 1989-02-08 US US07/308,150 patent/US4940981A/en not_active Expired - Lifetime
- 1989-10-09 GB GB8922694A patent/GB2228156B/en not_active Expired - Fee Related
- 1989-11-20 FR FR8915181A patent/FR2642920A1/fr active Pending
- 1989-12-08 JP JP01320412A patent/JP3098243B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-16 KR KR1019900000470A patent/KR900013724A/ko not_active Ceased
- 1990-01-30 DE DE4002677A patent/DE4002677A1/de not_active Withdrawn
-
1992
- 1992-09-02 GB GB9218594A patent/GB2258779A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256517B1 (en) * | 1992-11-13 | 2001-07-03 | Canon Kabushiki Kaisha | Communication device with power restriction |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2228156B (en) | 1993-09-15 |
| GB2228156A (en) | 1990-08-15 |
| GB9218594D0 (en) | 1992-10-14 |
| KR900013724A (ko) | 1990-09-06 |
| GB2258779A (en) | 1993-02-17 |
| DE4002677A1 (de) | 1990-08-09 |
| FR2642920A1 (fr) | 1990-08-10 |
| US4940981A (en) | 1990-07-10 |
| GB8922694D0 (en) | 1989-11-22 |
| JP3098243B2 (ja) | 2000-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02239725A (ja) | 電界効果トランジスタ差動増幅器 | |
| US5047665A (en) | Low noise, low offset, high speed CMOS differential amplifier | |
| US6396429B2 (en) | Front-end sampling for analog-to-digital conversion | |
| US7199745B2 (en) | Successive approximation A/D converter provided with a sample-hold amplifier | |
| US5710563A (en) | Pipeline analog to digital converter architecture with reduced mismatch error | |
| US6313779B1 (en) | Comparator-amplifier configuration in an ADC | |
| US5272481A (en) | Successive approximation analog to digital converter employing plural feedback digital to analog converters | |
| CN101133556B (zh) | 乘法数字到模拟转换器及包含其的管线模拟到数字转换器 | |
| JP3888665B2 (ja) | アナログ・ディジタル変換の方法とデバイス | |
| CN100581050C (zh) | 用于临界连续时间应用的自调零方法和设备 | |
| US6518898B1 (en) | System and method of background offset cancellation for flash ADCs | |
| JPH05218868A (ja) | 多段型ａｄ変換器 | |
| JP2002271201A (ja) | Ａ／ｄ変換器 | |
| US6570411B1 (en) | Switched-capacitor structures with reduced distortion and noise and enhanced isolation | |
| US20060061502A1 (en) | Switched-capacitor circuit and pipelined a/d converter | |
| JPH0566774B2 (ja) | ||
| US20080143391A1 (en) | High Speed Latch Comparators | |
| US11716091B2 (en) | Multi-bit resolution sub-pipeline structure for measuring jump magnitude of transmission curve | |
| CN110401447B (zh) | 一种无运放mdac型时间域adc结构 | |
| US6008749A (en) | Mask programmable low power voltage/current-mode ADC | |
| JPH04213920A (ja) | アナログ‐ディジタル変換器 | |
| US6501412B2 (en) | Analog-to-digital converter including a series of quantizers interconnected in cascade | |
| CN100511978C (zh) | 差分放大器、模数转换器及其操作方法、电流产生方法 | |
| US12407363B2 (en) | Continuous-time delta-sigma modulator | |
| Pelgrom | Nyquist analog-to-digital conversion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |