JPH02239735A - パラレル同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図、第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図） 発明の効果 〔概要〕 シリアル信号をパラレル信号に変換するパラレル同期方
式に関し、 パラレル変換するときに生ずる可能性のあるパラレル出
力位置の変動を正しい位置に補正することを目的とし、 シリアル・パラレル変換手段と、同期エラーを検出する
エラー検出手段を具備するパラレル同期方式において、
パラレル出力されたデータを入力する入力手段と、パラ
レル出力されたデータのフレームパタンを検出するフレ
ームパタン検出手段と、パラレル出力されたデータのパ
ラレル位置の入れ替え制御を行うセレクタ手段と、セレ
クタ手段に対して制御信号を出力する制御信号出力手段
を設け、シリアル・パラレル変換手段から出力されたパ
ラレル信号に存在するフレームパタンのパラレル変換状
態をチェックし、これを制御信号出力手段で判別して、
この判別にもとづく制御信号をセレクタ手段に送出し、
パラレル変換出力が正常でない場合、そのパラレル位置
を補正するようにしたことを特徴とする。

〔産業上の利用分野〕

本発明はシリアルデータをパラレルデータに変換するパ
ラレル同期方式に係り、特にフレーム同期をシリアルデ
ータからパラレルデータに変換した後に行うものに関す
る。

〔従来の技術〕

例えば伝送路上にシリアルデータをフレームにより伝送
するとき、第４図に示す如く、受信側では、フレームＦ
の先頭にあるフレームパタンＦＰを抽出し、これにもと
づき時分割多重化された伝送データｄＯ，ｄｌ−・を検
出し、交換制御などを行っている。このような場合、前
記伝送されたシリアルデータをパラレルデータに変換し
て内部処理を行っている。そのため前記フレームパタン
ＦＰを検出してフレーム同期をとることが必要になる。

従来のフレーム同期方式を第３図により説明する． 第３図において、１００はフレームパタン検出部であり
、既知のフレームパタンＦＰを保持しており、シリアル
の入力データをこのフレームパタンＦＰと順次比較して
一致検出し、フレームパタンＦＰの検出信号を出力する
ものである。

１０１はフレーム・カウンタであって固定長であるフレ
ームＦをクロックＣＬＫによりカウントする毎にフレー
ム周期パルスＣＥ一致検出用として出力するとともに、
また一定のクロック毎、例えばシリアルデータを４ビッ
トパラレルデータに変換する場合には４クロック毎にシ
リアル・パラレル変換指示用の出力ｃｐを生ずるもので
ある。

１０２はシリアル・パラレル変換回路（以下Ｓ・Ｐ変換
回路という）であって伝送路上を伝送されたシリアルデ
ータをパラレルデータに変換出力するものである。

１０３は一致検出部であって、フレームカウンタ１０１
がフレームに同期して動作しているか否かを検出するも
のである。フレームカウンタ１０１が同期しているとき
、出力されるフレーム同期パルスＣＦは、第４図に示す
如く、フレームパタン検出部１００のフレームパタン検
出信号ＤＦと同期して出力されるので一致検出部１０３
はこれを検出し「０」を出力する．したがって、アンド
回路１０６はｒＯＪを出力し、アンド回路１０５はクロ
ックＣＬＫを出力するので、フレームカウンタ１０１は
フレームに同期してカウント動作を行い、Ｓ−Ｐ変換回
路１０２に対してシリアル・パラレル変換指示用の出力
ｃｐを出力する。Ｓ・Ｐ変換回路１０２はこれにもとづ
き、正確なシリアル・パラレル変換動作を行い、パラレ
ルデータを出力する。

しかしフレームパタン検出信号ＤＦとフレームカウンタ
１０１の出力するフレーム周期パルスＣＦが非同期の場
合、一致検出部１０３はエラーパルス「１」を出力する
。同期保護部１０４はこのようなアラーム状態の場合に
「０」を出力するので、アンド回路１０６は「１」を出
力し、アンド回路１０５は「０」を出力してフレームカ
ウンタ１０１へのクロックを前記エラーパルス分のみ停
止する。これによりフレームカウンタ１０１が出力する
フレーム周期パルスＣＦはＤＦと一致するまで、止まる
。このようなことが非同期の場合１フレーム毎に繰返さ
れフレームパタン検出信号ＤＦとフレーム同期パルスＣ
Ｆが同期することになる。同期が得られると、一致検出
部１０３は「０」を出力し続けるので、アンド回路１０
５はクロソクＣＬＫをフレームカウンタ１０１に連続し
て入力し、フレームカウンタ１０１からはフレーム同期
パルスＣＦ及びシリアル・パラレル変換指示用の出力Ｃ
Ｐが所定のタイミングで出力される．１０４は同期保護
部であり、いわゆる前方保護制御、後方保護制御を行う
ものである。即ち、フレーム同期外れの状態でフレーム
カウンタ１０１の前記同期制御を行うとき、最初の１回
の同期では同期状態とせず、連続してｍ回同期がとれた
ときを同期状態とする。（前方保護）また同期状態のと
きに１回位非同期状態となっても同期外れとせずこれが
ｎ回連続したとき同期外れとする（後方保護）。これら
の制御を行うため内部カウンタを有している。そして同
期状態のとき正常信号を出力し、同期外れのときエラー
即ち、非正常信号を出力する。しかしアンド回路１０６
に対しては、前方保護の制御の場合には一致検出部１０
３がらエラーパルス「１」が出力されたときアラーム「
０」を出力し一敗信号「０」が出力されたときノーマル
ｒｌＪを出力するが、後方保護のときは一致検出部１０
３からエラーパルス「１」が出力されても、前記ｎ回連
続しない限りノーマル「１」を出力する。

〔発明が解決しようとする課題〕

ところで前記の如き従来のパラレル同期方式では、各部
がすべて非常に高速な伝送クロックと同じ速度で制御さ
れるため、これらを構成する回路を、高速で動作するＥ
　Ｃ　Ｌ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇ
ｉｃ）で構成する必要があった． しかるにＥＣＬは消費電力が大きいため、このような従
来のものでは必然的に消費電力が大きくなり、単に電力
消費量が大となるのみならず、放熱処理手段が大型化す
るなどの問題点が存在する．したがって本発明の目的は
、ＥＣＬで構成する部分を少なくして消費電力を小さく
することができるパラレル同期方式を提供することであ
る。

〔課題を解決するための手段〕

前記目的を達成するため本発明では、第１図（Ａ）に示
す如く、シリアルデータの伝送クロック速度をｎ分周す
る分周器１と、シリアルの伝送データをｎビントのパラ
レル出力に変換するＳ・Ｐ変換回路２を設ける。ここで
例えばｎ＝４とする。このＳ−Ｐ変換回路２のパラレル
の出力信号は、それぞれシフトレジスタ３−１，３−２
−・３−４を経由してセレクタ６に伝達される。またシ
フトレジスタ３−１〜３−４に入力されたデータは、入
力データのフレームパタンを検出するためのフレームパ
タン検出部４−１〜４−４にも送出される。

ところで、Ｓ−Ｐ変換回路２のパラレル入力は、入力さ
れるフレームパタンか第１図（Ｂ）の如く、ＦＡ−ＦＤ
’のとき、これを４ビットパラレルに変換出力するとき
、第１図（Ｂ）の■に示す如く、正常状態で出力される
場合のみでなく、■〜■に示す如く、その位置が入れ替
わって出力されることもある。したがって、フレームパ
タンのチェックのときに、■〜■のどの状態で変換出力
されるのかを検出し、■の状態ならデータをそのままパ
ラレル出力する。しかし■〜■の状態ならこれをセレク
タ６で■の状態に入れ替えを行って出力することが必要
である。

このため、フレームパタン検出部４−ｔ、４−２−には
それぞれ、第１図（Ｂ）の■、■−　の基準パタンが用
意されている。

〔作用〕

したがって、Ｓ−Ｐ変換回路２のパラレル出力カ正常の
場合、出力φｌはフレームパタンＦＡ、ＦＡ’が、出力
φ２にはＦＢ，ＦＢ’が、出力φ３　（図示省略）には
ＦＣ，ＦＣ’が、出力φ４にはＦＤ，ＦＤ’が出力し、
それぞれフレームパタン検出部４−１〜４−４がこれを
検出する．これによりフレーム保持回路５はセレクタ６
に対し各フレームパタン検出部４−１〜４−４の出力が
、第１図（Ｂ）＃１状態であることを通知するので、セ
レクタ６はこの正常状態のとき、シフトレジスタ３−１
〜３−４の出力をそのまま出力データとして送出する。

この＃１の状態はフレーム保持回路５で保持され、次の
フレームパタン検出状態が＃１の状態であれば、エラー
検出部７は一致信号を出力するが、＃１の状態でなけれ
ばエラー検出信号を同期保護部１０に送出する。

同期保護部１０は、前記第３図に示す同期保護部１０４
と同時に、前方保護制御、後方保護制御を行う． ところでＳ−Ｐ変換回路２のパラレル出力が正常でなく
、例えば＃２で示す如く、φ！にフレームパタンＦＢ，
ＦＢ’が存在し、φ２にフレームパタンＦＣ，ＦＣ’が
存在し、φ３にフレームパタンＦＤＳＦＤ’が存在し、
φ４にフレームパタンＦＡ，ＦＡ’が存在する場合には
、フレーム保持回路５がこれを認識し、セレクタ６の出
力ＯＵＴｌとしてシフトレジスタ３−４つまりφ４から
のデータを送出し、出力ＯＵＴ２としてシフトレジスタ
３−１つまりφ１からのデータを送出し、出力ＯＵＴｓ
としてシフトレジスタ３−２つまりφ２からのデータを
送出し、シフトレジスタ３−３（図示省略）からのデー
タを出力ＯＵＴａとして送出するように制御信号を送出
する。

Ｓ−Ｐ変換回路２のパラレル出力が＃３、＃４の場合も
、同様にセレクタ６を制御することになる。

なおフレームカウンタ１１は、第３図に示すフレームカ
ウンタ１０１と同様に制御するものである．即ち、第１
図（Ｃ）に示す如く、オア回路８からフレームパタン検
出信号ＤＦが出力されたとき、フレームカウンタ１ｌか
らすでにタイミング信号ＣＦが出力されていれば、位相
比較部９はずれを示すＯＦをこの間出力するので、フレ
ームカウンタ１１への入力クロックＣＬＫはストップさ
れ、次のフレームパタン検出時のとき、同期が得られる
ことになる． なお、１２はオア回路、１３、１４、１５はアンド回路
である。即ち、、同期外れのとき位相比較部９からオア
回路１２を経由して同期外れを示す信号が同期保護部１
０に送出される。このとき、前方保護状態か、後方保護
状態かにより定まる不一致回路と比較して、同期外れ状
態と判定されたとき、同期保護部はレベル“Ｌ”を出力
し、フレームカウンタｌ１へのクロックをストップする
。

このとき、アンド回路１５はオン状態になるので、次に
フレームカウンタ１１が出力を生じたとき、これをフレ
ーム保持回路５に送出し、前に保持していたバタンのり
セットを行う。

このようにして、シリアルデータを分周したのちに種々
の制御を行うことができるので、ＥＣＬで構成する部分
を分周器１、ｓ−ｐ変換回路２等のわずかな部分に制限
することができる。

〔実施例〕

本発明の一実施例を第２図にもとづき説明する。

第２図は、フレームの先頭を示すフレームパタンが例え
ば４８ビットで構成され、４ビットパラレルでＳ−Ｐ変
換される例を示すものであり、第１図と同記号は同一部
を示す。

フレームパタンか４８ビットで４ビットパラレル変換の
場合、少なくともシフトレジスタ３−１は１２ビット、
シフトレジスタ３−２〜３−４は１３ビットの段数で構
成される。フレームパタン検出部４−１には、第１図（
Ｂ）の■で示す４種類の基準バタンと比較する比較部Ｆ
ＩＤＥＴ−Ｆ４ＤＥＴが用意され、シフトレジスタ３−
１に印加される信号がどの基準バタンと一致するのか判
定される。勿論フレームパタンか４８ビットの場合、各
基準バタンは４ビット毎に抽出された１２ビットで構成
されている。

同様に、フレームパタン検出部４−２〜４−４には、第
１図（Ｂ）の■〜■で示す４種類の基準バタンかそれぞ
れ用意され、シフトレジスタ３−２〜３−４に印加され
る信号がどの基準バタンと一致するのか判定される。

そして、４ビットパラレルの変換状態が第１図（Ｂ）の
■〜■のいずれに相当しているのかを判別するため、変
換タイプ検出部４−５〜４−８が設けられている。これ
らはいずれも４ビット入力のアンド回路で構成されてい
る。例えばＳ−Ｐ変換回路２の４ビットパラレル出力が
第１図（Ｂ）の■に示ス如く正常の場合には、フレーム
パタン検出部４−１では比較部ＦＩＤＥＴから一致信号
＃１が出力され、フレームパタン検出部４−２では比較
部Ｆ２ＤＥＴから一致信号＃１が出力され、フレームパ
タン検出部４−３では比較部Ｆ３ＤＥＴから一致信号＃
１が出力され、フレームパタン検出部４−４では比較部
Ｆ４ＤＥＴから一致信号＃ｌが出力される。そしてこれ
らの一致信号＃１は変換タイプ検出部４−５に入力され
るので、変換タイプ検出部４−５からＤ１が出力される
。

またＳ−Ｐ変換回路２のパラレル出力が、第１図（Ｂ）
の■に示す如き場合には、フレームパタン検出部４−１
〜４−４からそれぞれ一致信号＃２が出力され、変換タ
イプ検出部４−６からＤ２が出力される。同様に、Ｓ−
Ｐ変換回路２のパラレル出力が第１図（Ｂ）の■または
■の場合には、フレームパタン検出回路４−１〜４−４
から一致信号＃３または＃４が出力され、変換タイプ検
出部４−６または４−７からＤ３またはＤ４が出力され
る。

これら変換タイプ検出部４−５〜４−８の出力Ｄ１〜Ｄ
４はフレーム保持回路５を構成するフリップ・フロップ
（以下ＦＦ）５−１〜５−４に伝達され、またオア回路
８に伝達され、エラー検出部７を構成するエクスクルー
シブ・オア（以下ＥＯＲ）回路７−１〜７−４にも伝達
される。

ＦＦ５−１〜５−４は１フレームサイクル前の変換タイ
プ検出部４−５〜４−８の出力が保持されているので、
結局ＥＯＲ７−１〜７−４により１フレームサイクル前
の変換タイプ検出部４−５〜４−８の出力と、次フレー
ムサイクルのそれが比較されることになり、通常であれ
ばこれらは一致するので各ＥＯＲ７−１〜７−４の出力
はいずれも「０」となり、オア回路１２から「０」が出
力され、同期の得られていることがわかる。しかし正常
でなければＦＯＲ７−１〜７−４のいずれか少なくとも
１つは不一致となり「１」を出力するので、これがオア
回路１２から同期保護回路１０に出力され、同期の得ら
れていないことがわかる。

ところで、Ｓ−Ｐ変換回路２の４ビットパラレルの出力
が正常であれば、前記の如く、変換タイプ検出部４−５
からＤ１＝ｒｌＪが出力され、ＦＦ５−１も「１」を出
力するので第２図のＦＦ５一１の出力■が「１」となり
他のＦＦ５−２〜５−４の出力■〜■は「０」となる。

そしてこれらの■〜■がセレクタ６を構成するアンド回
路６−１〜６−４、６−５〜６−８、６−９〜６−１２
、６−１３〜６−１６に伝達される。これらの各アンド
回路６−１〜６−１６にはシフトレジスタ３−１〜３−
４の出力■、■、◎、■、■′、◎′◎′が第２図に示
す通りに入力されている。

したがってＳ−Ｐ変換回路２が正常状態であれば、ＦＦ
５−”１の出力■が「１」となり他のＦＦ５−２〜５−
４の出力■〜■は「０」となるので、セレクタ６のアン
ド回路６−１、６−５、６−９、６−１３のみがオンと
なり、シフトレジスタ３−１の出力■がオア回路６−１
７の出力ＯＵＴＩに、シフトレジスタ３−２の出力■が
オア回路６−１８の出力ＯＵＴ２に、シフトレジスタ３
−３の出力◎がオア回路６−１９の出力ＯＵＴ３に、シ
フトレジスタ３−４の出力◎がオア回路６−２０の出力
ＯＵＴ４とな．る。即ち、第１図（Ｂ）の■の状態でセ
レクタ６より出力される． しかしＳ−Ｐ変換回路２が、第１図（Ｂ）の■の状態で
４ビットパラレル変換するとき、今度は変換タイプ検出
部４−６の出力Ｄ２のみが「１」となるので、ＦＦ５−
２の出力■のみが「１」となり他のＦＦ５−１の出力■
とＦＦ５−３、５−４の出力■、■とはいずれも「０」
となる。したがってセレクタ６ではアンド回路６−２、
６−６、６−１０、６−１４のみがオンとなり、シフト
レジスタ３−４の出力◎′がオア回路６−１７の出力Ｏ
ＵＴＩに、シフトレジスタ３−１の出力■がオア回路６
−１８の出力ＯＵＴ２に、シフトレジスタ３−２の出力
■がオア回路６−１９の出力ＯＵＴ３に、シフトレジス
タ３−３の出力◎がオア回路６−２０の出力ＯＵＴ４に
なる。このとき、第１図（Ｂ）の■に示す如く、シフト
レジスタ３−４の出力はＦＡ，ＦＡ”−　となり、シフ
トレジスタ３−１の出力はＦＢ，ＦＢ′−−−一−とな
り、シフトレジスタ３−２の出力はＦＣ，ＦＣ’・−−
−−−となり、シフトレジスタ３−３の出力はＦＤＳＦ
Ｄ′−・・となるので、結局セレクタ６の出力ＯＵＴＩ
〜ＯＵＴ４は、ＯＵＴＩがＦＡ，ＦＡ’−、ＯＵＴ２が
ＦＢＳＦＢ’−−−−−、ＯＵＴ３がＦＣ，ＦＣ’−、
ＯＵＴ４がＦＤ，ＦＤ’−　という正常な状態のものと
なる。

ｓ−ｐ変換回路２が、第１図（Ｂ）の■の状態のときは
、ＦＦ５−３の出力■のみが「１」となり、同様にして
セレクタ６の出力はパラレル出力位置が正常の状態に補
正されて出力され、第１図（Ｂ）の■の状態の時はＦＦ
５−４の出力■のみが「１」となり、同様にしてセレク
タ６の出力はこれまた正常の状態に補正されて出力され
る．なお、同期外れのとき、フレームカウンタ１１の出
力によりアンド回路１５の出力により各ＦＦ５−１〜５
−４がリセットされることになる。

また同期保護部１０、フレームカウンタ１１等の動作は
、第１図と同様なので、その説明は省略する。

上記説明は、Ｓ−Ｐ変換回路２が４ビットパラレル変換
の例について行ったが、本発明は勿論これのみに限定さ
れるものではなく、パラレル数は適宜選択できるもので
ある。

〔発明の効果〕

本発明によればシリアルデータをパラレル変換した場合
に生ずるパラレル状態における位置ずれをも補正して同
期を得ることが可能となる。したがって、分周器１及び
ｓ−ｐ変換回路２をＥＣＬで構成すればよいので、消費
電力の少ない、しかも信鯨性の高いパラレル同期方式を
提供することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は従来例の構成図、 第４図はフレーム同期説明図である。 １一分周期 ２−−−−−Ｓ−Ｐ変換回路 ３−１〜３−４−シフトレジスタ ４−１〜４−４−　　フレームパタン検出部５−フレー
ム保持回路 ６−セレクタ ７−・エラー検出部 ８−・オア回路 ９一位相比較部 １０一・一同期保護部 ｌ１−−−−−フレームカウンタ 第３図従来例 特許出願人　　　富士通株式会社 代理人弁理士　　山　谷　晧　榮 第４図困期状対説明図

Claims (1)

1. 【特許請求の範囲】 シリアル・パラレル変換手段（２）と、同期エラーを検
   出するエラー検出手段（７）を具備するパラレル同期方
   式において、 パラレル出力されたデータを入力する入力手段（３−１
   ）、（３−２）−−−−−と、 パラレル出力されたデータのフレームパタンを検出する
   フレームパタン検出手段（４−１）、（４−２）−−−
   −−と、 パラレル出力されたデータのパラレル位置の入れ替え制
   御を行うセレクタ手段（６）と、 セレクタ手段（６）に対して制御信号を出力する制御信
   号出力手段（５）を設け、 シリアル・パラレル変換手段（２）から出力されたパラ
   レル信号に存在するフレームパタンのパラレル変換状態
   をチェックし、これを制御信号出力手段（５）で判別し
   て、この判別にもとづく制御信号をセレクタ手段（６）
   に送出し、パラレル変換出力が正常でない場合、そのパ
   ラレル位置を補正するようにしたことを特徴とするパラ
   レル同期方式。