JPH02239755A - Ｍｓｋ信号検出回路 - Google Patents
Ｍｓｋ信号検出回路Info
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- JPH02239755A JPH02239755A JP1059584A JP5958489A JPH02239755A JP H02239755 A JPH02239755 A JP H02239755A JP 1059584 A JP1059584 A JP 1059584A JP 5958489 A JP5958489 A JP 5958489A JP H02239755 A JPH02239755 A JP H02239755A
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- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0012—Modulated-carrier systems arrangements for identifying the type of modulation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＳＫ （ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ
Ｋｅｙｉｎｇ ）変調信号の有無を検出するＭＳＫ信号
検出回路に関するものである。
Ｋｅｙｉｎｇ ）変調信号の有無を検出するＭＳＫ信号
検出回路に関するものである。
（従来の技術）
ＭＳＫ変調信号は、変調指数０．５の位相連続ＦＳＫ（
Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ ）信
号であって、他のＡＭ，ＰＭ変調信号と異なシ、エンペ
ロープが一定の変調信号であるので出力増幅回路等の飽
和による影響を受けないというメリットを有し、最近、
各種のデジタル伝送装置に用いられるようになりつつあ
る。このデジタル伝送装置の受信装置においては、雑音
受信時における次段の装置の誤動作等を防止するため、
ＭＳＫ変調信号の検出回路が設けられている。
Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ ）信
号であって、他のＡＭ，ＰＭ変調信号と異なシ、エンペ
ロープが一定の変調信号であるので出力増幅回路等の飽
和による影響を受けないというメリットを有し、最近、
各種のデジタル伝送装置に用いられるようになりつつあ
る。このデジタル伝送装置の受信装置においては、雑音
受信時における次段の装置の誤動作等を防止するため、
ＭＳＫ変調信号の検出回路が設けられている。
第２図は、従来のＭＳＫ信号検出回路の一構成例を示す
ブロック図である。第２図において、到来する入力信号
は、バンドパスフィルタ（ＢＰＦ） ２ １によシ不要
周波数成分が除去され、リミッタ回路２２により振幅が
制限されてパルス形状とされ、イクスクルーシブオア回
路（ＥＸＯＲ） ，？ ｓと遅延回路２３とに入力され
る。遅延回路２３に入力された信号は、ＭＳＫ変調信号
の中心周波数に対応する周期の４分の１の期間だけ遅延
されＥＸＯＲ ２ ５に入力される。遅延回路２３とＥ
ＸＯＲ ２ ｓは周波数２逓倍回路を構成しており、こ
の回路によりＭＳＫ変調信号を２逓倍すると２つの輝線
ス啄クトラムが生じる。２逓倍により出力信号に現れる
２つの輝線をバンドパスフィルタ（ＢＰＦ） ２ ６
． ２ ８によりそれぞれ取り出し、波形折返回路２７
．２９に入力して、中心レベルを中心として折返された
信号を得る。波形折返回路２７．２９の出力信号を加算
回路３０により加算し、ローＡ？スフィルタ（ＬＰＦ）
３１により高周波成分を除去して直流信号とし比較回路
３２に入力する。比較回路３２は入力信号を基準レベル
と比較し、基準レベルより大きいときＭＳＫ変調信号を
検出したことを表わす検出信号を出力する。
ブロック図である。第２図において、到来する入力信号
は、バンドパスフィルタ（ＢＰＦ） ２ １によシ不要
周波数成分が除去され、リミッタ回路２２により振幅が
制限されてパルス形状とされ、イクスクルーシブオア回
路（ＥＸＯＲ） ，？ ｓと遅延回路２３とに入力され
る。遅延回路２３に入力された信号は、ＭＳＫ変調信号
の中心周波数に対応する周期の４分の１の期間だけ遅延
されＥＸＯＲ ２ ５に入力される。遅延回路２３とＥ
ＸＯＲ ２ ｓは周波数２逓倍回路を構成しており、こ
の回路によりＭＳＫ変調信号を２逓倍すると２つの輝線
ス啄クトラムが生じる。２逓倍により出力信号に現れる
２つの輝線をバンドパスフィルタ（ＢＰＦ） ２ ６
． ２ ８によりそれぞれ取り出し、波形折返回路２７
．２９に入力して、中心レベルを中心として折返された
信号を得る。波形折返回路２７．２９の出力信号を加算
回路３０により加算し、ローＡ？スフィルタ（ＬＰＦ）
３１により高周波成分を除去して直流信号とし比較回路
３２に入力する。比較回路３２は入力信号を基準レベル
と比較し、基準レベルより大きいときＭＳＫ変調信号を
検出したことを表わす検出信号を出力する。
入力信号が雑音の場合には、ＥＸＯＲ ｚ ｓの出力は
単に周波数が２逓倍されただけであって、エネルギーの
分布はほぼ一様なままであるので、ＢＰＦ２６，２Ｂか
らの出力はほとんど無く、比較回路３２の入力される雑
音は基準レベル以下となる。
単に周波数が２逓倍されただけであって、エネルギーの
分布はほぼ一様なままであるので、ＢＰＦ２６，２Ｂか
らの出力はほとんど無く、比較回路３２の入力される雑
音は基準レベル以下となる。
従って、音声信号とＭＳＫ変調信号との周波数帯を共用
する場合のように雑音信号（音声信号を含む）としてＭ
ＳＫ変調信号の振幅と同程度の振幅を有する信号が与え
られても、ＭＳＫ変調信号を検出することができる。
する場合のように雑音信号（音声信号を含む）としてＭ
ＳＫ変調信号の振幅と同程度の振幅を有する信号が与え
られても、ＭＳＫ変調信号を検出することができる。
（発明が解決しようとする課題）
しかしながら、上記構成の回路ではＢＰＦ ２ ６ ，
２８、波形折返回路２７，２９、加算回路３θ、ＬＰＦ
３ １ 、比較回路３２等、多数のアナログ回路を必
要としているので、ＩＣ化した場合に半導体チップ上に
占める本回路の面積が大きくなり、また、演算増幅器を
多数必要としているので消費電力が大きくなるという問
題点があった。
２８、波形折返回路２７，２９、加算回路３θ、ＬＰＦ
３ １ 、比較回路３２等、多数のアナログ回路を必
要としているので、ＩＣ化した場合に半導体チップ上に
占める本回路の面積が大きくなり、また、演算増幅器を
多数必要としているので消費電力が大きくなるという問
題点があった。
本発明は、上記問題点を除去し、半導体チッグ上に占め
る本回路の面積が小さく、消費電力の小さい簡易な構成
のＭＳＫ信号検出回路を提供することを目的とするもの
である。
る本回路の面積が小さく、消費電力の小さい簡易な構成
のＭＳＫ信号検出回路を提供することを目的とするもの
である。
（課題を解決するだめの手段）
本発明は上記目的を達成するために、入力信号の振幅を
制限するリミツタ回路と、前記リミツタ回路の出力信号
の“１″，“０″の符号変化点間の時間がスペースに対
応するＭＳＫ変調信号の周期の半分を中心とする時間窓
に該当するか、マークに対応するＭＳＫ変調信号の周期
の半分を中心とする時間窓に該当するか、又は前記２種
の時間窓の中間の時間窓に該当するかを前記符号変化点
間ごとに判定してその結果を記憶する符号変化点間の時
間判定記憶回路と、前記判定の結果のＡターンが入力信
号がＭＳＫ変調信号である場合に現われる・ぐターンと
一致するか否かを判定して一致するとき信号を出力する
ＭＳＫ信号の判定回路と、前記ＭＳＫ信号の判定回路の
出力を平均値化するローパスフィルタと、前記ローパス
フィルタの出力が基準値より大きいとき検出信号を出力
する判別回路とを備えたものである。
制限するリミツタ回路と、前記リミツタ回路の出力信号
の“１″，“０″の符号変化点間の時間がスペースに対
応するＭＳＫ変調信号の周期の半分を中心とする時間窓
に該当するか、マークに対応するＭＳＫ変調信号の周期
の半分を中心とする時間窓に該当するか、又は前記２種
の時間窓の中間の時間窓に該当するかを前記符号変化点
間ごとに判定してその結果を記憶する符号変化点間の時
間判定記憶回路と、前記判定の結果のＡターンが入力信
号がＭＳＫ変調信号である場合に現われる・ぐターンと
一致するか否かを判定して一致するとき信号を出力する
ＭＳＫ信号の判定回路と、前記ＭＳＫ信号の判定回路の
出力を平均値化するローパスフィルタと、前記ローパス
フィルタの出力が基準値より大きいとき検出信号を出力
する判別回路とを備えたものである。
又、本発明は、前記リミッタ回路，符号変化点間の時間
判定記憶回路， ＭＳＫ信号の判定回路，ロー・母スフ
イルタ及び判別回路と、前記符号変化点間の時間判定記
憶回路による判定結果のＡターンが入力信号がグレアン
プル信号により変調されたＭＳＫ変調信号である場合に
現われるｉＪ？ターンと一致するか否かを判定して一致
するとき信号を出力する他のＭＳＫ信号の判定回路と、
前記他のＭＳＫ信号の判定回路の出力を平均値化する他
のローパスフィルタと、前記他のローパスフィルタの出
力が基準値よシ大きいとき検出信号を出力する他の判別
回路と、前記判別回路と他の判別回路の出力を加算して
少くとも一方の判別回路から検出信号が出力されたとき
信号を出力する加算回路とを備えたものである。
判定記憶回路， ＭＳＫ信号の判定回路，ロー・母スフ
イルタ及び判別回路と、前記符号変化点間の時間判定記
憶回路による判定結果のＡターンが入力信号がグレアン
プル信号により変調されたＭＳＫ変調信号である場合に
現われるｉＪ？ターンと一致するか否かを判定して一致
するとき信号を出力する他のＭＳＫ信号の判定回路と、
前記他のＭＳＫ信号の判定回路の出力を平均値化する他
のローパスフィルタと、前記他のローパスフィルタの出
力が基準値よシ大きいとき検出信号を出力する他の判別
回路と、前記判別回路と他の判別回路の出力を加算して
少くとも一方の判別回路から検出信号が出力されたとき
信号を出力する加算回路とを備えたものである。
（作用）
符号変化点間の時間判定記憶回路は、リミッタ回路の出
力信号の”１″，“０″の符号変化点間の時間がスイー
スに対応するＭＳＫ変調信号の周期の半分を中心とする
時間窓ＴＡ、マークに対応するＭＳＫ変調信号の周期の
半分を中心とする時間窓Ｔｃ、又は前記時間窓ＴＡとＴ
，の中間の時間窓ＴＢのいずれに該当するかを判定する
。ついで、ＭＳＫ信号の判定回路は前記判定の結果の・
！ターンがリミツタ回路入力信号がＭＳＫ信号である場
合に現われるノＪ？ターンと一致するか否かを判定する
。
力信号の”１″，“０″の符号変化点間の時間がスイー
スに対応するＭＳＫ変調信号の周期の半分を中心とする
時間窓ＴＡ、マークに対応するＭＳＫ変調信号の周期の
半分を中心とする時間窓Ｔｃ、又は前記時間窓ＴＡとＴ
，の中間の時間窓ＴＢのいずれに該当するかを判定する
。ついで、ＭＳＫ信号の判定回路は前記判定の結果の・
！ターンがリミツタ回路入力信号がＭＳＫ信号である場
合に現われるノＪ？ターンと一致するか否かを判定する
。
リミッタ回路の入力がＭＳＫ変調信号の場合、前記符号
変化点間の時間は必ず時間窓ＴＡ， ＴＢ，Ｔｃのいず
れかに該当し、符号変化点間の時間判定記憶回路による
判定結果のノやターンは当然ながらＭＳＫ信号の・！タ
ーンと一致するのでＭＳＫ信号の判定回路からは一致を
示す信号が常に出力される。
変化点間の時間は必ず時間窓ＴＡ， ＴＢ，Ｔｃのいず
れかに該当し、符号変化点間の時間判定記憶回路による
判定結果のノやターンは当然ながらＭＳＫ信号の・！タ
ーンと一致するのでＭＳＫ信号の判定回路からは一致を
示す信号が常に出力される。
しかし、リミッタ回路の入力が雑音の場合、前記符号変
化点間の時間は時間窓ＴＡ，Ｔ，，Ｔ０のいずれにも該
当しない場合が多く、さらにＭＳＫ信号の判定回路では
ＭＳＫ信号のノやターンと一致していると判定すること
は殆んどない。
化点間の時間は時間窓ＴＡ，Ｔ，，Ｔ０のいずれにも該
当しない場合が多く、さらにＭＳＫ信号の判定回路では
ＭＳＫ信号のノやターンと一致していると判定すること
は殆んどない。
従ってＭＳＫ信号の判定回路の出力をロー・冫スフィル
タにより平均値化し、判定回路で基準値と比較すること
によりリミツタ回路の入力がＭＳＫ変調信号であるか雑
音であるかを明確に判別することができる。
タにより平均値化し、判定回路で基準値と比較すること
によりリミツタ回路の入力がＭＳＫ変調信号であるか雑
音であるかを明確に判別することができる。
又、ＭＳＫ変調信号を検出する上述の系統にプレアンブ
ル信号を検出する系統を併設したＭＳＫ信号検出回路に
おいては、プレアンブル信号検出系統のＭＳＫ信号の判
定回路における・ぐターン判定条件がＭＳＫ変調信号検
出の場合よりも厳しいので、リミッタ回路の入力が雑音
である場合パターン一致と判定する場合は極めて少くな
くなり、ロー・やスフィルタのカットオフ周波数を高く
しても雑音等による誤動作は無く、プレアンブル信号に
対して高速に応答することができる。
ル信号を検出する系統を併設したＭＳＫ信号検出回路に
おいては、プレアンブル信号検出系統のＭＳＫ信号の判
定回路における・ぐターン判定条件がＭＳＫ変調信号検
出の場合よりも厳しいので、リミッタ回路の入力が雑音
である場合パターン一致と判定する場合は極めて少くな
くなり、ロー・やスフィルタのカットオフ周波数を高く
しても雑音等による誤動作は無く、プレアンブル信号に
対して高速に応答することができる。
（実施例）
第１図は本発明の第１の実施例を示すブロック図である
。第１図において、１は入力端子、２はバンドパスフィ
ルタ（ＢＰＦ） ， ３はリミッタ回路、４は符号変化
点間の時間判定記憶回路、５はＭＳＫ信号の判定回路、
６はロー・ぐスフイルタ（ＬＰＦ）、７は判別回路、８
は出力端子、９は遅延検波回路、１０はロー１？スフィ
ルタ（ＬＰＦ） 、Ｊ １ １ｄ．出力端子である。な
お、１２はリミッタ回路３の出力、１３はＭＳＫ信号の
判定回路５の出力、１４は検出信号を表わす。
。第１図において、１は入力端子、２はバンドパスフィ
ルタ（ＢＰＦ） ， ３はリミッタ回路、４は符号変化
点間の時間判定記憶回路、５はＭＳＫ信号の判定回路、
６はロー・ぐスフイルタ（ＬＰＦ）、７は判別回路、８
は出力端子、９は遅延検波回路、１０はロー１？スフィ
ルタ（ＬＰＦ） 、Ｊ １ １ｄ．出力端子である。な
お、１２はリミッタ回路３の出力、１３はＭＳＫ信号の
判定回路５の出力、１４は検出信号を表わす。
次に、第１図に示す実施例の動作を、第３図に示す波形
図、第４図に示す符号変化点間の時間判定記憶回路及び
ＭＳＫ信号の判定回路のブロック図を参照しながら説明
する。なお、通信速度はＭＳＫ変復調装置において一般
的に用いられている１２００ｂｉｔ／ｓｅｅとし、キャ
リア周波数については被変調データが“１＃であるとき
のマーク周波数九を１２００Ｈ２、”０″であるときの
ス４−ス周波数ｆ８を１８００Ｈ２とする。勿論、本実
施例はこの場合に限定されるものではない。被ＭＳＫ変
調データとＭＳＫ変調信号との関係は第３図Ａ，Ｈに示
す通シである。
図、第４図に示す符号変化点間の時間判定記憶回路及び
ＭＳＫ信号の判定回路のブロック図を参照しながら説明
する。なお、通信速度はＭＳＫ変復調装置において一般
的に用いられている１２００ｂｉｔ／ｓｅｅとし、キャ
リア周波数については被変調データが“１＃であるとき
のマーク周波数九を１２００Ｈ２、”０″であるときの
ス４−ス周波数ｆ８を１８００Ｈ２とする。勿論、本実
施例はこの場合に限定されるものではない。被ＭＳＫ変
調データとＭＳＫ変調信号との関係は第３図Ａ，Ｈに示
す通シである。
第１図において、入力端子１に入力された第３図Ｂに示
すＭＳＫ変調信号は、ＢＰＦ２によりＭＳＫ変調信号の
周波数成分だけが取り出され、第３図Ｃに示す形波とな
り、リミッタ回路３に入力される。
すＭＳＫ変調信号は、ＢＰＦ２によりＭＳＫ変調信号の
周波数成分だけが取り出され、第３図Ｃに示す形波とな
り、リミッタ回路３に入力される。
リミッタ回路３は入力信号の振幅を制限し、第３？Ｄに
示すようなパルス状の波形に整形する。
示すようなパルス状の波形に整形する。
ＭＳＫ変調信号の場合には、リミッタ回路３の出力信号
１２０′１″，”０″の符号変化点間の時間は、スペー
ス周波数ｆ８の１／２周期（１Ａ）に近い時間か、マー
ク周波数九の１／２周期（ｔｃ）に近い時間か、又は両
者の中間の時間（ｔ，）に近い時間であるかの３種類に
分類することができる。すなわち、入力端子１にスペー
ス周波数ｆ８のＭＳＫ変調信号が，入力した場合には符
号変化点間の時間はｔＡとなり、マーク周波数九のＭＳ
Ｋ変調信号が入力した場合にはｔｃとなり、両者の切シ
変わり点ではｔＢとなる。しかし、実際には入力端子１
にＭＳＫ変調信号と共に雑音も入力されるので、符号変
化点間の時間は１Ａ，１Ｂ１１，に対してあ．る程度の
パラツキを持つことになる。そこで、基準の信号雑音比
（Ｓ／Ｎ）における１Ａ，１Ｂ，１ｃの下限をそれぞれ
ｔＡＬ，ｔＢＬ，ｔｃＬ、上限をそれぞれｔＡＨｌｔＢ
Ｈ＃ｔＣＨとし、ｔＡＬ以上ｔＡ｝１以下の時間を時間
窓ＴＡ” ＢＬ以上ｔ■以下の時間を時間窓ＴＢ１ｔｃ
Ｌ以上ｔｃＨ以下の時間を時間窓Ｔｃとする。
１２０′１″，”０″の符号変化点間の時間は、スペー
ス周波数ｆ８の１／２周期（１Ａ）に近い時間か、マー
ク周波数九の１／２周期（ｔｃ）に近い時間か、又は両
者の中間の時間（ｔ，）に近い時間であるかの３種類に
分類することができる。すなわち、入力端子１にスペー
ス周波数ｆ８のＭＳＫ変調信号が，入力した場合には符
号変化点間の時間はｔＡとなり、マーク周波数九のＭＳ
Ｋ変調信号が入力した場合にはｔｃとなり、両者の切シ
変わり点ではｔＢとなる。しかし、実際には入力端子１
にＭＳＫ変調信号と共に雑音も入力されるので、符号変
化点間の時間は１Ａ，１Ｂ１１，に対してあ．る程度の
パラツキを持つことになる。そこで、基準の信号雑音比
（Ｓ／Ｎ）における１Ａ，１Ｂ，１ｃの下限をそれぞれ
ｔＡＬ，ｔＢＬ，ｔｃＬ、上限をそれぞれｔＡＨｌｔＢ
Ｈ＃ｔＣＨとし、ｔＡＬ以上ｔＡ｝１以下の時間を時間
窓ＴＡ” ＢＬ以上ｔ■以下の時間を時間窓ＴＢ１ｔｃ
Ｌ以上ｔｃＨ以下の時間を時間窓Ｔｃとする。
入力端子ＩにＭＳＫ変調信号が入力した場合、リミッタ
回路３の出力信号１２の符号変化点間の時間は、必ず時
間窓ＴＡかＴＢかＴ。のいずれかに該当する。
回路３の出力信号１２の符号変化点間の時間は、必ず時
間窓ＴＡかＴＢかＴ。のいずれかに該当する。
リミッタ回路３の出力信号１２は符号変化点間の時間判
定記憶回路４と遅延検波回路９とに入力される。
定記憶回路４と遅延検波回路９とに入力される。
符号変化点間の時間判定記憶回路４の構成を第４図の上
部に示す。同図において、４ｏはクロック発生回路、４
１はシフトレジスタ、４２〜４５はイクスクルーシプオ
ア回路（排他的論理和回路、ＥＸＯＲ ）、４６〜４８
はシフトレジスタである。
部に示す。同図において、４ｏはクロック発生回路、４
１はシフトレジスタ、４２〜４５はイクスクルーシプオ
ア回路（排他的論理和回路、ＥＸＯＲ ）、４６〜４８
はシフトレジスタである。
シフトレジスタ４１はクロック発生回路４ｏがらのシフ
トクロック信号に基づいてリミッタ回路３からの出力信
号１２を順次遅延させ、遅延時間がそれぞれｉｄ１ｙ
＊１Ｌｅ ＬＩＨｓ ＬＢＬｔ ＬＢＨ＊ ｔＣＬＩ
ｔＣＨなる遅延信号Ｑ１ ’ＱＡＬ’ＱＡＨＩＱＢＬ＊
ＱＢＨ？ｑＣＬ，ＱＣＨを出刀する。
トクロック信号に基づいてリミッタ回路３からの出力信
号１２を順次遅延させ、遅延時間がそれぞれｉｄ１ｙ
＊１Ｌｅ ＬＩＨｓ ＬＢＬｔ ＬＢＨ＊ ｔＣＬＩ
ｔＣＨなる遅延信号Ｑ１ ’ＱＡＬ’ＱＡＨＩＱＢＬ＊
ＱＢＨ？ｑＣＬ，ＱＣＨを出刀する。
ここで、遅延時間ｔｄ１はシフトクロック信号１周期分
の時間であり、遅延時間ｔＡＬ，ｔＡＨは前記時間窓Ｔ
Ａの下限と上限であり、同様にｔＢＬ＃ ｔＩＩＨＩ
ｔＣＬｅ ｔＣＨはそれぞれ時間窓ＴＢ，Ｔｃの下限と
上限である。
の時間であり、遅延時間ｔＡＬ，ｔＡＨは前記時間窓Ｔ
Ａの下限と上限であり、同様にｔＢＬ＃ ｔＩＩＨＩ
ｔＣＬｅ ｔＣＨはそれぞれ時間窓ＴＢ，Ｔｃの下限と
上限である。
例として、遅延信号ＱＡＬとＱＡＨの波形を第３図Ｅと
Ｆに示す。遅延信号Ｑｘとリミッタ回路３からの出力信
号１２はＥＸＯＲ ４ ，？に入力され、排他的論理和
がとられる。同様にして、遅延信号ＱＡＬとＱＡＨはα
ＯＲ４３によク、遅延信号ＱＢＩ，とＱＢＨはＥＸＯＲ
４４により、遅延信号ＱＣＩ，とＱＣＨはＥＸＯＲ ４
５ Ｋよりそれぞれ排他的論理和がとられる。従って
、ＥＸＯＲ ４ ３〜４５からは、それぞれリミッタ回
路３の出力信号１２の符号変化点を基準とした′時間窓
’ｒＡ，’ｒＢ，’ｒｃが出力されることとなる。一例
として、ＥＸＯＲ ４ ３の出力波形を第３図Ｇに示す
。又、ＥＸＯＲ４２の出力波形を第３図Ｈに示す。ＥＸ
ＯＲ ４ ２の出力はシフトレジスタ４６〜４８の各ク
ロック入力端子ＣＫに入力され、ＥＸＯＲ ４ ３〜４
５の出力はそれぞれシフトレジスタ４６〜４８のデータ
入力端子Ｄに入力される。ＰＸＯＲ ４ ３〜４５の出
力はそれぞれシフトレジスタ４６〜４８によりＥＸＯＲ
４ ２の出力に基づいて、すなわちリミッタ回路３の
出力信号１２の符号変化点ごとに遅延される。リミッタ
回路３の出力信号１２、すなわち符号変化点間の時間判
定記憶回路４の入力信号の符号変化点間の時間がｔＡで
ある場合には、ＥＸＯＲ ４ ２の出力とＥＸＯＲ４３
の出力のタイミングが一致するので、シフトレジスタ４
６の１段目の出力ＱＩＡが１１”となり、同様に、入力
の符号変化点間の時間が１Ｂ， １ｃである場合には、
それぞれ■ＯＲ４７ ， Ｆ，ＸＯＲ４Ｂの１段目の出
力ＱＩＢ’ＱＩＣが′１″となる。従って、出力ＱＩＡ
ｓＱｉＢｙＱ１（Ｈにより、それぞれリミッタ回路３の
出力信号１２の符号変化点間の時間が時間窓ＴＡ，ＴＢ
，Ｔｃに該当するか否かを判定することができる。
Ｆに示す。遅延信号Ｑｘとリミッタ回路３からの出力信
号１２はＥＸＯＲ ４ ，？に入力され、排他的論理和
がとられる。同様にして、遅延信号ＱＡＬとＱＡＨはα
ＯＲ４３によク、遅延信号ＱＢＩ，とＱＢＨはＥＸＯＲ
４４により、遅延信号ＱＣＩ，とＱＣＨはＥＸＯＲ ４
５ Ｋよりそれぞれ排他的論理和がとられる。従って
、ＥＸＯＲ ４ ３〜４５からは、それぞれリミッタ回
路３の出力信号１２の符号変化点を基準とした′時間窓
’ｒＡ，’ｒＢ，’ｒｃが出力されることとなる。一例
として、ＥＸＯＲ ４ ３の出力波形を第３図Ｇに示す
。又、ＥＸＯＲ４２の出力波形を第３図Ｈに示す。ＥＸ
ＯＲ ４ ２の出力はシフトレジスタ４６〜４８の各ク
ロック入力端子ＣＫに入力され、ＥＸＯＲ ４ ３〜４
５の出力はそれぞれシフトレジスタ４６〜４８のデータ
入力端子Ｄに入力される。ＰＸＯＲ ４ ３〜４５の出
力はそれぞれシフトレジスタ４６〜４８によりＥＸＯＲ
４ ２の出力に基づいて、すなわちリミッタ回路３の
出力信号１２の符号変化点ごとに遅延される。リミッタ
回路３の出力信号１２、すなわち符号変化点間の時間判
定記憶回路４の入力信号の符号変化点間の時間がｔＡで
ある場合には、ＥＸＯＲ ４ ２の出力とＥＸＯＲ４３
の出力のタイミングが一致するので、シフトレジスタ４
６の１段目の出力ＱＩＡが１１”となり、同様に、入力
の符号変化点間の時間が１Ｂ， １ｃである場合には、
それぞれ■ＯＲ４７ ， Ｆ，ＸＯＲ４Ｂの１段目の出
力ＱＩＢ’ＱＩＣが′１″となる。従って、出力ＱＩＡ
ｓＱｉＢｙＱ１（Ｈにより、それぞれリミッタ回路３の
出力信号１２の符号変化点間の時間が時間窓ＴＡ，ＴＢ
，Ｔｃに該当するか否かを判定することができる。
一例として、シフトレジスタ４６の出力Ｑ，Ａ、シフト
レジスタ４７の出力ＱＩＢの波形をそれぞれ第３図Ｉ，
Ｊに示す。シフトレジスタ４６〜４８の１段目の出力Ｑ
ＩＡｊＱＩＢｔＱＩＣは、クロック入力端子ＣＫの入力
、すなわちリミッタ回路３の出力信号１２０次の符号変
化点でそれぞれ２段目にシフトされて出力Ｑ２Ａ，Ｑ２
Ｂ，Ｑ２ｃとなり、さらに次の符号変化点で３段目にシ
フトされて出力Ｑ３ＡｐＱ３ＢｔＱ３Ｃになる。一例と
して、シフトレジスタ４６の２段目の出力Ｑ２Ａの波形
を第３図Ｊに示す。
レジスタ４７の出力ＱＩＢの波形をそれぞれ第３図Ｉ，
Ｊに示す。シフトレジスタ４６〜４８の１段目の出力Ｑ
ＩＡｊＱＩＢｔＱＩＣは、クロック入力端子ＣＫの入力
、すなわちリミッタ回路３の出力信号１２０次の符号変
化点でそれぞれ２段目にシフトされて出力Ｑ２Ａ，Ｑ２
Ｂ，Ｑ２ｃとなり、さらに次の符号変化点で３段目にシ
フトされて出力Ｑ３ＡｐＱ３ＢｔＱ３Ｃになる。一例と
して、シフトレジスタ４６の２段目の出力Ｑ２Ａの波形
を第３図Ｊに示す。
一方、第１図に示す入力端子１にＭＳＫ変調信号が入力
された場合におけるリミッタ回路３の出力信号１２の符
号変化点間の時間ｔＡＩｔＢＩｔｃの出現する屓序は次
に示す条件のいずれかに該当する。
された場合におけるリミッタ回路３の出力信号１２の符
号変化点間の時間ｔＡＩｔＢＩｔｃの出現する屓序は次
に示す条件のいずれかに該当する。
■ｔＡｏ前はｔＡである。
■ｔＡＯ前はｔＢであり、その前はｔ。である。
■１Ｂの前はｔＡであゃ、その前はｔＡである。
■ｔＢＯ前はｔｃである。
■ｔｃＯ前はｔＢであり、その前はｔＡである。
■ｔｃｏ前はｔｃである。
従って、リミッタ回路３の出力信号の符号変化点の間の
時間１Ａ，１Ｂ，１ｃの出現する順序が上記６個の条件
のいずれかに該当すれば、入力信号はＭＳＫ変調信号で
あり、該当しなければ雑音であると判定することができ
る。
時間１Ａ，１Ｂ，１ｃの出現する順序が上記６個の条件
のいずれかに該当すれば、入力信号はＭＳＫ変調信号で
あり、該当しなければ雑音であると判定することができ
る。
第１図Ｋ示すＭＳＫ信号の判定回路５は符号変化点間の
時間判定記憶回路４からの出力に基づき上記の判定を行
うものである。第４図の下部にその構成を示す。第４図
において、符号変化点間の時間判定記憶回路の出力ＱＩ
ＡはＡＮＤ ４ ９， ｓ ｏに入力サレ、Ｑ２，ＵＡ
ＮＤ ４ ９ ， ５ １に入力され、Ｑ３ＡはＡＮＤ
５ １ ． ５３に入力され、Ｑ１ＢはＡＮＤ ５
１ ．５２に入力され、Ｑ２ＢはＡＮＤ ５ ０ ．
５ ３に入力され、Ｑ１ｃはＡＮＤ ５ ３ ， ５４
に入カされ、Ｑ２ｃはＡＮＤ ５ ２ ． ５ １に入
力され、Ｑ３ｃはＡＮＤ ５ ０に入力される。ＡＮＤ
４ ９は、リミッタ回路３の出力信号１２の符号変化
点間の時間がｔＡであり、その前の符号変化点間の時間
がｔＡであるとき”１″を出力し、前記条件■に当ては
まることを判定する。同様にして、ＡＮＤ ５０〜５４
はそれぞれ前記条件■〜■に当てはまるか否かを判定す
る。ＡＮＤ ４ ９〜５４の出力はＯＲ５５に入力され
、論理演算されてＭＳＫ信号の判定回路５の出力１３と
なる。前記出力１３はＬＰＦ ６に入力され、瞬時的な
誤動作を取り除くためにあるビット区間の”０″，“１
“信号が平均値化されて判別回路７に出力される。ＬＰ
Ｆ ６は周知の移動平均回路を用いることによりデジタ
ル信号のままで処理することができる。判別回路２は平
均値化されたＬＰＦ ６の出力を基準レベルと比較し、
基準レベルよシ大きいときはＭＳＫ変調信号を検出した
ことを示す検出信号１４を出力する。
時間判定記憶回路４からの出力に基づき上記の判定を行
うものである。第４図の下部にその構成を示す。第４図
において、符号変化点間の時間判定記憶回路の出力ＱＩ
ＡはＡＮＤ ４ ９， ｓ ｏに入力サレ、Ｑ２，ＵＡ
ＮＤ ４ ９ ， ５ １に入力され、Ｑ３ＡはＡＮＤ
５ １ ． ５３に入力され、Ｑ１ＢはＡＮＤ ５
１ ．５２に入力され、Ｑ２ＢはＡＮＤ ５ ０ ．
５ ３に入力され、Ｑ１ｃはＡＮＤ ５ ３ ， ５４
に入カされ、Ｑ２ｃはＡＮＤ ５ ２ ． ５ １に入
力され、Ｑ３ｃはＡＮＤ ５ ０に入力される。ＡＮＤ
４ ９は、リミッタ回路３の出力信号１２の符号変化
点間の時間がｔＡであり、その前の符号変化点間の時間
がｔＡであるとき”１″を出力し、前記条件■に当ては
まることを判定する。同様にして、ＡＮＤ ５０〜５４
はそれぞれ前記条件■〜■に当てはまるか否かを判定す
る。ＡＮＤ ４ ９〜５４の出力はＯＲ５５に入力され
、論理演算されてＭＳＫ信号の判定回路５の出力１３と
なる。前記出力１３はＬＰＦ ６に入力され、瞬時的な
誤動作を取り除くためにあるビット区間の”０″，“１
“信号が平均値化されて判別回路７に出力される。ＬＰ
Ｆ ６は周知の移動平均回路を用いることによりデジタ
ル信号のままで処理することができる。判別回路２は平
均値化されたＬＰＦ ６の出力を基準レベルと比較し、
基準レベルよシ大きいときはＭＳＫ変調信号を検出した
ことを示す検出信号１４を出力する。
以上、入力端子１にＭＳＫ変調信号が入力された場合に
ついて説明したが、入力が雑音である場合には、リミッ
タ回路３の出力信号１２の符号変化点間の時間は時間窓
’ｒＡ，’ｒＢ，’ｒｏのいずれにも当てはまらない場
合が多く，第４図に示すシフトレジスタ４６〜４８の１
段目の出力ＱＩＡｅＱＩＢｙＱ１ｃの全てが”０″とな
り、ＯＲ５５の出力は″″０″となってＭＳＫ信号の判
定回路５の出力１３は゛Ｑ″となる。
ついて説明したが、入力が雑音である場合には、リミッ
タ回路３の出力信号１２の符号変化点間の時間は時間窓
’ｒＡ，’ｒＢ，’ｒｏのいずれにも当てはまらない場
合が多く，第４図に示すシフトレジスタ４６〜４８の１
段目の出力ＱＩＡｅＱＩＢｙＱ１ｃの全てが”０″とな
り、ＯＲ５５の出力は″″０″となってＭＳＫ信号の判
定回路５の出力１３は゛Ｑ″となる。
さらに、その符号変化点間の時間が時間窓ＴＡ ＃ Ｔ
Ｂ ｐＴｃのいずれかに当てはまっても、例えばＴ，に
当てはまる状態が連続するなど、前記条件■〜■に条件
を満足しない場合が多く、ＭＳＫ信号の判定回路５から
は”０″が出力される場合が多い。ＬＰＦ ６ ｍ判別
回路７を介すれば、結局判別回路７からの検出信号は出
力されないこととなる。すなわち、入力端子１にＭＳＫ
変調信号が入力された場合のみ、判別回路７から検出信
号が出力される。
Ｂ ｐＴｃのいずれかに当てはまっても、例えばＴ，に
当てはまる状態が連続するなど、前記条件■〜■に条件
を満足しない場合が多く、ＭＳＫ信号の判定回路５から
は”０″が出力される場合が多い。ＬＰＦ ６ ｍ判別
回路７を介すれば、結局判別回路７からの検出信号は出
力されないこととなる。すなわち、入力端子１にＭＳＫ
変調信号が入力された場合のみ、判別回路７から検出信
号が出力される。
なお、ＭＳＫ変調信号の復調は、第１図に示す遅延検波
回路９及びＬＰＦ １ ０によって行われる。このとき
、遅延検波回路９内のシフトレジスタと符号変化点間の
時間判定記憶回路４内のシフトレノスタを共用すること
もできる。
回路９及びＬＰＦ １ ０によって行われる。このとき
、遅延検波回路９内のシフトレジスタと符号変化点間の
時間判定記憶回路４内のシフトレノスタを共用すること
もできる。
次に、第２の実施例として、本発明をプレアンブル信号
の検出に適用した場合について説明する。
の検出に適用した場合について説明する。
ここで、プレアンブル信号とはビット同期信号とも呼ば
れ、ＭＳＫ変調信号において被変調データが１０１０・
・・の交番信号で構成されているもので、デジタル信号
列の先頭部分に置かれクロック再生を容易にするために
用いられる。プレアンブル信号を第６図Ｌに、プレアン
ブル信号に対スルＭｓＫ変調信号を第６図Ｍに示す。
れ、ＭＳＫ変調信号において被変調データが１０１０・
・・の交番信号で構成されているもので、デジタル信号
列の先頭部分に置かれクロック再生を容易にするために
用いられる。プレアンブル信号を第６図Ｌに、プレアン
ブル信号に対スルＭｓＫ変調信号を第６図Ｍに示す。
このグレアンプル信号をＭＣＡ （ｍｕｌｔｉｃｈａｎ
ｎｅｌ ａｃｃｅｓｓｓｙｓｔｅｍ ）無線などに使用
する場合、受信側ではプレアンブル信号を高速に検出す
ることが要求されるので、第１図に示すＬＰＦ ６のカ
ットオフ周波数を上げて応答を速くする必要がある。Ｌ
ＰＦ ６を移動平均回路で構成する場合、平均する時間
を短くすることによりカットオフ周波数を上げることが
できる。しかし、ＬＰＦ ６のカットオフ周波数を上げ
ると平均値化が十分行われず、判別回路７が誤動作する
可能性がある。そこで、本実施例は第１図のＭＳＫ信号
の判定回路５を第５図に示すプレアンブル信号の判定回
路６０に置き換えたものである。
ｎｅｌ ａｃｃｅｓｓｓｙｓｔｅｍ ）無線などに使用
する場合、受信側ではプレアンブル信号を高速に検出す
ることが要求されるので、第１図に示すＬＰＦ ６のカ
ットオフ周波数を上げて応答を速くする必要がある。Ｌ
ＰＦ ６を移動平均回路で構成する場合、平均する時間
を短くすることによりカットオフ周波数を上げることが
できる。しかし、ＬＰＦ ６のカットオフ周波数を上げ
ると平均値化が十分行われず、判別回路７が誤動作する
可能性がある。そこで、本実施例は第１図のＭＳＫ信号
の判定回路５を第５図に示すプレアンブル信号の判定回
路６０に置き換えたものである。
以下、第１図のＭＳＫ信号の判定回路５はプレアンブル
信号の判定回路６０に置き換えられているものとして、
第１図を用いて本実施例を説明する。
信号の判定回路６０に置き換えられているものとして、
第１図を用いて本実施例を説明する。
第１図において入力端子１に！レアーンブル信号の変調
信号が入力した場合、リミッタ回路３の出力信号１２の
符号変化点間の時間１Ａ，１，，１ｃの出現する順序は
ｔＡ，ｔＡ，ｔＢ，ｔｃ，ｔＢ，ｔＡ，ｔＡ，ｔｃ・・
・となる。
信号が入力した場合、リミッタ回路３の出力信号１２の
符号変化点間の時間１Ａ，１，，１ｃの出現する順序は
ｔＡ，ｔＡ，ｔＢ，ｔｃ，ｔＢ，ｔＡ，ｔＡ，ｔｃ・・
・となる。
ＢＰＦ ２の出力波形を第６図Ｎに、リミッタ回路３の
出力波形を第６図０に示す。従って、ｔＡ，ｔＢ，ｔｃ
の出現する順序は以下に示す条件■〜■のいずれかに該
当する。
出力波形を第６図０に示す。従って、ｔＡ，ｔＢ，ｔｃ
の出現する順序は以下に示す条件■〜■のいずれかに該
当する。
■ｔＡＯ前はｔＡであり、その前は１，である。
■ｔＡｏ前はｔＢであり、その前はｔｃである。
■ｔ，の前はｔＡであり、その前はｔＡである。
［相］ｔＢｏ前はｔｃである。
◎ｔｃｏ前はｔＢであり、その前はｔＡである。
グレアンプル信号の判定回路６０は、リミッタ回路３の
出力信号１２の符号変化点間の時間ｔＡｊｔＢ，ｔｃの
出現する順序が上記条件■〜０のいずれかに当てはまる
か否か、すなわち入力端子１に入力された信号がプレア
ンブル信号の変調信号か雑音かを判定するものである。
出力信号１２の符号変化点間の時間ｔＡｊｔＢ，ｔｃの
出現する順序が上記条件■〜０のいずれかに当てはまる
か否か、すなわち入力端子１に入力された信号がプレア
ンブル信号の変調信号か雑音かを判定するものである。
第５図はグレアンプル信号の判定回路６０の構成例であ
る。第１図に示す符号変化点間の時間判定記憶回路４の
出力Ｑ，ＡはＡＮＤ ６ １ ． ６ ２に入力され、
Ｑ２ＡはＡＮＤ６１．６３に入力され、Ｑ３ＡはＡＮＤ
６ ３ ． ６ ５に入力され、ＱＩＢはＡＮＤ ６
３ ． ６ ４に入力され、・Ｑ２ＢｔｉＡＮＤ６２
．６５に入力され、Ｑ３ＢはハＤ６１に入力され、ＱＩ
ＣはＡＮＤ ６ ５に入力され、Ｑ２ＣはＡＮＤ６４に
入力され、Ｑ５ｃはＡＮＤ ６ ２に入力される。
る。第１図に示す符号変化点間の時間判定記憶回路４の
出力Ｑ，ＡはＡＮＤ ６ １ ． ６ ２に入力され、
Ｑ２ＡはＡＮＤ６１．６３に入力され、Ｑ３ＡはＡＮＤ
６ ３ ． ６ ５に入力され、ＱＩＢはＡＮＤ ６
３ ． ６ ４に入力され、・Ｑ２ＢｔｉＡＮＤ６２
．６５に入力され、Ｑ３ＢはハＤ６１に入力され、ＱＩ
ＣはＡＮＤ ６ ５に入力され、Ｑ２ＣはＡＮＤ６４に
入力され、Ｑ５ｃはＡＮＤ ６ ２に入力される。
一例として、符号変化点間の時間判定記憶回路４におけ
るシフトレジスタ４６〜４８の１段目の出力Ｑ，Ａ，Ｑ
，ＢｐＱ，ｃの波形をそれぞれ第６図のＰ，Ｑ，Ｈに示
し、シフトレジスタ４６の出力Ｑ２Ａの波形を第６図Ｓ
に示し、シフトレゾスタ４７の出力Ｑ３Ｂの波形を第６
図Ｔに示す。ＡＮＤ６１は、リミッタ回路３の出力信号
１２の符号変化点間の時間がｔＡであシ、その前がｔＡ
であり、さらにその一つ前がｔＢであるとき″１”を出
力し、上記条件■に当てはまるか否かを判定する。ＡＮ
Ｄ ６ １の出方波形を第６図Ｕに示す。同様にして、
ＡＮＤ ６ ２〜６５はそれぞれ前記条件■〜■に当て
はまるか否かを判定する。
るシフトレジスタ４６〜４８の１段目の出力Ｑ，Ａ，Ｑ
，ＢｐＱ，ｃの波形をそれぞれ第６図のＰ，Ｑ，Ｈに示
し、シフトレジスタ４６の出力Ｑ２Ａの波形を第６図Ｓ
に示し、シフトレゾスタ４７の出力Ｑ３Ｂの波形を第６
図Ｔに示す。ＡＮＤ６１は、リミッタ回路３の出力信号
１２の符号変化点間の時間がｔＡであシ、その前がｔＡ
であり、さらにその一つ前がｔＢであるとき″１”を出
力し、上記条件■に当てはまるか否かを判定する。ＡＮ
Ｄ ６ １の出方波形を第６図Ｕに示す。同様にして、
ＡＮＤ ６ ２〜６５はそれぞれ前記条件■〜■に当て
はまるか否かを判定する。
ＡＮＤ６１〜６５の出力はＯＲ６６に入力され、論理演
算されてプレアンブル信号の判定回路６ｏの出力となる
。前記出力は第１図に示すＬＰＦ ６に入力され、平均
値化されて判別回路７に入方される。
算されてプレアンブル信号の判定回路６ｏの出力となる
。前記出力は第１図に示すＬＰＦ ６に入力され、平均
値化されて判別回路７に入方される。
判別回路７はＬＰＦ ６からの出カを基準レづルと比較
し、基準レペルよシ大きいときはプレアンブル信号を検
出したことを示す検出信号を出力する。
し、基準レペルよシ大きいときはプレアンブル信号を検
出したことを示す検出信号を出力する。
入力端子１の入力が雑音の場合、リミッタ回路３の出力
信号１２の符号変化点間の時間ｔＡＩｔＢＩｔｃの出現
する順序が前記条件■〜０に該当する場合は非常に少な
く、プ“レアンプル信号の判定回路６０の出力は殆んど
″０＃となる。すなわち、プレア／ブル信号の判定回路
６ｏは、その判定条件（前記■〜■）がＭＳＫ信号の判
定回路５の場合（前記■〜■）よシも厳しいので、雑音
入力時に′１＃を出力する割合が小さく、ＬＰＦθで平
均値化された値はＭＳＫ信号の判定回路５の場合よシも
下がる。従って、ゾレア／ブル信号への応答を速めるた
めＬＰＦ ６のカットオフ周波数を上げても雑音によっ
て誤動作することが無くなる。
信号１２の符号変化点間の時間ｔＡＩｔＢＩｔｃの出現
する順序が前記条件■〜０に該当する場合は非常に少な
く、プ“レアンプル信号の判定回路６０の出力は殆んど
″０＃となる。すなわち、プレア／ブル信号の判定回路
６ｏは、その判定条件（前記■〜■）がＭＳＫ信号の判
定回路５の場合（前記■〜■）よシも厳しいので、雑音
入力時に′１＃を出力する割合が小さく、ＬＰＦθで平
均値化された値はＭＳＫ信号の判定回路５の場合よシも
下がる。従って、ゾレア／ブル信号への応答を速めるた
めＬＰＦ ６のカットオフ周波数を上げても雑音によっ
て誤動作することが無くなる。
第７図は本発明の第３の実施例であシ、プレアンブル信
号に高速で応答できるＭＳＫ信号検出回路を示す。第７
図において、１〜１１は第１図における同記号を付した
ものと同様であシ、６０はプレアンブル信号の判定回路
、７０はＬＰＥ ６よりカットオフ周波数の高いロー７
４スフィルタ（ＬＰＦ）、７１は判別回路７と同様な機
能を有する判別回路、７２は加算回路である。
号に高速で応答できるＭＳＫ信号検出回路を示す。第７
図において、１〜１１は第１図における同記号を付した
ものと同様であシ、６０はプレアンブル信号の判定回路
、７０はＬＰＥ ６よりカットオフ周波数の高いロー７
４スフィルタ（ＬＰＦ）、７１は判別回路７と同様な機
能を有する判別回路、７２は加算回路である。
入力端子１に入力された信号はＢＰＦ ２によりＭＳＫ
信号の周波数成分だけが取シ出され、リミッタ回路３に
よシ振幅が制限されてパルス形状となり、符号変化点間
の時間判定記憶回路４と遅延検波回路９とＫ入力される
。符号変化点間の時間判定記憶回路４は入力の符号変化
点間の時間がＭＳＫ信号に相当するかどうかを判定して
記憶し、ＭＳＫ信号の判定回路６とグレアンプル信号の
判定回路６ｏとに入力する。ＭＳＫ信号の判定回路６は
入カの符号変化点間の時間ｔＡＩｔＢ，ｔｏの出現する
順序が入方がＭＳＫ信号である場合に現われる順序と一
致するか否かを判定し、一致する場合には“１″の信号
をＬＰＦ ６に出力する。その出力はＬＰＦ ６で平均
値化され、判別回路７で第１の基準値と比較され、第１
の基準値よシ大きい場合には加算回路７２に出力される
。
信号の周波数成分だけが取シ出され、リミッタ回路３に
よシ振幅が制限されてパルス形状となり、符号変化点間
の時間判定記憶回路４と遅延検波回路９とＫ入力される
。符号変化点間の時間判定記憶回路４は入力の符号変化
点間の時間がＭＳＫ信号に相当するかどうかを判定して
記憶し、ＭＳＫ信号の判定回路６とグレアンプル信号の
判定回路６ｏとに入力する。ＭＳＫ信号の判定回路６は
入カの符号変化点間の時間ｔＡＩｔＢ，ｔｏの出現する
順序が入方がＭＳＫ信号である場合に現われる順序と一
致するか否かを判定し、一致する場合には“１″の信号
をＬＰＦ ６に出力する。その出力はＬＰＦ ６で平均
値化され、判別回路７で第１の基準値と比較され、第１
の基準値よシ大きい場合には加算回路７２に出力される
。
一方、プレアンブル信号の判定回路６ｏは入力の符号変
化点間の時間ｔＡ，ｔＢ＋ｔｃの出現する順序が入力が
プレアンブル信号である場合に現われる順序と一致する
か否かを判定し、一致する場合Ｋは″１″の信号をＬＰ
Ｆ ７ ０に出力する。その出力はＬＰＦ ７ ０で平
均値化され、判別回路７１で第２の基準値と比較され、
第２の基準値よシ大きい場合には加算回路７２に出力さ
れる。ここで、ＬＰＦ７０のカットオフ周波数はＬＰＦ
６より高く設定してあるので、入力端子１にプレアン
ブル信号の変調信号が入力した場合、判別回路７ノの方
が判別回路７よりも早く応答する。なお、入力端子１に
通常のＭＳＫ変調信号が入力された場合、判別回路７、
７１の双方から、又は判別回路７から出力がある。判別
回路７と７１の出力は加算回路７２により論理加算され
、検出信号として出力端子８から出力される。
化点間の時間ｔＡ，ｔＢ＋ｔｃの出現する順序が入力が
プレアンブル信号である場合に現われる順序と一致する
か否かを判定し、一致する場合Ｋは″１″の信号をＬＰ
Ｆ ７ ０に出力する。その出力はＬＰＦ ７ ０で平
均値化され、判別回路７１で第２の基準値と比較され、
第２の基準値よシ大きい場合には加算回路７２に出力さ
れる。ここで、ＬＰＦ７０のカットオフ周波数はＬＰＦ
６より高く設定してあるので、入力端子１にプレアン
ブル信号の変調信号が入力した場合、判別回路７ノの方
が判別回路７よりも早く応答する。なお、入力端子１に
通常のＭＳＫ変調信号が入力された場合、判別回路７、
７１の双方から、又は判別回路７から出力がある。判別
回路７と７１の出力は加算回路７２により論理加算され
、検出信号として出力端子８から出力される。
以上、通信速度が１ ２ ０ ０ｂｉｔ／ｓｅｅの場合
を例にとって説明したが、符号変化点間の時間判定記憶
回路４内の遅延信号の遅延時間を変えることによシ容易
に他の通信速度の場合にも適用できる。
を例にとって説明したが、符号変化点間の時間判定記憶
回路４内の遅延信号の遅延時間を変えることによシ容易
に他の通信速度の場合にも適用できる。
又、符号変化点間の時間判定記憶回路４及びＭＳＫ信号
の判定回路５は第４図Ｋ示すものに限定されるものでは
なく、プレアンブル信号の判定回路６０も第５図に示す
ものに限定されるものではなく、それぞれ機能が同一で
あれば他の種々のものを適用することができる。
の判定回路５は第４図Ｋ示すものに限定されるものでは
なく、プレアンブル信号の判定回路６０も第５図に示す
ものに限定されるものではなく、それぞれ機能が同一で
あれば他の種々のものを適用することができる。
（発明の効果）
以上、詳細に説明したようＫ本発明によれば、振幅制限
された入力信号の゛１”，゛０”の符号変化点間の時間
がＭＳＫ変調信号のスペース信号の周期の半分に近い時
間窓ＴＡに当てはまるか、マーク信号の周期の半分に近
い時間窓Ｔ。に当てはまるか、又は前記時間窓ＴＡとＴ
ｃの中間の時間窓Ｔ，に当てはまるかを判定し、この判
定を複数回記憶する符号変化点間の時間判定記憶回路と
、前記符号変化点間の時間判定記憶回路の出力が、入力
がＭＳＫ変調信号である場合に現われるパターンと一致
するかどうかを判定するＭＳＫ信号の判定回路とを設け
たので、リミッタ回路以後に接続される回路は全てディ
ノタル化することができ、従ってＩＣ化した場合に半導
体チップ上に占める本回路の面積を小さくする事が出来
るという効果が得られる。さらに、必要とする演算増幅
器の数を大幅に減らすことができるのでＩＣの消費電力
を減らすことができる。
された入力信号の゛１”，゛０”の符号変化点間の時間
がＭＳＫ変調信号のスペース信号の周期の半分に近い時
間窓ＴＡに当てはまるか、マーク信号の周期の半分に近
い時間窓Ｔ。に当てはまるか、又は前記時間窓ＴＡとＴ
ｃの中間の時間窓Ｔ，に当てはまるかを判定し、この判
定を複数回記憶する符号変化点間の時間判定記憶回路と
、前記符号変化点間の時間判定記憶回路の出力が、入力
がＭＳＫ変調信号である場合に現われるパターンと一致
するかどうかを判定するＭＳＫ信号の判定回路とを設け
たので、リミッタ回路以後に接続される回路は全てディ
ノタル化することができ、従ってＩＣ化した場合に半導
体チップ上に占める本回路の面積を小さくする事が出来
るという効果が得られる。さらに、必要とする演算増幅
器の数を大幅に減らすことができるのでＩＣの消費電力
を減らすことができる。
また、符号変化点間の時間判定記憶回路の出力が、入力
がプレアンブル信号の変調信号である場合に現われるパ
ターンと一致するかどうかを判別するプレアンブル信号
の判定回路を、前記ＭＳＫ信号の判定回路のかわりに設
けたので、グレアンプル信号に対して高速で応答し、雑
音等により誤動作しないＭＳＫ信号検出回路を得ること
ができる。
がプレアンブル信号の変調信号である場合に現われるパ
ターンと一致するかどうかを判別するプレアンブル信号
の判定回路を、前記ＭＳＫ信号の判定回路のかわりに設
けたので、グレアンプル信号に対して高速で応答し、雑
音等により誤動作しないＭＳＫ信号検出回路を得ること
ができる。
さらに、ＭＳＫ信号を判定し、その判定結果を平均値化
し判別する系と、プレアンブル信号を判定しその判定結
果を高速に平均値化し判別する系とを設け、２つの系の
出力を加算してこれを検出器出力としたので、一般のＭ
ＳＫ信号の判定ができると共に入力がグレアンプル信号
である場合には高速に応答するＭＳＫ信号検出回路が実
現できる。
し判別する系と、プレアンブル信号を判定しその判定結
果を高速に平均値化し判別する系とを設け、２つの系の
出力を加算してこれを検出器出力としたので、一般のＭ
ＳＫ信号の判定ができると共に入力がグレアンプル信号
である場合には高速に応答するＭＳＫ信号検出回路が実
現できる。
第１図は本発明の第１の実施例のＭＳＫ信号検出回路を
示すブロック図、第２図は従来のＭＳＫ信号検出回路の
ブロック図、第３図は第１図の動作を説明するための波
形図、第４図は符号変化点間の時間判定記憶回路及びＭ
ＳＫ信号の判定回路を示すブロック図、第５図はプレア
ンブル信号の判定回路を示すブロック図、第６図は第５
図の動作を説明するための波形図、第７図は本発明の第
３の実施例のＭＳＫ信号検出回路を示すブロック図であ
る。 ｌ・・・入力端子、２・・・ＢＰＦ、３・・・リミッタ
回路、４・・・符号変化点間の時間判定記憶回路、５・
・・ＭＳＫ信号の判定回路、６，７０・・・ＬＰＦ、７
，７１・・・判別回路、８，ｌ１・・・出力端子、９・
・・遅延検波回路、１０・・・ＬＰＦ，６０・・・プレ
アンブル信号の判定回路、７２・・・加算回路 特 許 出 願 人 沖電気工業株式会社 架〒弓々化☆、間９時藺≠１芝＆乞う色．回１を及び間
５κ塙罵の弊１芝回画警第４図
示すブロック図、第２図は従来のＭＳＫ信号検出回路の
ブロック図、第３図は第１図の動作を説明するための波
形図、第４図は符号変化点間の時間判定記憶回路及びＭ
ＳＫ信号の判定回路を示すブロック図、第５図はプレア
ンブル信号の判定回路を示すブロック図、第６図は第５
図の動作を説明するための波形図、第７図は本発明の第
３の実施例のＭＳＫ信号検出回路を示すブロック図であ
る。 ｌ・・・入力端子、２・・・ＢＰＦ、３・・・リミッタ
回路、４・・・符号変化点間の時間判定記憶回路、５・
・・ＭＳＫ信号の判定回路、６，７０・・・ＬＰＦ、７
，７１・・・判別回路、８，ｌ１・・・出力端子、９・
・・遅延検波回路、１０・・・ＬＰＦ，６０・・・プレ
アンブル信号の判定回路、７２・・・加算回路 特 許 出 願 人 沖電気工業株式会社 架〒弓々化☆、間９時藺≠１芝＆乞う色．回１を及び間
５κ塙罵の弊１芝回画警第４図
Claims (1)
- 【特許請求の範囲】 １、入力信号の振幅を制限するリミッタ回路と、前記リ
ミッタ回路の出力信号の“１”、“０”の符号変化点間
の時間がスペースに対応するＭＳＫ変調信号の周期の半
分を中心とする時間窓に該当するか、マークに対応する
ＭＳＫ変調信号の周期の半分を中心とする時間窓に該当
するか、又は前記２種の時間窓の中間の時間窓に該当す
るかを前記符号変化点間ごとに判定してその結果を記憶
する符号変化点間の時間判定記憶回路と、 前記判定の結果のパターンが入力信号がＭＳＫ変調信号
である場合に現われるパターンと一致するか否かを判定
して一致するとき信号を出力するＭＳＫ信号の判定回路
と、 前記ＭＳＫ信号の判定回路の出力を平均値化するローパ
スフィルタと、 前記ローパスフィルタの出力が基準値より大きいとき検
出信号を出力する判別回路と を備えたことを特徴とするＭＳＫ信号検出回路。 ２、前記ＭＳＫ信号の判定回路は、前記符号変化点間の
時間判定記憶回路による判定の結果のパターンが入力信
号がプレアンブル信号により変調されたＭＳＫ変調信号
である場合に現われるパターンと一致するか否かを判定
して一致するとき信号を出力するものであることを特徴
とする請求項１記載のＭＳＫ信号検出回路。 ３、請求項１記載のリミッタ回路、符号変化点間の時間
判定記憶回路、ＭＳＫ信号の判定回路、ローパスフィル
タ及び判別回路と、 請求項２記載のＭＳＫ信号の判定回路と、 前記請求項２記載のＭＳＫ信号の判定回路の出力を平均
値化する他のローパスフィルタと、 前記他のローパスフィルタの出力が基準値より大きいと
き検出信号を出力する他の判別回路と、前記判別回路と
他の判別回路の出力を加算して少くとも一方の判別回路
から検出信号が出力されたとき信号を出力する加算回路
と を備えたことを特徴とするＭＳＫ信号検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059584A JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
| US07/492,626 US5111482A (en) | 1989-03-14 | 1990-03-13 | Msk signal detector |
| DE69025786T DE69025786T2 (de) | 1989-03-14 | 1990-03-14 | Detektor für MSK-Signale |
| EP90104821A EP0387839B1 (en) | 1989-03-14 | 1990-03-14 | MSK signal detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059584A JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239755A true JPH02239755A (ja) | 1990-09-21 |
| JP2863186B2 JP2863186B2 (ja) | 1999-03-03 |
Family
ID=13117425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059584A Expired - Lifetime JP2863186B2 (ja) | 1989-03-14 | 1989-03-14 | Ｍｓｋ信号検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5111482A (ja) |
| EP (1) | EP0387839B1 (ja) |
| JP (1) | JP2863186B2 (ja) |
| DE (1) | DE69025786T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404362A (en) * | 1991-12-04 | 1995-04-04 | Meitner; Edmund | Very low jitter clock recovery from serial audio data |
| US5514998A (en) * | 1994-01-27 | 1996-05-07 | Hughes Aircraft Company | Method and system for demodulating GMSK signals in a cellular digital packet data system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4166980A (en) * | 1977-08-25 | 1979-09-04 | Sanders Associates, Inc. | Method and apparatus for signal recognition |
| US4485347A (en) * | 1980-09-04 | 1984-11-27 | Mitsubishi Denki Kabushiki Kaisha | Digital FSK demodulator |
| JPS57184356A (en) * | 1981-05-08 | 1982-11-13 | Seiko Epson Corp | Fsk demodulating circuit |
| GB2105500B (en) * | 1981-06-16 | 1985-01-23 | Motorola Ltd | Data operated squelch |
| US4414675A (en) * | 1981-08-05 | 1983-11-08 | Motorola, Inc. | MSK and OK-QPSK signal demodulator |
| US4569061A (en) * | 1984-03-12 | 1986-02-04 | Rockwell International Corporation | Phase distortion adaptive detector of minimum shift keying data |
| JPS6128258A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | Ｆｓｋ復調回路 |
| US4785255A (en) * | 1987-11-23 | 1988-11-15 | Allen-Bradley Company, Inc. | Digital FSK signal demodulator |
-
1989
- 1989-03-14 JP JP1059584A patent/JP2863186B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-13 US US07/492,626 patent/US5111482A/en not_active Expired - Fee Related
- 1990-03-14 DE DE69025786T patent/DE69025786T2/de not_active Expired - Fee Related
- 1990-03-14 EP EP90104821A patent/EP0387839B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69025786T2 (de) | 1996-11-21 |
| JP2863186B2 (ja) | 1999-03-03 |
| DE69025786D1 (de) | 1996-04-18 |
| EP0387839A2 (en) | 1990-09-19 |
| EP0387839A3 (en) | 1992-04-15 |
| US5111482A (en) | 1992-05-05 |
| EP0387839B1 (en) | 1996-03-13 |
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