JPH0224045B2 - - Google Patents
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- JPH0224045B2 JPH0224045B2 JP519882A JP519882A JPH0224045B2 JP H0224045 B2 JPH0224045 B2 JP H0224045B2 JP 519882 A JP519882 A JP 519882A JP 519882 A JP519882 A JP 519882A JP H0224045 B2 JPH0224045 B2 JP H0224045B2
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- 230000002265 prevention Effects 0.000 claims description 16
- 239000002131 composite material Substances 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims 2
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一般に半導体素子等の被測定デバイ
スに電圧を印加して負荷電流を測定、あるいは電
流を印加して負荷電圧を測定する半導体試験装置
に関し、特に該試験装置の出力段と、該出力段を
制御する複数の制御用増幅器とから成る複合制御
増幅器に関する。
スに電圧を印加して負荷電流を測定、あるいは電
流を印加して負荷電圧を測定する半導体試験装置
に関し、特に該試験装置の出力段と、該出力段を
制御する複数の制御用増幅器とから成る複合制御
増幅器に関する。
従来の複合制御増幅器は、出力段である被制御
増幅器と被制御増幅器の入力部に接続された複数
個の制御用増幅器とで構成されている。複数個の
制御用増幅器の入力部に印加される信号によつて
制御用増幅器の一つを選択し、選択された制御用
増幅器で被制御増幅器を制御することによつて所
望の信号を出力している。この時、選択されてい
ない制御用増幅器は飽和しているので、入力信号
によつて制御用増幅器を切換える場合、新たに選
択された制御用増幅器が飽和状態から抜け出して
所定の信号を出力するようになるまでの切換え期
間内に被制御増幅器の出力にパルスが発生する。
このパルスノイズにより、被測定デバイスを高精
度でかつ安全に付勢することができず、特に被測
定デバイスとしての半導体素子を破壊あるいは劣
化させる恐れがあつた。
増幅器と被制御増幅器の入力部に接続された複数
個の制御用増幅器とで構成されている。複数個の
制御用増幅器の入力部に印加される信号によつて
制御用増幅器の一つを選択し、選択された制御用
増幅器で被制御増幅器を制御することによつて所
望の信号を出力している。この時、選択されてい
ない制御用増幅器は飽和しているので、入力信号
によつて制御用増幅器を切換える場合、新たに選
択された制御用増幅器が飽和状態から抜け出して
所定の信号を出力するようになるまでの切換え期
間内に被制御増幅器の出力にパルスが発生する。
このパルスノイズにより、被測定デバイスを高精
度でかつ安全に付勢することができず、特に被測
定デバイスとしての半導体素子を破壊あるいは劣
化させる恐れがあつた。
本発明は上記欠点に鑑みなされたもので、制御
用増幅器に飽和防止回路を設けることにより、切
換時のパルスを除去した複合制御増幅器を提供す
ることを目的とする。
用増幅器に飽和防止回路を設けることにより、切
換時のパルスを除去した複合制御増幅器を提供す
ることを目的とする。
第１図に本発明に係わる複合制御増幅器の回路
図を示す。第１図において、信号V1，V2，V3は
出力信号V0を設定するための信号である。−V3＜
VM＜−V2の範囲では制御用増幅器１により出力
電圧V0を制御し、VMが−V2以上になろうとすれ
ば、制御用増幅器２によつて、VM＝−V2となる
様に出力電流I0を制御する。又、VMが−V3以下
に低下しようとすれば、VM＝−V3となる様に制
御用増幅器３により出力電流I0を制御する。この
ようにして出力電圧V0および出力電流I0が制御さ
れる。
図を示す。第１図において、信号V1，V2，V3は
出力信号V0を設定するための信号である。−V3＜
VM＜−V2の範囲では制御用増幅器１により出力
電圧V0を制御し、VMが−V2以上になろうとすれ
ば、制御用増幅器２によつて、VM＝−V2となる
様に出力電流I0を制御する。又、VMが−V3以下
に低下しようとすれば、VM＝−V3となる様に制
御用増幅器３により出力電流I0を制御する。この
ようにして出力電圧V0および出力電流I0が制御さ
れる。
以下詳細に説明する。
第１図において、複合制御増幅器は、制御用増
幅器１，２，３と、被制御増幅器として主として
動作する演算増幅器４とを備えている。５，６は
演算増幅器、７は負荷である。コンデンサC1，
C2，C3は制御用増幅器１，２，３の帯域制限用
である。図中の抵抗R10〜R14は、R10＝R13、
R11・R10・R14／（R10＋R14）＝R13・R12の条件
が設定されている。この時、負荷７に流れる負荷
電流をI0とすれば、演算増幅器６の出力電圧VM
は次式で表わせる。
幅器１，２，３と、被制御増幅器として主として
動作する演算増幅器４とを備えている。５，６は
演算増幅器、７は負荷である。コンデンサC1，
C2，C3は制御用増幅器１，２，３の帯域制限用
である。図中の抵抗R10〜R14は、R10＝R13、
R11・R10・R14／（R10＋R14）＝R13・R12の条件
が設定されている。この時、負荷７に流れる負荷
電流をI0とすれば、演算増幅器６の出力電圧VM
は次式で表わせる。
VM＝I0・R9
又、各制御用増幅器１，２，３は、第２図、第
３図、第４図の実線で示す回路で構成されてい
る。即ち、演算増幅器８，８′，８″、飽和防止電
流帰還回路９，９′，９″および電流変換回路１
０，１０′，１０″で各々構成されている。又、各
電流変換回路１０，１０′，１０″内の電流源は、
｜Ic1｜＜｜I′c1｜、｜Ic2｜＜｜I″c1｜の条件が設定
されている。
３図、第４図の実線で示す回路で構成されてい
る。即ち、演算増幅器８，８′，８″、飽和防止電
流帰還回路９，９′，９″および電流変換回路１
０，１０′，１０″で各々構成されている。又、各
電流変換回路１０，１０′，１０″内の電流源は、
｜Ic1｜＜｜I′c1｜、｜Ic2｜＜｜I″c1｜の条件が設定
されている。
第２図において、演算増幅器８の出力電圧V8
が零のときは、出力電流I1は流れない。出力電圧
V8が正方向に上昇すると、第５図に示す如く出
力電圧V8、電流源Ic1、Ic2、抵抗R16、R17、電源
V4、V5によつて決まる出力電流I1が出力される。
が零のときは、出力電流I1は流れない。出力電圧
V8が正方向に上昇すると、第５図に示す如く出
力電圧V8、電流源Ic1、Ic2、抵抗R16、R17、電源
V4、V5によつて決まる出力電流I1が出力される。
さらに出力電圧V8が正方向に上昇すると出力
電流I1は電流源Ic1で決まる電流I4に制限され一定
となる。
電流I1は電流源Ic1で決まる電流I4に制限され一定
となる。
さらに出力電圧V8が正方向に上昇するとダイ
オードD3、抵抗１５を介して電流が流れ始め、
遂にはダイオードD1が導通し飽和防止電流Is1が
流れる。飽和防止電流Is1によつて演算増幅器８
は飽和することなく又、このときの出力電圧V8
は一定値に保持される。出力電圧V8が負に低下
すると、上記と同様の動作により、出力電流I1は
電流源Ic2で決まる電流−I5に制限される。さらに
出力電圧V8が低下するとダイオードD2、D4が導
通し飽和防止電流Is1が流れる。このとき、演算
増幅器８は飽和することなく一定出力電圧に保持
される。
オードD3、抵抗１５を介して電流が流れ始め、
遂にはダイオードD1が導通し飽和防止電流Is1が
流れる。飽和防止電流Is1によつて演算増幅器８
は飽和することなく又、このときの出力電圧V8
は一定値に保持される。出力電圧V8が負に低下
すると、上記と同様の動作により、出力電流I1は
電流源Ic2で決まる電流−I5に制限される。さらに
出力電圧V8が低下するとダイオードD2、D4が導
通し飽和防止電流Is1が流れる。このとき、演算
増幅器８は飽和することなく一定出力電圧に保持
される。
制御用増幅器２，３も同様に動作し、各演算増
幅器８′，８″は各々飽和防止電流Is2、Is3によつ
て飽和防止され、又そのときの出力電圧は一定値
に保持される。
幅器８′，８″は各々飽和防止電流Is2、Is3によつ
て飽和防止され、又そのときの出力電圧は一定値
に保持される。
第１図において、説明の簡略化のためにR1＝
R2、R3＝R4、R5＝R6とし、第６図の時刻t1で示
す初期状態では、出力電圧VMは−V3＜VM＜−
V2の状態にあり、飽和防止電流Is1は流れていな
いものとする。この状態では負の入力電圧V1の
印加によつて、制御用増幅器１の出力部には出力
電流I1が生じている。出力電流I1の抵抗R0による
降下電圧が演算増幅器４で増幅され、負荷７に供
給される。同時に負荷７の端子電圧V0は電圧ホ
ロワを形成する演算増幅器５および抵抗R1を介
して制御用増幅器１の負入力端子に帰還されてお
り、−V1＝V0なる関係が成立している。負荷電流
I0の抵抗R9による降下電圧は前述の如く演算増幅
器６の出力電圧VMとして出力される。出力電圧
VMは抵抗３、５を介して制御用増幅器２，３の
負入力端子に入力されている。各制御用増幅器
２，３に飽和防止電流Is2、Is3が流れ、出力電流
I2、I3は流れていない状態にある。時刻t1におい
て入力電圧V1を低下させると、出力電圧V0はV0
＝−V1の関係を保ちながら上昇する。同時に出
力電流I0および演算増幅器６の出力電圧VMも上
昇する。
R2、R3＝R4、R5＝R6とし、第６図の時刻t1で示
す初期状態では、出力電圧VMは−V3＜VM＜−
V2の状態にあり、飽和防止電流Is1は流れていな
いものとする。この状態では負の入力電圧V1の
印加によつて、制御用増幅器１の出力部には出力
電流I1が生じている。出力電流I1の抵抗R0による
降下電圧が演算増幅器４で増幅され、負荷７に供
給される。同時に負荷７の端子電圧V0は電圧ホ
ロワを形成する演算増幅器５および抵抗R1を介
して制御用増幅器１の負入力端子に帰還されてお
り、−V1＝V0なる関係が成立している。負荷電流
I0の抵抗R9による降下電圧は前述の如く演算増幅
器６の出力電圧VMとして出力される。出力電圧
VMは抵抗３、５を介して制御用増幅器２，３の
負入力端子に入力されている。各制御用増幅器
２，３に飽和防止電流Is2、Is3が流れ、出力電流
I2、I3は流れていない状態にある。時刻t1におい
て入力電圧V1を低下させると、出力電圧V0はV0
＝−V1の関係を保ちながら上昇する。同時に出
力電流I0および演算増幅器６の出力電圧VMも上
昇する。
時刻t2において出力電圧VMが制御用増幅器２
の入力電圧V2の関連でVM＝−V2となつたとき、
演算増幅器８′の飽和防止電流Is2は零となる。出
力電圧V8′は負に低下し始め、負の出力電流I2が
流出し、出力電流I1およびI2の和電流が抵抗R0に
流れる。その結果、演算増幅器４の入力電圧は低
下するので、出力V0も低下し又、制御用増幅器
１の入力電圧は負になるので、出力電流I1は増加
する。出力電流I1の増加および出力電流I2の低下
（絶対値は増大）をくり返し、遂には出力電流I1
は前述の如く電流源Ic1で制限され、電流I4で一定
となる。したがつて、この後、演算増幅器４は制
御用増幅器２によつて制御され、出力電圧VMお
よび入力電圧V2はVM＝−V2となるので、出力電
流I0はI0＝−V2／R9となる。
の入力電圧V2の関連でVM＝−V2となつたとき、
演算増幅器８′の飽和防止電流Is2は零となる。出
力電圧V8′は負に低下し始め、負の出力電流I2が
流出し、出力電流I1およびI2の和電流が抵抗R0に
流れる。その結果、演算増幅器４の入力電圧は低
下するので、出力V0も低下し又、制御用増幅器
１の入力電圧は負になるので、出力電流I1は増加
する。出力電流I1の増加および出力電流I2の低下
（絶対値は増大）をくり返し、遂には出力電流I1
は前述の如く電流源Ic1で制限され、電流I4で一定
となる。したがつて、この後、演算増幅器４は制
御用増幅器２によつて制御され、出力電圧VMお
よび入力電圧V2はVM＝−V2となるので、出力電
流I0はI0＝−V2／R9となる。
以上の如く増幅器４の制御は、制御用増幅器１
に変わり制御用増幅器２によつて行なわれる。こ
のとき、制御用増幅器２は前述の如く飽和防止さ
れているので速やかに制御動作に入り、パルスノ
イズを発生することはない。
に変わり制御用増幅器２によつて行なわれる。こ
のとき、制御用増幅器２は前述の如く飽和防止さ
れているので速やかに制御動作に入り、パルスノ
イズを発生することはない。
時刻t2〜t3において制御用増幅器１への入力電
圧V1を低下させても、飽和防止電流Is1が流れる
のみで他は変化せず、演算増幅器８は飽和するこ
となく待機状態になる。
圧V1を低下させても、飽和防止電流Is1が流れる
のみで他は変化せず、演算増幅器８は飽和するこ
となく待機状態になる。
次に時刻t3において制御用増幅器２への入力電
圧V2を低下させると出力電流I2は増加（絶対値は
減少）し、その結果、出力電圧V0、出力電流I0は
増加する。
圧V2を低下させると出力電流I2は増加（絶対値は
減少）し、その結果、出力電圧V0、出力電流I0は
増加する。
時刻t4において、出力電圧V0と入力電圧V1が
V0＝−V1となると、出力電流I1は減少し、出力
電流I2は増加（絶対値は減少）する。出力電流I2
が零になつたとき、その後は演算増幅器４は制御
用増幅器１により制御され、出力電圧V0と入力
電圧V1とはV0＝−V1となり安定する。
V0＝−V1となると、出力電流I1は減少し、出力
電流I2は増加（絶対値は減少）する。出力電流I2
が零になつたとき、その後は演算増幅器４は制御
用増幅器１により制御され、出力電圧V0と入力
電圧V1とはV0＝−V1となり安定する。
その結果、出力電流I1によつて制御された出力
電圧V0が得られ、時刻t1における初期状態と類似
の状態に戻る。
電圧V0が得られ、時刻t1における初期状態と類似
の状態に戻る。
演算増幅器６の出力電圧VMが負になり、出力
電圧VMが制御用増幅器３への入力電圧V3の関連
でVM＜−V3以下に低下しようとすれば制御用増
幅器３が上述と同様な制御を開始する。
電圧VMが制御用増幅器３への入力電圧V3の関連
でVM＜−V3以下に低下しようとすれば制御用増
幅器３が上述と同様な制御を開始する。
以上述べた如く本発明によれば、各制御用増幅
器に飽和防止電流帰還回路を設けているので、制
御用増幅器の切換時に生じるパルスノイズを防止
でき、半導体素子等の被測定デバイスを高精度、
かつ安全に付勢することができるので実用に供し
て極めて有益である。
器に飽和防止電流帰還回路を設けているので、制
御用増幅器の切換時に生じるパルスノイズを防止
でき、半導体素子等の被測定デバイスを高精度、
かつ安全に付勢することができるので実用に供し
て極めて有益である。
なお、本発明に係わる複合制御増幅器に出力電
圧V0および出力電圧VMを測定する装置を付加す
れば、電圧源および出力電流測定機能を有する装
置、あるいは電流源および出力電圧測定機能を有
する装置として使用できる。
圧V0および出力電圧VMを測定する装置を付加す
れば、電圧源および出力電流測定機能を有する装
置、あるいは電流源および出力電圧測定機能を有
する装置として使用できる。
第１図は本発明に係わる複合制御増幅器の回路
図。第２図、第３図、第４図は本発明に係わる制
御用増幅器の回路図。第５図は本発明に係わる制
御用増幅器の特性図。第６図は本発明に係わる複
合制御増幅器の説明図。
図。第２図、第３図、第４図は本発明に係わる制
御用増幅器の回路図。第５図は本発明に係わる制
御用増幅器の特性図。第６図は本発明に係わる複
合制御増幅器の説明図。
Claims (1)
- 【特許請求の範囲】 １ 第１飽和防止回路が付加された第１演算増幅
器と該第１演算増幅器の出力電圧に応じた双方向
電流を出力する第１電圧電流変換器とから成り、
前記第１演算増幅器の入力端には第１設定電圧が
印加されている第１制御用増幅器と、 それぞれ、飽和防止回路が付加された演算増幅
器と該演算増幅器の出力電圧に応じた電流を出力
する電圧電流変換器とから成る制御用増幅器であ
つて、各前記演算増幅器の入力端にはそれぞれ第
２設定電圧、第３設定電圧が印加され、前記電圧
電流変換器からの出力電流は向きが互いに反対で
ある第２制御用増幅器、第３制御用増幅器と、 前記複数の制御用増幅器からの出力電流を加算
して電圧に変換する電流電圧変換器と、 前記電流電圧変換器の出力により駆動される負
荷に流れる電流を検出し、電圧に変換して該電圧
を前記第２、第３制御用増幅器に帰還する電流検
出手段と、 前記負荷に発生する電圧を検出し、該電圧を前
記第１制御用増幅器に帰還する電圧検出手段と、 を備えて成る複合制御増幅器。 ２ 前記第１飽和防止回路が、前記第１演算増幅
器の反転入力端子と出力端子との間に、互いに逆
方向のダイオードを並列接続した回路を少なくと
も１つ設けて成ることを特徴とする特許請求の範
囲第１項記載の複合制御増幅器。 ３ 前記第２、第３制御用増幅器のそれぞれの前
記飽和防止回路が、それぞれの前記演算増幅器の
反転入力端子と出力端子との間に、少なくとも１
つのダイオードを設けて成り、該ダイオードは前
記飽和防止回路間で向きが互いに逆であることを
特徴とする特許請求の範囲第１項記載の複合制御
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP519882A JPS58121812A (ja) | 1982-01-14 | 1982-01-14 | 複合制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP519882A JPS58121812A (ja) | 1982-01-14 | 1982-01-14 | 複合制御増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121812A JPS58121812A (ja) | 1983-07-20 |
| JPH0224045B2 true JPH0224045B2 (ja) | 1990-05-28 |
Family
ID=11604502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP519882A Granted JPS58121812A (ja) | 1982-01-14 | 1982-01-14 | 複合制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121812A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168893A (ja) | 2000-11-30 | 2002-06-14 | Agilent Technologies Japan Ltd | 高精度容量測定装置および方法 |
| JP2002357637A (ja) | 2001-05-31 | 2002-12-13 | Agilent Technologies Japan Ltd | デバイス電源供給装置およびｉｃ試験装置 |
| JP5559905B1 (ja) * | 2013-04-24 | 2014-07-23 | 株式会社エーディーシー | 電子回路 |
-
1982
- 1982-01-14 JP JP519882A patent/JPS58121812A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121812A (ja) | 1983-07-20 |
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