JPH02240735A - データ冗長度分解能をもつマルチプル命令処理システム - Google Patents

データ冗長度分解能をもつマルチプル命令処理システム

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JPH02240735A
JPH02240735A JP2021909A JP2190990A JPH02240735A JP H02240735 A JPH02240735 A JP H02240735A JP 2021909 A JP2021909 A JP 2021909A JP 2190990 A JP2190990 A JP 2190990A JP H02240735 A JPH02240735 A JP H02240735A
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mask
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general
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David B Fite
ディヴィッド　ビー　ファイト
John E Murray
ジョン　イー　マーレイ
Michael M Mckeon
マイケル　エム　マッキオン
Mark A Firstenberg
マーク　エイ　ファーステンバーグ
William R Grundmann
ウィリアム　アール　グランドマン
Jr David A Webb
ディヴィッド　エイ　ウェッブ　ジュニア
Ronald M Salett
ロナルド　エム　サレット
Tryggve Fossum
トリューグヴ　フォッサム
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、これと同時に出願された次のような米国特許
出願に開示されているコンピュータシステムの幾つかの
特徴を有するものである。エバンス氏等の［デジタルコ
ンピュータのシステム制御ユニットとサービス処理ユニ
ットとの間のインターフェイス（ＡＮ　ＩＮＴＥＲＦＡ
ＣＥ　ＢＥＴＷＥＥＮ　Ａ　ＳＹＳＴＥＭＣＯＮＴＲＯ
Ｌ　ＬＩＮＩＴ　ＡＮＤ　Ａ　５ＥＲＶＩＣＥ　ＰＲＯ
ＣＥＳＳＩＮＧ　ＵＮＩＴＯＦ　Ａ　ＤＩＧＩＴＡＬ　
ＣＯＭＰＵＴＥＲ）Ｊ　　；アーノルド氏等の「マイク
ロプロセッサシステムのシステム制御ユニットと中央処
理ユニットとをインターフェイスする方法及び装置（Ｍ
ＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＬＩＳ　ＦＯＲＩ
ＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ
０Ｌ　ＵＮＩＴ　ＦＯＲＡＭＵＬＴＩＰＲＯＣＥＳＳＯ
ＲＳＹＳＴＥＭ　ＷＩＴＨＴ）ＩＥ　ＣＥＮＴＲＡＬＰ
ＲＯＣＥＳＳＩＮＧ　ＵＮＩＴＳ）Ｊ　　；ガグリアー
ド氏等の［マルチプロセッサシステムのシステム制御ユ
ニットをシステムのシステムメインメモリとインターフ
ェイスするための方法及び手段（ＭＥＴＨＯＤ　ＡＮＤ
ＭＥＡＮＳ　ＦＯＲＩＮＴＥＲＦＡ（ｊＮＧ　Ａ　ＳＹ
ＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴＦＯＲＡ　　ＭＵ
ＬＴＩＰＲＯＣＥＳＳＯＲＳＹＳＹＴＥＭ　ＷｒＴＩＩ
　　ＴＨＥＳＹＳＹＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ）
Ｊ　　；　Ｄ、フィツト氏等の「パイプライン式コンピ
ュータシステムにおいて考えられる種々の数のメモリア
クセス競合を分析する方法と装ｆｆｉ（ＭＥＴＨＯＤ　
ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＲＥＳＯＬＶＩＮ
Ｇ　Ａ　ＶＡＲＩＡＢＬＥ　ＮＵＭＢＥＲＯＦ　ＰＯＴ
ＥＮＴＩＡＬＭＥＭＯＲＹ　ＡＣＣＥＳＳ　Ｃ０ＮＦＬ
ＩＣＴＳ　ＩＮ　Ａ　ＰＩＰＥＬＴＮＥＤＣＯＭＰＵＴ
ＥＲＳＹＳＹＴＥＭ）Ｊ　　；　Ｄ、フィツト氏等の［
可変長さの命令アーキテクチャにおいて多数の指定子を
デコードする方法（ＤＥＣＯＤＩＮＧ　ＭＵＬＴＩＰＬ
ＥＳＰＥＣＩＦＩＥＲ３ＩＮ　Ａ　ＶＡＲＩＡＢＬＥ　
ＬＥＮＣＴＨｌＮ５ＴＲＵＣＴＩＯＮＡＲＣＨＩＴＥＣ
ＴＵＲＥ）Ｊ　　；　Ｄ、フィツト氏等の「仮想命令キ
ャッシュリフィルアルゴリズム（ＶＩＲＴＵＡＬＩＮＳ
ＴＲＵＣＴＩＯＮ　ＣＡＣＨＥ　ＲＥＦＩＬＬ　ＡＬＧ
ＯＲＩＴ）ＩＭ）Ｊ　；マーレイ氏等の「同じ命令内で
のレジスタ及びレジスタ変更指定子のパイプライン処理
（ＰＩＰＥＬＩＮＥＰＲＥＰＲＯＣＥＳＳＩＮＧ　ＯＦ
　ＲＥＧＩＳＴＥＲＡＮＤ　ＲＥＧＩＳＴＥＲＭＯＤＩ
−ＦＹＩＮＧＴ　５ＰＥＣＩＦＩＥＲ３ＷＩＴＩＩＩＮ
　Ｔ）ＩＥ　ＳＡＭＥ　ｌＮ５Ｔ−ＲＵＣＴＩＯＮ）Ｊ
　　；　Ｄ、フィツト氏等の「パイプラインプロセッサ
において暗示された指定子を予め処理する方法（ＰＲＥ
ＰＲＯＣＥＳＳＴＮＧ　ＩＭＰＬＩＥＤ　５ＰＥＣＩＦ
ＩＥＲ３ＩＮＡ　ＰＩＰＥＬＩＮＥＤ　ＰＲＯＣＥＳＳ
ＥＲ）Ｊ　　；　Ｄ、フィツト氏等の「ブランチ予想（
ＢＲＡＮＣ）Ｉ　ＰＲＥＤＩＣＴＩＯＮ）Ｊ　；　フォ
ラサム氏等の［デジタルコンピュータのパイプライン式
フローティングポイント加算器（ＰＩＰＥＬＩＮＥＤＦ
ＬＯＡＴＩＮＧ　ＰＯＩＮＴ　ＡＤＤＥＲＦＯＲＤＩＧ
ＩＴＡＬ　ＣＯＭＰＵＴＥＲ）　Ｊグランドマン氏等の
［自己計時式レジスタファイル（ＳＡＬＦ　ＴＩＭＥＤ
　ＲＥＧＩＳＴＥＲＦＩＬＥ）Ｊ　　；ベベン氏等の「
パイプライン式コンピュータシステムにおいてエラーを
検出して修正する方法及び装置（ＭＥＴＨＯＤＡＮＤ　
ＡＰＰＡＲＡＴＵＳ　ＦＯＲＤＥＴＥ（：ＴＡＮＧ　Ａ
ＮＤ　Ｃ０ＲＲＥＣＴＩＮＧＥＲＲＯＲ５ＩＮ　Ａ　Ｐ
ＩＰＥＬＩＮＥＤ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ）Ｊ
　；　７リン氏等の［マルチプロセッサシステムにおい
てシステム制御ユニットを用いて通信要求を仲裁する方
法及び装置（ＭＥＴ）（ＯＤ　ＡＮＤ　ＭＥＡＮＳ　Ｆ
ＯＲＡＲＢＩＴ−ＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴ
ＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ　Ａ　ＳＹＳＴ
ＥＭＣＯＮＴＲＯＬ　ＵＮＩＴＩＮ　Ａ　ＭＵＬＴＩ−
ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ）Ｊ　　。
Ｅ、フィツト氏等の［マイクロコード化実行ユニットに
おいて並列動作で多機能ユニットを制御する方法（ＣＯ
ＮＴＲＯＬ　ＯＦ　ＭＵＬＴＩＰＬＥ　ＦＵＮＣＴＩＯ
Ｎ　ＵＩＮＴＳＷＩＴ）ｌ　ＰＡＲＡＬＬＥＬ　０ＰＥ
ＲＡＴＩＯＮ　ＩＮ　Ａ　ＭｆＣＲＯＣＯＤＥＤＥＸＥ
ＣＵＲＩＯＮ　ＵＩＮＴ）Ｊ　　、ウエブ二世氏等の「
仮想メモリシステムをベースとするデジタルコンピュー
タの命令パイプライン内において予めフェッチした命令
でメモリアクセス例外を処理する方法（ＰＲＯＣＥＳＳ
ＩＮＧ　ＯＦ　ＭＥＭＯＲＹ　ＡＣＣＥＳＳ　ＥＸＣＥ
ＰＴＩＯＮＳ　ＷＩＴ）ＩＰＲＥ−ＦＥＴＣＨＥＤ　ｌ
Ｎ５ＴＲＵＣＴＩＯＮＳ　ＷＩＴＨＩＮ　ＴＩＩＥ　ｌ
Ｎ５Ｔ−ＲＵＣＴＩＯＮ　ＰＩＰＥＬＩＮＥ　ＯＦ　Ａ
　ＶＩＲＴＵＡＬＭＥＭＯＲＹ　ＳＹＳＴＥＭ−ＢＡＳ
ＥＤ　ＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ）Ｊ　　；ヘ
ザリントン氏等の［デジタルコンピュータシステムにお
いて仮想−物理メモリアドレスの変換を制御する方法及
び装ｆｌｙ（ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵ
Ｓ　ＦＯＲＣ０ＮＴＲ０ＬＬＩＮＧＴ）ＩＥ　Ｃ０ＮＶ
ＥＲ３ＩＯＮ　ＯＦ　ＶＩＲＴＵＡＬ　ＴＯＰＨＹＳＩ
ＣＡＬ　ＭＥＭＯＲＹＡＤＤＲＥＳＳＥＳ　ＩＮ　Ａ　
ＤＩＧＩＴＡＬ　Ｃ０ＮＰＵＴＥＲＳＹＳＹＴＥＭ）Ｊ
　　；ヘザリントン氏等の［エラー修正機能を有するラ
イトバックバッフｙ　（ＷＲＩＴＥ　ＢＡＣＫ　ＢＵＦ
ＦＥＲＷＩＴＨＥＲＲＯＲＣ０ＲＲＥＣＴＩＮＧ　ＣＡ
ＰＡＢＩＬＩＴＩＥＳ）Ｊ　　；　７１Ｊ　ン氏等の「
マルチプロセッサシステムにおいてシステム制御ユニッ
トを用いて通信要求を仲裁する方法及び手段（ＭＥＴ）
ＩＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴ
ＩＮＧＣＯＭＭＵＮＩＣＡＴｒＯＮ　ＲＥＱＵＥＳＴＳ
　ＵＳＩＮＧＡ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０ＬＵＮＩ
Ｔ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳ
ＴＥＭ）Ｊ　　；チナズワミー氏等の［マルチプロセッ
サシステムにおいてシステムユニット間のデータトラン
ザクションに対するモジュール式クロスバ−相互接続ネ
ットワーク（ＭＯＤＵＬＡＲＣＲＯ３ＳＢＡＲＩＮＴＥ
ＲＣＯＮＮＥＣＴＩＯＮＮＥＴＷＯＲＫ　ＦＯＲＤＡＴ
Ａ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＢＥＴＷＥＥＮ　ＳＹ
ＳＴＥＭＵＮ［ＴＳ　ＩＮ　Ａ　Ｍ［ＪＬＴＩＰＲＯＣ
：ＥＳＳＯＲＳＹＳＴＥＭ）Ｊ　　；ポルジン氏等の［
入力／出カニニットとマルチプロセッサシステムのシス
テム制御ユニットとをインターフェイスする方法及び装
置（ＭＥＴ）ＩＯＤ　ＡＮＤ　ＡＰＰＡＲＡ−ＴＵＳ　
ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＹＴＥＭ　
Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴＦＯＲＡ　ＭＵＬＴＩ−ＰＲ
ＯＣＥＳＳＯＲＳＹＳＹＴＥＭ　ＷＩＴＩ−１ｒＮＰＩ
ＪＴｌｏＵＴＰＵＴ　ＵＮＩＴＳ）Ｊ　　；ガグリアー
ド氏等の［マルチプロセッサシステムのシステム制御ユ
ニットとシステムメインメモリとをインターフェイスす
る手段ニ用イルメモリ構成（ＭＥＭＯＲＹ　Ｃ０ＮＦＩ
ＧＵＲＡＴＩＯＮＦＯＲＵＳＥ　ＷＩＴ）Ｉ　ＭＥＡＮ
Ｓ　ＦＯＲＩＮＴＥＲＦＡ（ｊＮＧ　Ａ　５ＹＳＴＥＮ
ＣＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−Ｐ
ＲＯＣＥＳＳＯＲＳＹＳＴＥＭＷＩＴＨＴＨＥ　ＳＹＳ
ＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ）　Ｊ　　；そしてガ
グリアード氏等の［システムモジュール間のＤＲＡＭ制
御信号のエラーチエツクのための方法及び手段（トラＥ
ＴＨＯＤ　　ＡＮＤ　　ＭＥＡＮＳ　　ＦＯＲＥＲＲＯ
ＲＣＨＥＣＫＩＮＧ　　ＯＦ　　ＤＲＡ？慴−ＣＯＮＴ
ＲＯＬ　５ＩＧＮＡＬＳ　ＢＥＴＷＥＥＮ　ＳＹＳＴＥ
Ｍ　ＭＯＤＬＩＬＥＳ）Ｊ　。
本発明は、一般に、デジタルコンピュータに係り、より
詳細には、デジタルコンピュータにおいて多数の命令を
実行する前にこれらの命令を予め処理する間にデータの
依存性を分析するシステムに係る。特に、本発明は、可
変長さのコンプレックス命令セット（ＣＩＳ）アーキテ
クチ→を用いてバイブライン式デジタルコンピュータシ
ステムで多数の命令を予め処理することに係る。
従来の技術 命令の予めの処理は、非常に多数の命令の実行をスピー
ドアップするためにデジタルコンピュータにおいて一般
に予想されることである。予めの処理動作は、典型的に
、命令を記憶するメモリと命令を実行する実行ユニット
との間に挿入された命令ユニットによって行なわれる。
予めの処理動作には、例えば、各々の命令が実行ユニッ
トにロードされるときにオペランドを容易に入手できる
ように次々の命令におけるオペランド指定子によって識
別されたオペランドを予めフェッチすることを含む。命
令ユニットは、現在命令が実行ユニットによって実行さ
れている間にその後の命令に対して予めの処理動作を実
行し、それにより、所与のシーケンスの命令に対する全
処理時間を短縮する。
命令の予めの処理は、命令によって必要とされるが命令
ユニットによってまだ完全に実行されていない記憶位置
の内容を命令ユニットが変更するときに「データ依存性
Ｊの問題を招くことがある。命令の実行中にレジスタの
内容を潜在的に変えるのがデータ依存性の問題のみであ
るときには、その同じレジスタが次の命令の予めの処理
のために予めの処理ユニットによって読み取られる前に
、レジスタポインタを単に実行ユニットに通すだけで問
題を実行ユニットまでデファーすることができる。従っ
て、レジスタの内容は、命令の予めの処理中には読み取
られず、その命令の実行中に読み取られる。
然し乍ら１間接もしくはデフアートアドレシング中のよ
うに、レジスタを用いてメモリアドレスを発生するとき
には、命令を効果的に予め処理するのに、その予めの処
理中にレジスタをアクセスしそして時には変更すること
が必要である。従って、データ依存性の問題は、まだ完
全に実行されていない命令に続いて多数の命令によって
識別された多数の種々のレジスタの内容を変更する可能
性をもたらすように多数の命令が予め処理されるときに
特に顕著なものとなる。まだ完全に実行されていない手
前の命令によってレジスタの内容が変更される前にその
レジスタを読み取ってメモリアドレスを発生する命令を
予め処理することによりレジスタの内容を早期に変更す
ることが必要とされる。予め処理の読み取り動作がレジ
スタの内容を変更する自動増加又は自動減少機能を含む
ときには、若干具なるが同等に重大なデータ依存性の問
題が生じる。
「自動増加」及び「自動減少」は、テーブル又はアレイ
の順次エレメントを介してレジスタを自動的にステップ
するための内蔵ハードウェアを含むデジタルコンピュー
タのアドレッシングモードである。従って、レジスタの
内容は、常にそれがテーブルの次の順次エレメントを指
すように一連のアドレスによってステップされる。レジ
スタは、データ形式に基づいて、ひいては、オペランド
の長さが１バイトであるか２バイトであるか４バイトで
あるか又は８バイトであるかに基づいてｌ、２．４又は
８だけ増加又は減少される。自動増加モードにおいては
、レジスタの内容がオペランドのアドレスとして使用さ
れた後に増加され、自動減少モードにおいては、レジス
タの内容がオペランドのアドレスとして使用される前に
減少される。
発明の構成 命令デコーダ、命令実行ユニット及び多数の汎用レジス
タを有するデジタルコンピュータで多数の命令を実行す
る前にこれらの命令を予め処理する方法であって、上記
汎用レジスタは上記命令の予めの処理中にメモリアドレ
スを発生するために読み取られ、上記方法は、 ｌ）現在命令の予めの処理を回避して汎用レジスタを読
み取り、手前の命令による上記レジスタの内容の変更前
にメモリアドレスを発生することを含み、これは、ａ）
上記現在命令の手前にある複数のデコードされているが
まだ実行されていない命令の少なくとも１つによって内
容を変更すべき各汎用レジスタごとにセットされたビッ
トを有する複合書き込みマスクを発生し、そしてｂ）上
記現在命令によって読み取られるべき汎用レジスタが上
記書き込みマスクにおいてセットされたビットを有する
レジスタであるときに上記現在命令の処理を停止するこ
とによって行なわれ、及び／又は ２）現在命令の予めの処理を回避して手前の命令により
読み取られた汎用レジスタの内容を変更することを含み
、これは、ａ）上記現在命令の手前にある複数のデコー
ドされているがまだ実行されていない命令の少なくとも
１つによって読み取られるべき各汎用レジスタごとにセ
ットされたビットを有する複合読み取りマスクを発生し
、そしてｂ）上記現在命令によって内容が変更されるべ
き汎用レジスタが上記読み取りマスクにおいてセットさ
れたビットを有するレジスタであるときに上記現在命令
の処理を停止することによって行なうことを特徴とする
方法が提供される。
２つの特定のデータ依存性の問題及び本発明によるそれ
らの解決策を次の例によって説明する。
ケースｌ：命令は汎用レジスタ（ＧＰＲ）を用いてメモ
リをアドレスし、そのＧＰＲの内容を、既にデコードさ
れているがまだ実行されていない命令を実行することに
よって変更する。この問題は、次の命令の対によって例
示する。
ＭＯＶＡＬ　　Ｘ　　ＲＯ ＡＤＤＬ３　　（ＲＯ）、Ｒ１，Ｒ２ 第１の命令の実行により、ラベルＸにより指定されたロ
ングワードアドレスがレジスタＲＯに移動される。第２
の命令の実行により、レジスタＲＯのアドレスにおける
内容がレジスタＲ１の内容に加えられ、その和がレジス
タＲ２に記憶される。
手前の゛ＭＯＶＡＬ’命令の結果がレジスタＲＯに記憶
される前に“ＡＤＤＬ３’命令のＲＯオペランドがフェ
ッチされたときがレジスタ競合の瞬間となる。レジスタ
競合のこのケースを検出するために、各々のデコードさ
れた命令ごとに書き込みマスクを発生し、その命令の実
行によって内容が変更されたレジスタがもしあればそれ
を指示する。デコードされているがまだ実行されていな
い全ての命令に対する書き込みマスクが待ち行列に入れ
られ、これを用いて、このような全ての命令に対する複
合書き込みマスクが形成される。次いで、ＧＰＲのデー
タを用いてメモリアドレスを発生する命令の予めの処理
中に、既にデコードされているがまだ実行されていない
（即ち、リタイアされていない）命令に対する書き込み
マスクが検査されて、オペランドがフェッチされたとこ
ろのアドレスを含むＧＰＲが、手前の命令によって内容
を変更すべきレジスタとして書き込みマスクによって識
別されたレジスタであるがどうかの判断がなされる。そ
の応答が肯定である場合には、レジスタの競合がもはや
存在しなくなるまでフェッチ動作が停止される。
この特定例において、　’ＭＯＶＡＬ’　命令は、（０
０００００００００００００１２）の書き込みマスクを
有し、これは、１５個のＧＰＲの各々に対して各ビット
位置を含んでおり、最下位のビット位置は、　“ＭＯＶ
ＡＬ”命令がレジスタＲＯの内容を変更することを指示
するためにセットされる。　’ＡＤＤＬ３’　命令のオ
ペランドのフェッチ中には、レジスタＲＯの内容が必要
とされ、それ故、その手前の゛ＭＯＶＡＬ’命令の書き
込みマスクの最下位ビット位置が検査され、このビット
位置はセットされているから、″ＭＯＶＡＬ’命令の実
行が完了するまでフェッチが停止される。
この停止は、その命令の実行が完了した際にマスク待ち
行列からの゛ＭＯＶＡＬ’命令に対して書き込みマスク
を除去することにより最下位ビットがクリアされたとき
に終了される。
ケース２：命令に対するオペランドのフェッチにより、
メモリアドレスの発生に用いるＧＰＲの内容を変更し、
既にデコードされているがまだ実行されていない命令の
実行によりそのＧＰＲの内容を読み取る。この問題は、
次の命令対によって説明する。
ＡＤＤＬ　　Ｒ３，ＲＯ，Ｒ４ ＭＯＶＬ　　（ＲＯ）＋、Ｒ１ この例では、（ＲＯ）後の“＋′符号によりレジスタＲ
Ｏの内容が自動増加される。この自動増加がレジスタＲ
Ｏの内容を変更するものでありそしてこれが手前のＡＤ
ＤＬ’　命令の実行中にこれら内容が読み取られる前に
行なわれる場合にはレジスタ競合の瞬間となる。このケ
ースのレジスタ競合を回避するために、デコードされた
各命令ごとに読み取りマスクが発生され、命令の実行中
に内容が読み取られるレジスタがもしあればこれを指示
する。デコードされているがまだ実行されていない全て
の命令に対する読み取りマスクを待ち行列に入れ、そし
てこれを用いて、このような全ての命令に対する複合読
み取りマスクを形成する。次いで、フェッチ中にＧＰＲ
の内容が変更される（例えば、ＧＰＲの自動増加又は自
動減少）命令に対してオペランドをフェッチする間に、
まだ完全に実行されていない（即ち、リタイアされてい
ない）手前のデコードされた命令に対する読み取りマス
クが検査されて、内容を変更すべきＧＰＲが、その手前
の命令の実行中に読み取られるべきレジスタとして読み
取りマスクによって識別されたレジスタであるかどうか
の判断がなされる。
その応答が肯定である場合には、レジスタ競合がもはや
存在しなくなるまでフェッチが停止される。
上記の例において、　’ＡＤＤＬ’　命令は、実行ユニ
ットがレジスタＲ３及びＲＯの内容を読み取ることを指
示する（０００００００００００１００１２）の読み取
りマスクを有している。　１Ｍ０ＶＥＬ″命令に対する
オペランドのフェッチ中に、レジスタＲＯの内容が自動
増加されるべきであり、それ故、手前の“ＡＤＤＬ’　
命令に対する読み取りマスクの最下位ビット位置が検査
され、このビット位置はセットされているから、　’Ａ
ＤＤＬ’　命令の実行が完了されるまでフェッチが停止
される。この停止は、その命令の実行が完了した際にマ
スク待ち行列からの’Ａ　Ｄ　Ｄ　Ｌ’　命令に対する
読み取りマスクを除去することにより最下位ビットがク
リアされたときに終了する。
上記した２つの例示的なケースから明らかなように、読
み取り及び書き込みマスクを用いて、メモリアドレスを
発生するようにレジスタの読み取りが回避されるが、こ
れは、（１）手前の命令によりそのレジスタの内容を変
更する前か或いは（２）その後の命令によりそのレジス
タの内容を変更した後に行なわれる。第１のケースにつ
いては、その後の命令によるレジスタの、その手前の命
令がそのレジスタに書き込みを行なうまで停止される。
この目的で書き込みマスクが用いられる。
第２のケースにおいては、その後の命令によるレジスタ
の内容の変更が、その手前の命令がそのレジスタを読み
取るまで停止される。この目的のために読み取りマスク
が用いられる。即ち、マスクを形容詞的に表現したもの
は、常に、手前の命令によって実行されるべきオペレー
ション（読み取り又は書き込み）を指す。
実施例 本発明の他の目的及び効果は、添付図面を参照した以下
の詳細な説明から明らかとなろう。
本発明は、種々の変更や修正がなされるが、その特定の
実施例を一例として添付図面に図示して以下に詳細に説
明する。然し乍ら、本発明は、ここに開示する特定の形
態に限定されるものではなく、特許請求の範囲に述べる
本発明の精神及び範囲内に入る全ての変更や等動物や代
替物を全て網羅するものとすることを理解されたい。
添付図面の特に第１図を参照すれば、メインメモリ１０
と、メモリーＣＰＵインターフェイスユニット１１と、
命令ユニット１２及び実行ユニット１３より成る少なく
とも１つのＣＰＵとを備えたデジタルコンピュータシス
テムの一部分が図示されている。このようなシステムで
は、メインメモリｌＯを共有することにより更に別のＣ
ＰＵを使用できることを理解されたい。データと、この
データを処理するための命令は、メインメモリ１０内の
アドレス可能な記憶位置に記憶される。
命令は、ＣＰＵによって実行されるべきオペレーション
をコード化形態で指定するオペレーションコード（ＯＰ
コード）と、オペランドを探索するのに必要な情報を与
える指定子によって識別されるオペランドとを含んでい
る。
個々の命令の実行は、多数の小さなタスクに分割される
。これらのタスクは、その目的のために最適化された専
用の個々の独立したファンクションユニットによって実
行される。
各命令は、最終的に異なったオペレーションを実行する
が、各命令が分゛割されたところの多数の小さなタスク
は、全ての命令に対して共通である。一般に、命令の実
行中には、次のステップ、即ち命令のフェッチ、命令の
デコード、オペランドのフェッチ、実行及び結果の記憶
が実行される。
従って、専用のハードウェア段を用いることにより、こ
れらのステップをパイプラインオペレーションにおいて
オーバーラツプさせて、命令の全スループットを増加す
ることができる。
パイプラインを通るデータ路は、各パイプライン段の結
果を次のパイプライン段へ転送するための各組のレジス
タを備えている。これらの転送レジスタは、共通のシス
テムクロックに応答してクロックされる。例えば、第１
のクロックサイクル中に、命令フェッチ専用のハードウ
ェアによって第１の命令がフェッチされる。第２のクロ
ックサイクル中に、そのフェッチされた命令が転送され
そして命令デコードハードウェアによってデコードされ
るが、同時に、次の命令が命令フェッチハードウェアに
よってフェッチされる。第３のクロックサイクル中に、
各命令がパイプラインの次の段にシフトされ、新たな命
令がフェッチされる。
従って、パイプラインがいっばいになった後に、各クロ
ックサイクルの終わりに命令が完全に実行される。
このプロセスは、製造環境における組み立てラインに類
似している。各作業者は、彼又は彼女の作業段を通過す
る各製品に対して１つの専用の作業を実行する。各作業
が実行されるにつれて、製品が段々完成へと近づいてい
く。最終段においては、作業者が彼に指定された作業を
実行するたびに、完成した製品が組み立てラインから取
り出される。
第１図に示された特定のシステムでは、インターフェイ
スユニット１１は、平均ベースで命令及び実行ユニット
１２及び１３をイネーブルしてメインメモリ１０のアク
セス時間より速いレートでデータを処理できるようにす
るメインキャッシュ１４を備えている。このキャッシュ
■４は、データエレメントの選択された所定のブロック
を記憶する手段と、命令ユニット１２から変換バッファ
１５を経て要求を受け取って指定のデータエレメントを
アクセスするための手段と、データエレメントがキャッ
シュに記憶されたブロックにあるかどうかをチエツクす
るための手段と、指定のデータエレメントを含むブロッ
クに対するデータがこのように記憶されないときに動作
してメインメモリｌＯから指定のデータブロックを読み
取ると共に、そのデータブロックをキャッシュ１４に記
憶するための手段とを備えている。換言すれば、キャッ
シュは、メインメモリへの「ウンイドウ」を形成し、命
令及び実行ユニットによって必要とされるであろうデー
タを含む。
命令ユニット１２又は実行ユニット１３によって必要と
されるデータエレメントがキャッシュ１４にないことが
分かると、データエレメントがメインメモリｌＯから得
られるが、プロセス中に、更に別のデータを含む全ブロ
ックがメインメモリ１０から得られてキャッシュ１４に
書き込まれる。
時間及びメモリスペースのローカリティの原理により、
命令及び実行ユニットが次にデータエレメントを所望す
るときには、このデータエレメントが既にアドレスされ
たデータエレメントを含むブロックに見つかる可能性が
非常に高くなる。従って、キャッシュ１４は、命令及び
実行ユニット１２及び１３により要求されるデータエレ
メントを既に含む可能性が非常に高くなる。一般に、キ
ャッシュ１４はメインメモリ１０よりも相当に高いレー
トでアクセスされるので、メインメモリは、データ処理
システムの平均性能を著しく低下することなくキャッシ
ュ１４よりも比例的にゆっくりとしたアクセス時間をも
つことができる。それ故、メインメモリｌＯは、低速で
且つ安価なメモリエレメントで構成することができる。
変換バッファ１５は、最も最近使用された仮想／物理ア
ドレス変換を記憶する高速連想メモリである。仮想メモ
リシステムにおいては、単一仮想アドレスを参照するこ
とにより、所望の情報が得られるようになるまでに多数
のメモリ参照を行なうことができる。然し乍ら、変換バ
ッファ１５を使用する場合には、変換は単に変換バッフ
ァ１５に「ヒツト」を見出すことのみになる。
コマンド及び入力データをシステムに送信すると共にシ
ステムから出力データを受け取るためにメインメモリｌ
Ｏ及びメインキャッシュ１４にはＩ１０バス１６が接続
されている。
命令ユニット１２は、プログラムカウンタ！７及び命令
キャッシュ】８と、メインキャッシュ１４から命令をフ
ェッチするための命令バッファ１９とを備えている。バ
ッファ１９から新たな命令が命令デコーダ２０へ供給さ
れ、該デコーダはＯＰコード及び指定子の両方をデコー
ドする。オペランド処理ユニット（ＯＰＵ）２１は、指
定のオペランドをフェッチし、それらを実行ユニット１
３に供給する。
プログラムカウンタ１７は、適当な命令をキャッシュ１
４から検索できるように命令ユニット１２に維持される
。プログラムカウンタＩ７は、メインメモリｌＯ及びキ
ャッシュ１４の物理メモリ位置ではなくて仮想メモリ位
置を使用するのが好ましい。従って、プログラムカウン
タ１７の仮想アドレスをメインメモリ１０の物理アドレ
スに変換しなければ、命令を検索できない。従って、プ
ログラムカウンタ１７の内容はインターフェイスユニッ
ト１１に転送され、変換バッファＩ５がアドレス変換を
行なう。命令は、変換されたアドレスを用いてキャッシ
ュ１４内の物理メモリ位置から検索される。キャッシュ
１４は、データ返送ラインを経て命令デコーダ２０へ命
令を供給する。
キャッシュ１４及び変換バッファ１５の一般的な構成及
び動作は、デジタルイクイップメント社発行の［コンピ
ュータプログラミング及びアーキテクチャ、ザＶ　Ａ　
Ｘ　−１１（Ｃｏｍｐｕｔｅｒ　Ｐｒｏｇｒａｍａ＋ｉ
ｎｇａｎｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ、　Ｔｈｅ　Ｖ
ＡＸ−１１）Ｊの第３５１−３６８頁（１９８０年）に
掲載されたレビー及びエフハウス二組の第１１章に更に
説明されている。
又、０ＰＵ２１は仮想アドレスを発生する。
特に、０ＰＵ２１は、メモリソース（読み取り）オペラ
ンド及び行き先（書き込み）オペランドに対する仮想ア
ドレスを発生する。少なくともメモリ読み取りオペラン
ドについては、０ＰＵ２１はこれらの仮想アドレスをイ
ンターフェイスユニット１１に供給し、そこで物理アド
レスに変換される。−次いで、キャッシュ１４の物理メ
モリ位置がアクセスされて、メモリソースオペランドに
対するオペランドがフェッチされる。
各命令において、第１バイトはＯＰコードを含み、次に
続くバイトは、デコードされるべきオベランド指定子で
ある。各指定子の第１バイトは、その指定子に対するア
ドレッシングモードを指示する。このバイトは、通常、
手部分に分割され、一方の半分はアドレッシングモード
を指定しそして他方の半分はアドレッシングに使用すべ
きレジスタを指定する。
命令の処理における第１ステツプは、命令の［ＯＰコー
ド」部分をデコードすることである。
各命令の第１部分は、命令において実行すべきオペレー
ションを指定するそのＯＰコードより成る。
デコードは、命令デコーダ２０内のテーブルルックアッ
プ技術を用いて行なわれる。命令デコーダは、ルックア
ップテーブルにおいて命令を実行するためのマイクロコ
ードスタートアドレスを見出し、そのスタートアドレス
を実行ユニット１３に通す。その後、実行ユニットは、
その指示されたスタートアドレスで始まる予め記憶され
たマイクロコードを実行することにより指定子のオペレ
ーションを実行する。又、デコーダは、ソースオペラン
ド及び行き先オペランド指定子が命令内のどこで生じる
かを判断し、これらの指定子を命令実行前に予め処理す
るために０ＰＵ２１に通す。
ルックアップテーブルは、各々多数の入力を有する多ブ
ロックのアレイとして編成される。各入力は、そのブロ
ック及び入力インデックスによってアドレスすることが
できる。ｏＰコードバイトはブロックをアドレスし、実
行ポイントカウンタからのポインタ（命令における現在
指定子の位置を指示する）がブロックにおける特定の入
力を選択する。入力は、各指定子ごとに、データコンチ
クスト（バイト、ワード等）、データ形式（アドレス、
整数等）及びアクセスモード（読み取り、書き込み、変
更等）を指定する。
命令がデコードされた後に、０ＰＵ２１は、オペランド
指定子を通し、それらの有効アドレスを計算し、このプ
ロセスは、ＧＰＲを読み取りそしておそらく自動増加又
は自動減少によってＧＰＲの内容を変更することを含む
。ＯＰＵは、これらの有効アドレスをインターフェイス
ユニットｌｌに通し、該インターフェイスユニットはオ
ペランドデータ（読み取りの場合）を実行ユニット１３
のソースリスト２４に返送するか、又は有効アドレスを
物理書き込みアドレスに変換して、実行ユニット（書き
込みの場合）からのデータをデータを待機するか或いは
その両方（変更の場合）を行なう。
命令が実行ユニットに通されるたびに、命令ユニットは
、マイクロコードディスパッチアドレス及び１組のポイ
ンタを送信し、これは、（１）ソースオペランドを見出
すことのできる実行ユニットレジスタファイル内の位置
及び（２）結果を記憶すべき位置に対するものである。
実行ユニット内において、１組の待ち行列２３は、マイ
クロコードディスパッチアドレスを記憶するためのフォ
ーク待ち行列と、ソース／オペランドの位置を記憶する
ためのソースポインタ待ち行列と、行き光位置を記憶す
るための行き先ポインタ待ち行列とを備えている。これ
ら待ち行列の各々は、多数の命令に対してデータを保持
することのできるＦＩＦＯバッファである。
又、実行ユニット１３は、ＧＰＲのコピー及びソースオ
ペランドのリストを含むマルチボートレジスタファイル
であるソースリスト２４を含んでいる。従って、ソース
ポインタ待ち行列の入力は、レジスタオペランドに対す
るＧＰＲ位置を指すか、又はメモリ及びリテラルオペラ
ンドに対するソース位置を指す。インターフェイスユニ
ット１１及び命令ユニット１２はソースリスト２４に入
力を書き込み、そして実行ユニット１３は、命令を実行
するために必要に応じてソースリストからオペランドを
読み取る。命令を実行するために、実行ユニット１３は
、命令発生ユニット２５と、マイクロコード実行ユニッ
ト２６と、演算論理ユニット（ＡＬＵ）２７と、リタイ
アユニット２８とを備えている。
本発明は、パイプライン式プロセッサに特に有用である
。上記したように、パイプライン式プロセッサにおいて
は、プロセッサの命令フェッチハードウェアが１つの命
令をフェッチする間に、他のハードウェアが第２命令の
オペレーションコ−ドをデコードし、第３命令のオペラ
ンドをフェッチし、第４命令を実行しそして第５命令の
処理済みデータを記憶する。第２図は、次のような典型
的な命令に対するパイプラインを示している。
ＡＤＤＬ３　　ＲＯ，Ｂ’　ｌ　２　（Ｒ１）、Ｒ２こ
れは、変位モードアドレッシングを用いたロングワード
加算である。
この命令のパイプライン実行の第１段では、命令のプロ
グラムカウント（ＰＣ）が形成され、これは、通常、手
前の命令からプログラムカウンタを増加するか、又は分
岐命令のターゲットアドレスを用いることによって行な
われる。次いで、ＰＣを用いることにより、パイプライ
ンの第２段において命令キャッシュ１８がアクセスされ
る。
パイプラインの第３段においては、命令データがキャッ
シュ１８から得られ、これは命令デコーダ２０によって
用いられるか又は命令バッファ１９にロードされる。命
令デコーダ２ｏは、以下で詳細に述べるように、ＯＰコ
ード及び３つの指定子を１つのサイクルにおいてデコー
ドする。Ｒ１の番号はバイト変位と共にデコードサイク
ルの終わりに０ＰＩＪ２１へ送られる。
段４においては、ＲＯ及びＲ２の番号がポインタとして
待ち行列ユニット２３へ送られる。又、オペランドユニ
ット２１は、位置Ｒ１においてそのＧＰＲレジスタファ
イルの内容を読み取り、その値を指定の変位（１２）に
加えそしてそれにより得られたアドレスを、アドレス発
生段階の終わりに、ＯＰ読み取り要求と共にインターフ
ェイスユニット１１の変換バッファ１５へ送信する。又
、ＯＰＵは、第２オペランドに対して［ソースリスト」
待ち行列（第３図の２４）の入力をリザーブするために
待ち行列ユニット２３へ［ソースリストポインタ」を送
信する。
段５において、インターフェイスユニット１１は段４で
発生されたアドレスを実行のために選択する。変換バッ
ファ１５を用いて、インターフェイスユニット１１は、
アドレス変換段階１弓こ仮想アドレスを物理アドレスに
変換する。次いで、物理アドレスを用いて、パイプライ
ンの段６で読み取られたキャッシュ１４をアドレスし、
データをソースリスト２４へ返送する。
パイプラインの段７では、命令がＡＬＵ２７に発生され
、このＡＬＵは２つのオペランドを加算し、その結果を
リタイアユニット２８に送信する。段４の間に、Ｒ１及
びＲ２に対するレジスタ番号と、メモリデータのソース
リスト位置に対するポインタとが実行ユニットに送られ
て、ポインタ待ち行列に記憶されている。次いで、キャ
ッシュ読み取り段の間に、実行ユニットはソースリスト
内の２つのソースオペランドの探索を開始している。こ
の特定例においては、ＲＯのレジスタデータのみを見出
すが、この段階の終わりにはメモリデータが到達し、レ
ジスタファイルから読み出された無効データと取り換え
られる。従って、両方のオペランドが命令実行段におい
て得られる。
パイプラインのレジスタ段８においては、結果として得
られたデータがリタイアユニット２８においてリタイア
待ち行列の次の入力と対にされる。多数の機能実行ユニ
ットが同時にとジーとなることがあるが、１つのサイク
ルでリタイアできるのは１つの命令だけである。
ここに示すパイプラインの最後の段９においては、実行
ユニット１３及び命令ユニット１２の両方においてレジ
スタファイルのＧＰＲ部分にデータが書き込まれる。命
令ユニット１２の命令デコーダ２０及び実行ユニット１
３の待ち行列２３は、第３図に詳細に示されている。デ
コーダ２０は、プログラムカウンタのためのデコーダ２
０ａと、フォークテーブルＲＡＭ２０ｂと、２つのソー
ス／オペランド指定しデコーダ２０ｃ及び２０ｄと、行
き先オペランド指定しデコーダ２０ｅと、レジスタオペ
ランドデコー゛ダ２０ｆとを備えており、これらについ
ては以下で詳細に述べる。好ましい実施例においては、
これらのデコーダが密接に相互接続され、大きなコンプ
レックスデコードユニットに一体化される。これについ
ては、参考としてここに取り上げる「可変長さ命令アー
キテクチャにおける多数の指定子のデコード（Ｄｅｃｏ
ｄ−ｉｎｇ　　Ｍｕｌｔｉｐｌｅ　　５ｐｅｃｉｆｉｅ
ｒｓ　　ｉｎ　　ａ　　Ｖａｒｉａｂｌｅ　　Ｌｅｎｇ
ｔｈＩｎ５ｔｒｕｃｔｉｏｎ　Ａｒｃｈｉｔｅｃｔｕｒ
ｅ）４に開示されている。
プログラムカウンタデコーダ２０ａの出力は、実行ユニ
ット１３内のプログラムカウンタ待ち行列２３ａに記憶
される。ＲＡＭ２０ｂは、各命令のＯＰコードバイトの
みを受け取り、そのデータを用いて、テーブルからの「
フォーク」　（マイクロコード）ディスバッチアドレス
を選択する。このディスバッチアドレスは、命令の実行
に適したマイクロコードのスタートを識別し、実行ユニ
ット１３内のフォーク待ち行列２３ｂに記憶される。
４つのデコーダ２０ｃｍ２Ｏｆの各々は、命令バッファ
１９からＯＰコードバイト及びオペランド指定子データ
を受け取る。デコーダ２０ｃ及び２０ｄは２つのソース
オペランド指定子をデコードしてソースオペランドポイ
ンタを発生し、実行ユニットはこれを用いて２つのソー
スオペランドを探索することができる。これら２つのポ
インタは、実行ユニットにおいてソースポインタ待ち行
列２３ｃに記憶される。行き先オペランド指定子はデコ
ーダ２０ｅによってデコードされて行き先オペランドポ
インタを発生し、これは実行ユニット内の行き先ポイン
タ待ち行列２３ｅに記憶される。
上記レジスタ競合をチエツクするために、新たな命令が
デコードされるたびに一対のマスクが発生され、その命
令の実行中に実行ユニットが読み取り又は書き込みを行
なう全てのＧＰＲを識別する。これらのマスクはレジス
タオペレーションデコーダ２０ｆ（第４図について以下
に述べる）において発生され、命令ユニットのマスク待
ち行列２３ｆに記憶される。各マスクは、ＧＰＲの数に
等しい数のビット位置より成る。読み取りマスクにおい
ては、新たな命令の実行中に読み取られるべき各ＧＰＲ
ごとにビットがセットされ、そして書き込みマスクにお
いては、その命令の実行中に書き込まれるべき各ＧＰＲ
ごとにビットがセットされる。
所与の命令に対する読み取り及び書き込みマスクの両方
は、マスク待ち行列２３ｆに１つの入力として記憶され
る。１５個のＧＰＲがある場合には、マスク待ち行列の
各入力が３０ビツトで構成される（各読み取りマスクの
１５ビツトは読み取るべきＧＰＲを識別しそして各書き
込みマスクの１５ビツトは書き込むべきＧＰＲを識別す
る）。
マスク待ち行列２３ｆにおいて全ての有効マスクを合成
したものを用いて、使用すべき各レジスタをチエツクし
、命令ユニット１２の命令の予めの処理中にメモリアド
レスを発生し、以下で詳細に述べるように、その命令の
予めの処理を停止すべきかどうかを判断する。
レジスタオペレーションデコーダ２Ｏｆにおいて各々の
新たにデコードされた命令に対する読み取り及び書き込
みマスクを発生するための回路が第４図に示されている
。この回路は、３つのデコーダ３０．３１及び３２を備
えており、最初の２つのデコーダ３０及び３１はソース
オペランド指定子から２つの４ビツトレジスタ番号を受
け取り、そして第３のデコーダ３２は行き先オペランド
指定子から４ビツトレジスタ番号を受け取る。
（第４図に示す各データラインによって搬送されるビッ
トの数は、各ラインに交差するダブルスラッシュ記号゛
／／′　に隣接する各数字によって示されている。）レ
ジスタ番号に加えて、デコーダ３０．３１及び３２の各
々は、所与の時間に使用されている特定のフォーマット
に対して用いるべきレジスタの番号（１，２，３又は４
）を指示する２ビツトデータ形式番号を受け取る。ある
フォーマットは、８ビツト、１６ビツト又は３２ビツト
（１つのレジスタを必要とする）を使用し、他のものは
１２８ビツト（４つのレジスタを必要とする）を使用す
る。
２つのデコーダ３０及び３１は、１５ビツト出力におけ
る対応するピッ・トなセットし、セットされたビットは
、１つの特定の指定子に対して実行ユニットによって読
み取られるべき特定のＧＰＲを識別する。
デコーダ３０から１５の出力が１５個のアンドゲート３
３のアレイに送られ、その出力は１５個のオアゲート３
４のアレイに接続される。各アンドゲート３３への第２
の入力はアンドゲート３５の出力であり、その入力は、
第１のソースオペランド指定子及びその指定子からのレ
ジスタ番号が有効であるときにアサートされる。
デコーダ３１からの１５の出力も同様に１５のアンドゲ
ート３６のアレイに送られ、その出力はオアゲート３４
のアレイに接続されている。アンドゲート３６の各々へ
の第２の入力はアンドゲート３７の出力であり、その入
力は、第２のソースオペランド指定子及びその指定子か
らのレジスタ番号が有効であるときにアサートされる。
オアゲートアレイ３４の１５の出力は、マスク待ち行列
２３ｆに記憶されるべきビットＲＭＯないしＲＭ１４よ
り成る単一の１５ビット読み取りマスクを発生する。再
循環レジスタ３８は、オアゲート３４とマスク待ち行列
２３ｆとの間のバッファを構成する。上記した命令デコ
ーダの好ましい実施例においては、同じ命令に対するソ
ース指定子がシステムクロックの異なったサイクルにデ
コードされ、それ故、レジスタ３８の出力は、新たな命
令がデコードされるまでオアゲート３４にフィードバッ
クされるように１組のアンドゲート３８ｂを経て再循環
される。それ故、アンドゲート３８ｂは、インバータ３
８ａによって与えられるホールド信号の反転によってイ
ネーブルされる。
第３のデコーダ３２は、新たにデコードされた命令を実
行することにより生じた結果の行き先として１５個のＧ
ＰＲのどれを使用すべきかを決定する。このデコーダ３
２は、１５個のＧＰＲに対応する１５個のビットの１か
ら４までをセットし、これらのセットされたビットは行
き先として使用されるべき特定のＧＰＲを識別する。デ
コーダ３２から１５個の出力が１５個のアンドゲート３
９のアレイに供給される。レジスタの出力は１５ビット
書き込みマスクであり、マスク待ち行列２３ｆに記憶さ
れるビットＷＭＯないしＷＭ１４より成る。アンドゲー
ト３９の各々への第２人力はアンドゲート４１の出力で
あり、その入力は、行き先オペランド指定子及びこの指
定子からのレジスタ番号が有効であるときにアサートさ
れる。
第５図及び第６図に示すように、マスク待ち行列２３ｆ
は、６個の異なった命令に対する読み取り及び書き込み
マスクの入力を受け入れるように６個のレジスタ４０−
４５を含む先入れ先出しくＦ　Ｉ　ＦＯ）円形バッファ
である。各レジスタの３０ビツトは、各々、レジスタ４
０及び４１に対しゲートＡｌ−Ａ３０及びＢ１−Ｂ５０
のような３０個の並列のアンドゲートに接続される。各
グループの３０５１のアンドゲートは全て有効待ち行列
入力論理回路４６から共通の信号を受け取る。
この論理回路は、マスク待ち行列２３ｆにおける有効マ
スクの数を常時保持し、これらのマスクが配置されてい
る特定のレジスタを保持する。有効待ち行列入力論理回
路４６への２つの入力は（１）挿入ポインタカウンタ４
７からの［挿入ポインタＪ信号と、（２）サイズカウン
タ４８からのｒサイズ」信号とである。論理回路４６は
これら２つの入力に応答して、テーブル】の論理により
６つの異なった出力に制御信号を発生する。
テーブルＩ サイズ 上記テーブルｌに示されたように、［挿入ポインタ」信
号は、マスクをロードすべき次のレジスタは６つのマス
ク待ち行列レジスタのうちのどれであるかを指示し、−
力、「サイズ」信号は、所与の時間に６個のレジスタの
うちのどれほど多くがマスクを含んでいるかを指示する
。従って、挿入ポインタは、０から５までをアクントし
、そしてサイズカウンタは、０から６までをカウントす
る（空状態及びいっばいの状態を示す信号を発生できる
ようにするため）。例えば、「挿入ポインタ」信号が０
１０　（マスクをロードすべき最後のレジスタがレジス
タ４２であったことを指示する）でありそしてｒサイズ
」信号が０１０　（マスク待ち行列が現在２つのマスク
しか含んでいないことを指示する）である場合には、論
理回路４Ｇは、２つのマスクがレジスタ４２及び４１に
なければならないことを決定する（テーブルｌ参照）。
従って、論理回路４６は、出力ＱＯ及びＱｌをアサート
し、即ち論理回路４６からの６つの出力は００００１１
となる。これにより、アンドゲートＢ１−Ｂ５０及びＣ
ｌ−Ｃ５０（図示せず）がイネーブルされ、レジスタ４
１及び４２からのマスクを通す。
挿入ポインタカウンタ４７及びサイズカウンタ４８の両
方は、新たな命令がデコードされるたびに増加され、そ
してサイズカウンタ４８は、命令の実行が完了するたび
に減少される。サイズカウンタ４８のＱｌ及びＱ２出力
はアンドゲート４９に供給され、これらの両方のビット
がセットされたときにマスク待ち行列がいっばいである
ことを指示する制御信号を発生する（ビットＱｌ及びＱ
２は、両方のビットがセットされたときに１０進数の６
を表わし、これは、マスク待ち行列が６個の有効なマス
ク入力を含むことを指示する）。
この「待ち行列いっばい」信号は、マスク待ち行列２３
ｆにおいてスペースが得られるまでそれ以上の命令のデ
コードを停止する（第８図について以下に述べる）。
挿入ポインタカウンタ４７及びサイズカウンタ４８は、
予めの処理システムをフラッシュ又はクリアする「フラ
ッシュ」信号を受け入れるプリセットコマンド人力ＰＳ
を有する。然し乍ら、本発明の重要な特徴は、指定数の
最も古い入力がフラッシュの場合にマスク待ち行列２３
ｆ保持されることである。この特徴は、分岐予想が間違
っていると分かったときにその予想分岐後に命令に対す
るマスクを記憶する待ち行列の最新の部分をフラッシュ
することに関して有用である。保持すべき入力の数は、
表■によって指定される。
表■ レジスタ　挿入 サイズカウンタ４８の現在人力ＰＳがアクティベートさ
れる。挿入ポインタカウンタの現在値を決定するために
、保持されるべき入力の数が待ち行列内の有効入力の数
から差し引かれ、除去されるべき入力の数が決定される
。次いで、除去されるべき入力の数が挿入ポインタの現
在値から差し引かれる。この差引及び挿入ポインタのカ
ウントはモジュロ６演算に基づいて実行される。モジュ
ロ６減算器の真理値表がテーブル■に示されている。
テーブル■ サイズカウンタ４８の現在値は、フラッシュ中に命令が
リタイアされない場合にはリタイアすべき入力の数であ
り、又は命令がリタイアされる場合にはリタイアされる
べき入力の数より１だけ小さいものである。サイズカウ
ンタ４８のこの選択的なプリセットが必要なのは、テー
ブル■で特定された保持すべき入力の数がリタイアされ
ている命令を含むからである。第６図に示すように、一
対のモジュロ６減算器５０及び５１は、リタイアされる
べき入力の数を表わす信号を受け取る。
減算器５０は、この信号を負の入力で受け取り、その正
の入力はサイズカウンタ４８の出力を受け取る。減算器
５０の出力は第３のモジュロ６減算器５２の負の入力へ
送られ、その正の入力は挿入ポインタカウンタ４７の出
力を受け取る。従って、減算器５２の出力は、待ち行列
における有効入力の数と、除去すべき入力の数との間の
差を表わす。
この信号は、カウンタ４７へ入力されるプリセット値で
ある。
減算器５１の正の入力は、保持されるべき入力の数を表
わす信号を受け取り、この値は、フラッシュ中に命令が
リタイアされない場合にはサイズカウンタに対するプリ
セット値となる。命令がリタイアされる場合には、サイ
ズカウンタに対するプリセット値が減算器５１において
１だけ減少される。
サイズカウンタ４８の増加及び減少入力が両方ともアク
ティブであるときには、サイズカウントの値を変更して
はならないことに注意されたい。
通常そうであるように、フラッシュが生じてサイズカウ
ンタをプリセットするときには、増加及び減少入力の信
号が無視されるものとされ、これは、もちろん、リタイ
アされる命令又は除去信号の状態に基づいてプリセット
出力が選択的に減算されるために仮定されることである
。それ故、サイズカウンタは、レジスタや、プリセット
、増加及び減少信号を選択信号として有するマルチプレ
クサや、レジスタの出力からマルチプレクサの種々の入
力への１加算及び１減算回路を含む種々のフィードバッ
ク路により通常の形態で構成される。
有効待ち行列入力論理回路４６からの６つの出力信号Ｑ
Ｏ−Ｑ５の各々は、マスク待ち行列の６個のレジスタ４
０−４５の１つに関連した３０個のアンドゲートをイネ
ーブル又はディスエイプルする。これらの制御信号の１
つがアサートされたときには、マスク待ち行列２３ｆの
対応するレジスタに有効マスクが存在することを指示し
、従って、そのレジスタに関連した３０個のアンドゲー
トがイネーブルされ、そのレジスタ内のマスクは、レジ
スタ競合が生じるかどうかを判断するのに用いる複合マ
スクの一部分となることができる。
例えば、論理回路４６からの出力信号ＱＯをアサートす
ると、マスク待ち行列２３ｆ内の対応するレジスタ４０
に関連した３０個のアンドゲートＡ１−Ａ３０がイネー
ブルされる。マスク待ち行列における有効入力の数に基
づいて６つの出力信号ＱＯ−Ｑ５のうちのいかなる数を
同時にアサートできることが明らかである。
アンドゲートＡｌ−Ａ３０、Ｂ１−８３０等から、読み
取り及び書き込みマスクが３０個の並列のオアゲート０
ＲＩ−ＯＲ３０へ送られ、それらの出力は第７図に示す
（以下に述べる）マルチプレクサ６０．６１及び６２へ
接続されている。
各オアゲートは６個の入力を有していて、マスク待ち行
列の６個のレジスタ４０−４５のいずれかからのマスク
をマルチプレクサ６０−６２へ通すことができる。もち
ろん、所与のＧＰＲに対応するビットがマスク待ち行列
の６個のレジスタのいずれか１つにおいてセットされた
場合、そのビットは、その特定のＧＰＲに対応するオア
ゲートからの出力信号をアサートする。即ち、３０個の
オアゲート０ＲＩ−ＯＲ３０の各々は、各レジスタ４０
−４５内の３０個のビット位置の１つに対応し、各オア
ゲートは、マスク待ち行列の６つのレジスタ４０−４５
の各々から入力を受け取る。従って、オアゲート０ＲＩ
−ＯＲ３０の出力は、マスク待ち行列の入力によって表
わされた全ての命令に対する複合読み取り及び書き込み
マスクを表わす。特に、１５個のオアゲートＯＲ１−Ｏ
Ｒ１５は複合書き込みマスクを発生し、そして１５個の
オアゲート０Ｒ１６−ＯＲ３０は複合読み取りマスクを
発生する。
マスク待ち行列内の６個のレジスタ４０−４５は、第５
図に示すように、デコーダ５３からのクロックイネーブ
ル（ＣＥ）信号によって制御される。デコーダ２Ｏｆか
らの３０ビット複合読み取り／書き込みマスクは、バス
５４を経て６個のレジスタ４０−４５に供給される。デ
コーダ５３は、カウンタ４７から３ビツトの「挿入ポイ
ンタ」信号を受け取り、従って、デコーダ５３はレジス
タ４０−４５の１つのみをイネーブルして、所与の時間
にバス５４上に存在する複合読み取り／書き込みマスク
を受け取る。デコーダ５３は、挿入ポインタカウンタ４
７及びサイズカウンタ４８を増加した同じ新たな命令デ
コードされた信号をデコーダ５３の出力イネーブル（Ｏ
Ｅ）ラインに加えることにより、新たな命令がデコード
されるたびにシーケンスされる。
マスク待ち行列２３ｆから、６個のレジスタ４０−４５
内の複合読み取り及び書き込みマスクが３０個のオアゲ
ートＯＲ１−ＯＲ３０を経て３つのマルチプレクサ６Ｏ
−６２（第７図）に送られ、これにより、３つの同時比
較に複合マスクを使用して、レジスタ競合が存在するが
どうかの判断をすることができる。第１のマルチプレク
サ６０は、オアゲート０Ｒ１６−ＯＲ３０から複合読み
取りマスクを受け取り、このマスクを最も最近デコード
された指定子からのペースレジスタ番号と比較する。こ
の読み取りマスクは、既にデコードされているがまだ完
全に実行されていない全ての命令の実行中に実行ユニッ
ト１３によって読み取られるべきＧＰＲを識別し、これ
らＧＰＨのいずれかが命令ユニット１２における命令の
予めの処理によって早期に変更されるべきであった場合
には、実行ユニットにおける手前の命令のその後の実行
中に間違ったデータが読み取られることになる。このよ
うな早期の変更は、問題とするＧ　ＰＲの自動増加又は
自動減少によって影響を受ける。
通常、自動増加又は自動減少されるオペランド当たりの
レジスタは１つだけであり、このレジスタは、ｒベース
レジスタ」番号、即ち複合読み取りマスクとの比較のた
めにマルチプレクサ６０へ送られる数字によって識別さ
れる。
ペースレジスタ番号によって識別されたレジスタが複合
読み取りマスクにセットピットを有するレジスタである
ことがマルチプレクサ６０によって検出されると、その
マルチプレクサのＱ出力がアサートされる。この出力は
アンドゲート６３への入力の１つであり、該ゲートは、
ペースレジスタ指定子が有効であるかどうかを指示する
「指定子」有効信号と、その指定子が自動増加又は自動
減少であるかどうかを指示する「指定子書き込み」信号
を入力として受け取る。３つの入力全部がアサートされ
ると、レジスタ読み取り競合が存在し、アンドゲート６
３の出力はそれを指示するようにアサートされる。
第２のマルチプレクサ６１は、オアゲート０Ｒ１−ＯＲ
１５から複合書き込みマスクを受け取り、該マスクを、
マルチプレクサ６０へ送られる同じペースレジスタ番号
、即ち最も最近デコードされた指定子からのペースレジ
スタ番号と比較する。この書き込みマスクは、既にデコ
ードされているがまだ完全に実行されていない全ての命
令の実行中に実行ユニット１３によって書き込まれるべ
きＧＰＲを識別し、即ちこれらＧＰＲのいずれかが命令
ユニット１２における命令の予めの処理中に早期に読み
取られるべきであった場合に、間違ったレジスタデータ
が読み取られてその命令に対するオペランドアドレスと
して使用されることになり、従って、この間違ったデー
タが実行ユニットにおけるその命令の次の実行中にメモ
リからフェッチされて使用されることになる。
ペースレジスタ番号によって識別されたレジスタが複合
書き込みマスクにセットピットを有するレジスタである
ことがマルチプレクサ６１によって検出されると、その
マルチプレクサのＱ出力がアサートされる。この出力は
、アンドゲート６４への入力の１つであり、該ゲートは
、アンドゲート６３に送られる同じ［指定子有効Ｊ信号
と、その指定子がアドレス発生にペースレジスタを使用
するかどうかを指示する「指定子読み取り」信号とを入
力として受け取る。３つの入力全部がアサートされると
、レジスタ書き込み競合が存在し、アンドゲート６４の
出力はこれを指示するようにアサートされる。
第３のマルチプレクサ６２は、マルチプレクサ６１へ送
られる同じ複合書き込みマスクを受け取り、このマスク
を、最も最近デコードされた指定子からのインデックス
レジスタと比較する。上記したように、この書き込みマ
スクは、既にデコードされているがまだ完全に実行され
ていない全ての命令の実行中に実行ユニット１３によっ
て書き込まれるべきＧＰＲを識別し、これらＧＰＲのい
ずれかが実行ユニットによって書き込まれる前に命令ユ
ニット１２によって早期に読み取られるべきであった場
合には、間違ったレジスタデータが読み取られることに
なる。
インデックスレジスタ番号によって識別されたレジスタ
が複合書き込みマスクにセットピットを有するレジスタ
あることがマルチプレクサ６２によって検出されると、
このマルチプレクサのＱ出力がアサートされる。この出
力は、アンドゲート６５への入力の１つであり、該ゲー
トは、インデックスレジスタ指定子が有効であるかどう
かを示す［インデックスレジスタ指定子有効」信号も入
力として受け取る。両方の入力がアサートされた場合に
は、アンドゲート６５の出力がアサートされて、レジス
タ書き込み競合が存在することを指示する。この「レジ
スタ競合」信号は、レジスタ競合がクリアされるまで現
在進行中の予めの処理動作を停止するのに用いられる。
３つのアンドゲート６３−６５の出力は、１つのオアゲ
ート６６に接続され、該ゲートは、３つのアンドゲート
６３−６５のいずれかから第４のアンドゲート６７ヘア
サートされた出力を通し、該ゲート６７は出力ラッチ６
８のセット動作を制御する。より詳細には、第４のアン
ドゲート６７は、検出器が新たな指定子を最初に受け取
るときだけアサートされる制御信号を第２人力として受
け取る。これは、新たにデコードされた命令に対する指
定子がその同じ命令に対して発生されたマスクを含む複
合読み取り又は書き込みマスクと比較された場合に生じ
ることのある命令内競合の検出を妨げる。
停止中に指定子情報を保持するために、パイプラインの
段間にダブルバッファが設けられる。
従って、第８図に示すように、パイプラインの股間に情
報を通す通常の転送レジスタ８０に加えて、停止中に情
報を保持する保持レジスタ８１が設けられている。転送
レジスタ８０の出力は、「現在」レジスタ競合検出器８
２及び「新たな」レジスタ競合検出器８３の両方に送ら
れる。レジスタ競合が検出されると、検出器８２の出力
は、（１）−対のオアゲート８４及び８５を通して送ら
れて命令のデコードを停止すると共に、（２）オペラン
ドユニット２１をして停止信号をライン８６を経てマル
チプレクサ８７の選択人力へ送り、該マルチプレクサは
、検出器８２が転送レジスタ８ｏがらその入力を受け取
るか又は保持レジスタ８１から受け取るかを判断する。
通常、マルチプレクサ８７は転送レジスタ８０から検出
器８２へ指定子を通すが、オペランドユニットからライ
ン８６への停止信号によりマルチプレクサが保持レジス
タ８１を選択する。従って、競合を開始する指定子は検
出器８２への入力として維持され、この検出器は、たと
え転送レジスタ８０のデータが変化しても競合がいつ除
去されるかを決定することができる。
「新たな」レジスタ競合の検出器８３は、検出器８２が
保持レジスタ８１にまだ接続されている間に転送レジス
タによって指定子が受け取られることにより新たなレジ
スタ競合を検出することができる。このような新たな競
合の検出により、検出器８３の出力をアサートし、オア
ゲート８４及び８５を経て命令デコーダに続く停止ライ
ンに供給する。第８図に示すように、オアゲート８７は
、他のソースからの停止信号、例えば、待ち行列２３及
びソースリスト２４からの［いっばい」信号も受け取る
。
【図面の簡単な説明】
第１図は、実行ユニットが手前の命令を実行する前にそ
の次の命令に対するオペランドをフェッチするようにマ
スク待ち行列を含む１組の待ち行列を使用する中央処理
ユニットのブロック図。 第２図は、命令を処理するように実行されると共に、第
１図のパイプライン式命令プロセッサによって種々の命
令に対して並列に実行される種々のステップを示す図、 第３図は、第１図の命令プロセッサのプロッり図で、命
令デコーダ及び待ち行列を更に詳細に示す図、 第４図は、ＧＰＲ使用マスクを挿入及び除去し、待ち行
列をフラッシュし、複合読み取り及び書き込みマスクを
発生するためのマスク待ち行列及びそれに関連した回路
を示すブロック図、第５図は、マスク待ち行列の詳細な
回路図、第６図は、第１図ないし第４図のシステムに用
いるマスク発生回路の回路図、 第７図は、レジスタ競合が存在するかどうかを判断する
ために読み取り及び書き込みマスクを検査するレジスタ
競合検出回路の回路図、そして第８図は、オペランドユ
ニットを含むダブルバッファのバイブライン段において
現在レジスタ競合信号及び新たなレジスタ競合信号を得
るために一対のレジスタ競合検出器をいかに使用するか
を示す図である。 １０・・・メインメモリ １１・・・メモリ／ＣＰＵインターフェイス１２・・・
命令ユニット ・実行ユニット ・メインキャッシュ ・変換バッファ ・Ｉ１０バス ・プログラムカウンタ ・命令キャッシュ ・命令バッファ ・命令デコーダ ・オペランド処理ユニット（ＯＰＵ） ・ソースリスト ・命令発生ユニット ・マイクロコード実行ユニット ・演算論理ユニッ゛ト（ＡＬＬＩ） ・リタイアユニット

Claims (27)

    【特許請求の範囲】
  1. （１）命令デコーダ、命令実行ユニット及び多数の汎用
    レジスタを有するデジタルコンピュータで多数の命令を
    実行する前にこれらの命令を予め処理する方法であって
    、上記汎用レジスタは上記命令の予めの処理中にメモリ
    アドレスを発生するために読み取られ、上記方法は、 現在命令の予めの処理を回避して汎用レジスタを読み取
    り、手前の命令による上記レジスタの内容の変更前にメ
    モリアドレスを発生することを含み、これは、 上記現在命令の手前にある複数のデコードされているが
    まだ実行されていない命令の少なくとも１つによって内
    容を変更すべき各汎用レジスタごとにセットされたビッ
    トを有する複合書き込みマスクを発生し、そして 上記現在命令によって読み取られるべき汎用レジスタが
    上記複合書き込みマスクにおいてセットされたビットを
    有するレジスタであるときに上記現在命令の処理を停止
    することによって行なうことを特徴とする方法。
  2. （２）命令の実行を完了するたびにそして新たな命令を
    デコードするたびに上記書き込みマスクを更新する段階
    を含む請求項１に記載の方法。
  3. （３）上記現在命令によって読み取られるべき汎用レジ
    スタに対してセットされたビットを上記書き込みマスク
    がもはやもたないときに上記現在命令の予めの処理を再
    開する段階を含む請求項２に記載の方法。
  4. （４）上記書き込みマスクは、デコードされる各命令ご
    とに書き込みマスクを発生し、マスク待ち行列にある複
    数のデコードされた命令の実行が完了するまでこれら命
    令に対する書き込みマスクを待ち行列に入れ、そしてこ
    れらの待ち行列に入れられた全てのマスクを合成して上
    記複合書き込みマスクを発生することによって形成され
    る請求項１に記載の方法。
  5. （５）各命令に対する書き込みマスクは、その命令の実
    行が完了したときに上記マスク待ち行列から除去される
    請求項４に記載の方法。
  6. （６）上記マスク待ち行列がいっぱいであるときに新た
    な命令のデコードが停止される請求項１に記載の方法。
  7. （７）フラッシュ信号に応答して、選択された数の上記
    書き込みマスクが上記マスク待ち行列に保持される請求
    項１に記載の方法。
  8. （８）上記マスク待ち行列は多数のレジスタを含み、次
    々の命令に対する上記書き込みマスクは上記マスク待ち
    行列の次々のレジスタに記憶される請求項１に記載の方
    法。
  9. （９）上記マスク待ち行列の各新たな書き込みマスクを
    受け取るべきレジスタを識別する挿入ポインタを発生し
    、そして新たな命令がデコードされるたびに上記挿入ポ
    インタを増加する段階を含む請求項８に記載の方法。
  10. （１０）上記マスク待ち行列に記憶された書き込みマス
    クの数を識別するサイズ信号を発生し、新たな命令がデ
    コードされるたびに該サイズ信号を増加し、命令の実行
    が完了するたびに該サイズ信号を減少する段階を含む請
    求項８に記載の方法。
  11. （１１）各命令は、少なくとも１つのソースオペランド
    指定子と、少なくとも１つの行き先オペランド指定子と
    を含み、上記指定子の少なくとも幾つかは汎用レジスタ
    指定子を含み、更に、上記現在命令の選択された汎用レ
    ジスタ指定子を上記複合書き込みマスクと比較し、上記
    現在命令によって読み取られるべき汎用レジスタが上記
    複合書き込みマスクにおいてセットされたビットを有す
    るレジスタであるときを判断することを含む請求項１に
    記載の方法。
  12. （１２）上記比較段階において肯定応答を発生する汎用
    レジスタ指定子を保持し、上記比較を続けて、上記マス
    ク待ち行列から書き込みマスクを除去することにより肯
    定応答がクリアされるときを判断する段階を含む請求項
    １１に記載の方法。
  13. （１３）上記コンピュータは、ｎ個の汎用レジスタを有
    し、各々の命令は、少なくとも１つのソースオペランド
    指定子と、少なくとも１つの行き先オペランド指定子と
    を含んでおり、上記指定子の少なくとも幾つかは、汎用
    レジスタ指定子を含み、上記複合書き込みマスクは、命
    令によって読み取られるべき各汎用レジスタに対する汎
    用レジスタ指定子を、上記ｎ個の汎用レジスタに各々対
    応するｎ本のラインの１つの上のセットビットに変換す
    ることによって発生される請求項１に記載の方法。
  14. （１４）命令デコーダ、命令実行ユニット及び多数の汎
    用レジスタを有するデジタルコンピュータで多数の命令
    を実行する前にこれらの命令を予め処理する方法であっ
    て、上記汎用レジスタは上記命令の予めの処理中にメモ
    リアドレスを発生するために読み取られ、上記方法は、 現在命令の予めの処理を回避して汎用レジスタの内容を
    変更し、手前の命令による上記レジスタの読み取りの前
    にメモリアドレスを発生することを含み、これは、 上記現在命令の手前にある複数のデコードされているが
    まだ実行されていない命令の少なくとも１つによって読
    み取られるべき各汎用レジスタごとにセットされたビッ
    トを有する複合読み取りマスクを発生し、そして 上記現在命令によって内容が変更されるべき汎用レジス
    タが上記複合読み取りマスクにおいてセットされたビッ
    トを有するレジスタであるときに上記現在命令の処理を
    停止することによって行なうことを特徴とする方法。
  15. （１５）命令の実行が完了するたびに且つ新たな命令が
    デコードされるたびに上記読み取りマスクを更新する段
    階を含む請求項１４に記載の方法。
  16. （１６）上記現在命令によって変更されるべき汎用レジ
    スタに対してセットされたビットを上記読み取りマスク
    がもはやもたないときに上記現在命令の予めの処理を再
    開する段階を含む請求項１５に記載の方法。
  17. （１７）上記読み取りマスクは、デコードされる各命令
    ごとに読み取りマスクを発生し、マスク待ち行列にある
    複数のデコードされた命令の実行が完了するまでこれら
    命令に対する読み取りマスクを待ち行列に入れ、そして
    これらの待ち行列に入れられた全ての読み取りマスクを
    合成して上記複合読み取りマスクを発生することによっ
    て形成される請求項１４に記載の方法。
  18. （１８）各命令に対する読み取りマスクは、その命令の
    実行が完了したときに上記マスク待ち行列から除去され
    る請求項１７に記載の方法。
  19. （１９）上記マスク待ち行列がいっぱいであるときに新
    たな命令のデコードが停止される請求項１４に記載の方
    法。
  20. （２０）フラッシュ信号に応答して、選択された数の上
    記読み取りマスクが上記マスク待ち行列に保持される請
    求項１４に記載の方法。
  21. （２１）上記マスク待ち行列は多数のレジスタを含み、
    次々の命令に対する上記読み取りマスクは上記マスク待
    ち行列の次々のレジスタに記憶される請求項１４に記載
    の方法。
  22. （２２）上記マスク待ち行列の各新たな読み取りマスク
    を受け取るべきレジスタを識別する挿入ポインタを発生
    し、そして新たな命令がデコードされるたびに上記挿入
    ポインタを増加する段階を含む請求項２１に記載の方法
    。
  23. （２３）上記マスク待ち行列に記憶された読み取りマス
    クの数を識別するサイズ信号を発生し、新たな命令がデ
    コードされるたびに上記サイズ信号を増加し、命令の実
    行が完了するたびに上記サイズ信号を減少する段階を含
    む請求項２１に記載の方法。
  24. （２４）各命令は、少なくとも１つのソースオペランド
    指定子と、少なくとも１つの行き先オペランド指定子と
    を含み、上記指定子の少なくとも幾つかは汎用レジスタ
    指定子を含み、更に、上記現在命令の選択された汎用レ
    ジスタ指定子を上記複合読み取りマスクと比較し、上記
    現在命令によって変更されるべき汎用レジスタが上記複
    合読み取りマスクにおいてセットされたビットを有する
    レジスタであるときを判断することを含む請求項１４に
    記載の方法。
  25. （２５）上記比較段階において肯定応答を発生する汎用
    レジスタ指定子を保持し、そして上記比較を続けて、上
    記マスク待ち行列から読み取りマスクを除去することに
    より肯定応答がクリアされるときを判断する段階を含む
    請求項２４に記載の方法。
  26. （２６）上記コンピュータは、ｎ個の汎用レジスタを有
    し、各々の命令は、少なくとも１つのソースオペランド
    指定子と、少なくとも１つの行き先オペランド指定子と
    を含んでおり、上記指定子の少なくとも幾つかは、汎用
    レジスタ指定子を含み、上記複合読み取りマスクは、命
    令によって読み取られるべき各汎用レジスタに対する汎
    用レジスタ指定子を、上記ｎ個の汎用レジスタに各々対
    応するｎ本のラインの１つの上のセットビットに変換す
    ることによって発生される請求項１４に記載の方法。
  27. （２７）命令デコーダ、命令実行ユニット及び多数の汎
    用レジスタを有するデジタルコンピュータで多数の命令
    を実行する前にこれらの命令を予め処理する方法であっ
    て、上記汎用レジスタは上記命令の予めの処理中にメモ
    リアドレスを発生するために読み取られ、上記方法は、 現在命令の予めの処理を回避して汎用レジスタを読み取
    るか又は汎用レジスタの内容を変更し、手前の命令によ
    る上記レジスタの読み取り又はその内容の変更前にメモ
    リアドレスを発生することを含み、これは、 上記現在命令の手前にある複数のデコードされているが
    まだ実行されていない命令の少なくとも１つによって内
    容を読み取るか又は変更すべき各汎用レジスタごとにセ
    ットされたビットを有する複合読み取り／書き込みマス
    クを発生し、そして 上記現在命令によって内容を変更すべき汎用レジスタが
    上記複合読み取りマスクにおいてセットされたビットを
    有するレジスタであるときに上記現在命令の処理を停止
    することによって行なうことを特徴とする方法。
JP2021909A 1989-02-03 1990-01-31 データ冗長度分解能をもつマルチプル命令処理システム Pending JPH02240735A (ja)

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US306773 1989-02-03

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