JPH02240784A - データ駆動型データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、データフローグラフをプログラムとして実行
するデータフロー計算機の如きデータ駆動型データ処理
装置に関する。

（ロ）従来の技術 近年、実用的な並列処理計算機の実現に向けて研究が進
められており、本願発明者は、既にデータ駆動計算機と
その言語処理系ソフトウェアの開発、及びそれらの評価
を終了している。

（田中他：　「データ駆動計算機ＳＰＭの試作」、情報
処理学会第３６図会国大会講演論文集７Ｂ−５゜ 西用他：　「データ駆動計算機ＳＰＭのコンパイラ」、
同７Ｂ−６゜ 田中他＝　「データ駆動計算機ＳＰＭの性能評価（１）
」情ｊ／ｆｉ処理学会第３７図会国大会講演論文集ｌＮ
−４゜ 岡本他：　「データ駆動計算機Ｓ　Ｐ　Ｍの性能評価（
２）」同ｌＮ−５゜〕 一般に、データ駆動計算機は、種々の命令がデータの流
れを示すアークによって接続されるデータフローグラフ
をプログラムとして実行するものであり、言い替えれば
、「処理可能なデータから処理を実行していく」という
ような非ノイマン型の思想に従い簡単な実行規則によっ
て演算処理が行なわれる。

斯様なデータ駆動計算機は、主としてデータ対検出機構
、演算処理機構、プログラム記憶機構の三つの構成要素
からなり、その実行処理の概略は以下のとおりである。

まず、データ駆動型計算機ではパケットと呼ばれるーま
とまりのデータ集合を単位として使用しており、該パケ
ットは処理対象データ、データフローグラフの接続情報
（ノード番号）並びに命令コードなどから構成される。

このデータ対検出機構では演算が可能なオペランドパケ
ットの組を検出して出力する。そして検出されたオペラ
ンドパケットの組は演算処理機構で処理される。この結
果パケットはプログラム記憶機構で新たなノード番号を
付与されデータ対検出機構に送られる。斯る処理を繰り
返し続けることにより一連の処理が実行される。

本願出願人は、上述の如きデータ駆動計算機に於て、特
にそのプロセゾサアーキテクチャに種々の改良を加えた
高並列データ駆動計算機ＥＤＤＥＮ　（Ｅｎｈａｎｃｅ
ｄ　　Ｄａｔａ　　Ｄｒｉｖｅｎ　　ＥＮｇｉｎｅ）の
開発を進めている。二のＥＤＤＥＮでは、１チツプのい
ｌ０８ＬＳＩによ１て実現する要素プロセッサを、最大
１０２４台接続した大規模データ駆動計算機の稼働を目
指し、また、ＰＥ数台の小規模システム、ＰＥ数十台の
中規模システムなど柔軟な構成がとれるようにし、信号
処理、画像処理、グラフィックス、各種シミュレーショ
ン、ＣＡＤなどの広範な分野に適応させることが目標と
なっている。

（ハ）発明が解決しようとする課題 上述のデータ駆動計算機のようなデータ処理装置に於て
は、非定形的な演算処理には適していても、その本来の
メカニズムから、ベクトル内積計算などの定形的な単純
計算のくり返し処理に対して処理速度低下部、性能の低
下は避けられなかった。

従って１本発明はベクトル演算処理に於ける性能低下を
補なって、高速処理を可能とできるデータ駆動型データ
処理装置、及びデータ処理方法を提供するものである。

（ニ）課題を解決するための手段 本発明のデータ駆動型データ処理装置は、論理、算術演
算命令などの命令実行を行なう命令実行ユニットと、該
命令実行ユニットに後続されてベクトル命令の実行制御
を行なうベクトル命令制御ユニットと、ベクトルデータ
が格納されるベクトル記憶ユニットを含み、前記命令実
行ユニットにベクトル命令を指示するベクトル命令パケ
ットが入力された時、前記ベクトル命令制御ユニットの
制御により、前記ベクトル記憶ユニット内のベクトルデ
ータの各要素データに対して、同一の処理を繰り返し施
すベクトル処理を実行するものである。さらに本発明装
置によれば、命令実行ユニット内の演算器でスカラー演
算、あるいはベクトル演算を実行する。

さらに、本発明のデータ駆動型データ処理装置のデータ
処理方法は、前記命令実行ユニットに、２項演算のため
の２つのペランドデータを含む２項演算命令パケット、
単項演算のための単一のオペランドデータを含む単項演
算命令パケットなどのスカラー演算命令パケットが入力
された時、該命令実行ユニットは、前記オペランドデー
タに対する所定の演算処理を前記命令実行ユニット内の
演算器を用いて実行し、得られた演算結果データを格納
した結果パケットを出力するものである。

（ホ）作用 本発明のデータ駆動型データ処理装置によれば、命令実
行ユニットにベクトル演算機構を導入し、ベクトル記憶
ユニットに格納された配列データに対して局所的にベク
トル演算命令を実行できるので、ベクトル演算処理の簡
素化、高速化が図れる。

又、本発明のデータ処理方法によれば、通常のスカラー
データの演算処理とベクトルデータ演算処理とが、命令
実行ユニット内の演算器を時分割で共用するので、即ち
、演算器はベクトル演算処理の空き時間でスカラー演算
処理を実行でき、換言すると、スカラー演算処理の空き
時間でベクトル演算処理を実行できるので、演算パイプ
ラインの充足率の向上が図れる。

（へ）実施例 第１図に本発明実施例としての高並列データ駆動計算機
のシステムを示し、第２図に要素プロセッサの構成を示
す。

まず第２図の要素プロセッサ（ＰＥ）は、基本的にはプ
ログラム記憶（ＰＳ）、発火制御・カラー管理部（ＦＣ
ＣＭ）、命令実行部（ＥＸＥ）、及びキューメモリ（Ｑ
）が巡回パイプライン（リング）構造に接続された構成
としている。

プログラム記憶（ｐｓ）はノード番号の更新、定数付与
、及び結果のコピーを行う。発火制御・カラー管理部（
ＦＣＣＭ）は、２段階の待ち合わせ記憶方式で発火制御
及びカラーの獲得・解放の管理を行う。命令実行部（Ｅ
ＸＥ）は、浮動小数点・整数演算、条件判定、分岐、簡
易定数発生などの命令、及びそれらの複合命令を実行す
る。

（Ｑ）はリング上でのあらゆるデータ流変動を吸収する
緩衝記憶である。緩衝記憶が必要となるのは、■コピー
、■リングへの強制的入力、■リングからの出力遅延、
■Ｆ　ＣＣＭにおける待ちリストのサーチ、などが生じ
た時である。本要素プロセッサ（ＰＥ）にはキュー（Ｑ
）のデータ滞在量に応じて■〜■の動作モードを動的に
変更する機能を付加し、これによって並列度の制御を行
う。また、キューＣＱ）がやむなくオーバーフローした
時には外部データメモリ（Ｅ　Ｄ　Ｍ　）上に外部キュ
ーを形成してこれを吸収し、プログラム実行の継続を図
る。

ネットワーク制御部（ＮＣ）は、東西南北４系統の通信
ポートを保持し、最大１０２４プロセンサ（ＰＥ）のト
ーラス結合網に基づくルーティング制御を行う。ベクト
ル演算制御部（ＶＣ）は、ベクトル演算関連命令、及び
通常のメモリアクセス哨令の実行制御を行う。該制御部
（ＶＣ）と、入力制御部（ＩＣ）及び出力制御部（ＱＣ
）の間には構造体くベクトル）通信用のバイパス線を設
ける。外部データメモリ（Ｅ　Ｄ　Ｍ　）は、構造体等
を格納するデータメモリであり、容量は５１２ＫＢｙｔ
ｅ（１２８に語Ｘ３２ｂｉｔ）程度とする。クロック方
式は同期式であるが、上記ネットワーク制御部（ＮＣ）
内部は自己同期式で動作するものとする。

斯様な要素プロセッサ（ＰＥ）を多数用いたＥＤＤＥＮ
の基本的なシステム構成は第１図に示すように、ｎＸｎ
台の要素プロセッサをトーラス結合網で接続することを
基本とする。該トーラス結合網とは、多数のプロセッサ
を行列配置し、各縦方向、即ち南北方向（Ｎ−５）のプ
ロセッサ列を循環的に結合する複数の縦通信線と各横方
向、即ち東西方向（〜Ｖ−Ｅ）のプロセッサ行を循環的
に結合する複数の横通信線とで任意のプロセッサ間のデ
ータ通信を可能としたものである。

本実施例システムでは、ネットワークとのデータのやり
とりは、南北方向（Ｎ−８）の任意の通信リンクにネッ
トワークインターフェース（ＮＩＦ）を挿入することに
よって行う。該インターフェース（Ｎ　Ｉ　Ｆ）　、及
び要素プロセッサ１６〜６４台を１枚のプロセッサボー
ド上に実装し、トーラス接続リンクをプリント基板上に
形成する。

小・中規模システムの構成としては、ホスト計算機とし
て汎用のＥＷＳまたはパソコンを用い、それらのバスイ
ンターフェースを介してネットワークインターフェース
（ＮＩＦ）に接Ｍｔ６゜実装形態としては、１〜４枚の
プロセッサボードと１枚のバスインターフェースボード
を、ＥＷＳ等のラックに直接挿入することにする。

大規模システムの構成としては、応用分野に応じて、次
の２種類の構成法が考えられる。

■　クラスタ接続 前述のプロセッサボードを１つのクラスタとして、クラ
スタ間をクラスタインターフェースを介して接続する。

クラスタインターフェースは、各クラスタ内のデータの
収集・分配の管理を行う。

■　大型トーラス接続 １０２４台（３２Ｘ３２台）の要素プロセッサをトーラ
ス結合網で接続する。実装形態としては、１枚のプリン
ト基板に南北（Ｎ−９）方向の３２台の要素プロセッサ
とＮＩＦとを実装し、東西（Ｗ−Ｅ）方向のリンクはマ
ザーボード上に形成する。

上述の構成のデータ駆動計算機で用いられるデータパケ
ットには、大別して、プログラム実行に使用する実行パ
ケットとプログラム実行以外に使用される非実行パケッ
トがあり、パケット形式は、構造体本体を保持したパケ
ット以外は固定長とし、プロセッサ（ＰＥ）内のパイプ
ラインリング上では３３ピント×２語、ネットワーク上
では１８ビツト×４８ＨＦｆｔ成を採用している。

第３図にベクトル演算制御部（ＶＣ）に結合した命令実
行部（ＥＸＥ）の構成を示し、同図に基づき、その動作
を簡単に以下に列ヤする。

（ｉ）　　命令実行部（ＥＸＥ）は、該命令実行部（Ｅ
ＸＥ）での命令実行を示すコードが書き込まれているオ
ペレーションパケットが到着した時、そのパケットに更
に書き込まれているメイン命令コードとサブ命令コード
とによって指定された処理を実行する。

（ｉｉ）　　メイン命令コードは整数・浮動小数点演算
部（Ａ）における処理を規定し、サブ命令コードは条件
判定・分岐部（Ｃ）、及びベクトル演算制御部（ＶＣ）
における処理を規定する。

（ｉｉｉ）　　入力制御部（１）は、演算部（Ａ）への
入力データとして以下のデータを準備する。

■　該命令実行部（ＥＸＥ）前段の発火制御・カラー管
理部（ＦＣＣＭ）からのデータ。

■　外部データメモリ（ＥＤＭ）からベクトル演算制御
部（ＶＣ）のメモリ制御（ＭＣ）の制御で読み出したデ
ータ。

■　サブ命令コードを基に発生させた簡易定数データ。

（ｉｖ）　　条件判定・分岐部（Ｃ）はサブ命令コード
で指定される条件の真偽を判定して分岐処理等を行う。

（ｖ）　　ベクトル演算制御部（ＶＣ）は、メイン命令
コードで指定されたベクトル演算を、サブ命令コードで
指定された形態で連続的に処理するための制御を行う。

（ｖｉ）　　演算部（Ａ）の演算命令としては、３２ビ
ツトｖ！数の論理演算、加算、減算、乗算、整数７／実
数変換などがある。

（ｖｉｉ　）　　命令の種類を大別すると以下のとおり
であり、種々の複合命令が実行可能となる。

■［演算命令コ　：演算部（Ａ）のみ使用。

■［リード＆演算命令］、［定数発生＆演算命令コ　：
入力制御部（１）と条件判定・分岐部（Ｃ）を使用。

■［演算＆条件判定・分岐命令（演算部（Ａ）がノーオ
ペレーションの時は単なる条件分岐命令）］：演算部（
Ａ）と条件判定・分岐部（Ｃ）を使用。

■［ベクトル演算命令コ、［メモリアクセス命令］　：
演算部（Ａ）とベクトル演算制御部（ＶＣ）を使用。

本発明の特徴とするところは、ベクトル演算を行うため
の上記ベクトル演算制御部（ＶＣ）にあり、第３図の命
令実行部（ＥＸＥ）に結合した該ベクトル演算制御部（
ＶＣ）の回路構成を第４図に更に詳細に示す。

第４図の回路構成図において、 （ＩＣＴＬ）は上述の第３図の入力制御部Ｎ）をなす入
力データ制御回路であり、発火制御・カラー管理部（Ｆ
ＣＣＭ）から得られる入力データパケットの左オペラン
ド（Ｌ）と右オペランド（Ｒ）との交換や左オペランド
を右オペランドにコピーする。

（ＡＬＵ）は上述の第３図の演算部（Ａ）をなす（寅算
器。

（ＣＮ　Ｄ　Ｂ　ＲＮ　）は上述の第３図の上記条件判
定・分岐部（Ｃ）をなす条件判定・分岐回路。

（ＡＬＵ）は演算６であり、論理演算を行う。

（ＰＲＩ）〜（ＰＨ１）はパイプラインレジスタである
。

（ＭＵＸＩ＞〜（ＭＵＸ７）はマルチプレクサである。

（ＮＣ′ＮＴ）はベクトル演算回数カウンタであり、レ
ジスタ設定命令によって、ベクトル演算回数が設定され
、ベクトル演算時に演算が１回行われる度にデクリメン
トされる。

（ＳＡＲ）はスカラアドレスレジスタであり、通常のパ
ケットによるメモリリード／ライト命令の実行やロード
／ダンプ実行時のメモリアドレスを保持する。

（ＬＡＲ）は左オペランドアドレスレジスタであり、レ
ジスタ設定命令によって、初期値が設定され、ベクトル
演算時に１オペランドの読み出しが終了する度に更新さ
れる。

（Ｌ　Ｉ　Ｒ）は左オペランドアドレス差分レジスタで
あり、ベクトル演算時に上記左オペランドアドレスレジ
スタ（ＬＡＲ）を更新するためのアドレス差分値を出力
する。

（ＲＡＲ）は右オペランドアドレスレジスタであり、上
記左オペランドアドレスレジスタ（ＬＡＲ）の左オペラ
ンドに対するアドレス処理同様に右オペランドに対する
アドレス初期値の設定と更新が行われる。

（ＲＩ　Ｒ）は右オペランドアドレス差分レジスタであ
り、上記左オペランドアドレス差分レジスタ（ＬＩＲ）
の左オペランドに対するアドレス処理同様にベクトル演
算時に右オペランドに対するアドレス差分値を出力する
。

（ＤＡＲ）は結果オペランドアドレスレジスタであり、
上記両オペランドアドレスレジスタ（ＬＡＲ）（ＲＡＲ
）の各オペランドに対するアドレス処理同様に演算結果
の結果オペランドに対するアドレス初期値の設定と更新
が行われる。

（Ｄ　Ｉ　Ｒ）は結果オペランドアドレス差分レジスタ
であり、上記両オペランドアドレス差分レジスタ（Ｌ　
Ｉ　Ｒ）の各オペランドに対するアドレス処理同様に演
算結果の結果オペランドに対するアドレス差分値を出力
する。

（ＬＴＲ）は左オペランドテンポラリレジスタであり、
ベクトル演算時に先に読み出した左オペランドデータを
一時的に保持する。

（ＤＤＲ）は結果データレジスタであり、ベクトル演算
時に単位演算毎に演算結果を保持する。

（Ｖ　ＨＥ　Ａ　Ｄ　）はベクトル演算命令パケットの
ヘッダレジスタであり、ベクトル演算命令パケットの第
ｔ　ａｈ目（ヘッダ）の情報を保持する。

（Ｓ　ＨＥ　Ａ　Ｄ　）は通常命令パケットのヘッダレ
ジスタであり、ベクトル演算命令パケットの第１語口（
ヘゾダノの情報を保持する。

（ＺＤＣＤ）はゼロ判定回路であり、ベクトル演算回数
カウンタ（Ｎ　ＣＮ　Ｔ　）がゼロか否かを判定する。

（、Ｍ　Ａ　−Ｂ　Ｕ　Ｓ　）はメモリアドレスバス。

（ＭＤ−Ｂｕｓ）はメモリデータバス。

（ＤＢＣＴＬ）はデータバス調停回路であり、双方向バ
スであるメモリデータバス（ＭＤ−ＢＵＳ）のデータ伝
送方向を切り換える。即ち、メモリリード時はメモリデ
ータバス（ＭＤ−ＢＵＳ）のベクトル演算用オペランド
データ（ＶＤ）を演算部（ＡＬＵ）に向けて出力し、メ
モリライト時はメモリライトデータ（ＶＷＤ）をメモリ
データバス＜ＭＤ−ＢＵｓ＞に向けて出力する。尚、結
果データレジスタ（ＤＤＲ）の内容を次の演算のオペラ
ンドにする際には、このメモリライトデータ（ＶＷＤ）
の値をベクトル演算用オペランドデータ（ＶＤ）として
演算部（ＡＬＵ）に向けて出力する。

（ＣＴＬＧＥＮ）は制御信号生成回路であり、各種レジ
スタ、マルチプレクサ（ＭＵＸ）、カウンタ（ＮＣＮＴ
）　、演算部（ＡＬＵ）、加算器（ＡＤＤＥＲ）、デー
タ／＜ス調停回路（ＤＢＣＴＬ）を制御する制御信号を
生成する。

なお、（ＰＤＩ）、（ＰＤＯ）は入力パケットデータ、
出力パケットデータを示している。

以上の回路構成からなる命令実行部（ＥＸＥ）及びベク
トル演算制御部（ＶＣ）の動作を第５図（ａ）〜（ｅ）
のパケット例を参照して以下に詳述する。

■　データメモリへの初期データのロードまず、ベクト
ル演算のために、外部データメモリ（ＥＤＭ）ｌ：ｎ＋
１次元のベクトルＸの各要素＜ｘｏ・・・ｘｎ＞とベク
トルＹの各要素＜ｙｏ・・・ｙｎ＞を格納するロード処
理について述べる。

入力されるデータロードパケットは例えば、第５図（ａ
）の形態であり、このパケットのｌＡ！目（ヘッダ）の
［ロードアドレス］が、入力パケットデータ（ＰＤＩ）
線、スカラアドレスレジスタＣ５ＡＲ＞　、スカラアド
レス（ＳＡ）線、マルチプレクサ（）Ｈ；Ｘ６）を介し
てメモリアドレスバス（Ｍ　Ａ　−Ｂ　Ｕ　Ｓ　）に出
力され、２語目（テイル）の［ロードデータ］が入力パ
ケットデータ（ＰＤＩ）線、マルチプレクサ（ＭＵＸ７
）、メモリライトデータ（ＶＷＤ）線、データバス調停
回路（ＤＢＣＴＬ）を介してメモリデータバス（ＭＤ−
ＢＵＳ）に出力され、データ書き込み信号（ＷＲＮ）を
′０”にしてこの［ロードデータ］を外部データメモリ
（ＥＤＭ）に書き込む。

このような書き込み処理の繰り返しにより、外部データ
メモリ（ＥＤＭ）に第６図の初期データ記憶例に示すよ
うにデータロードを行う。尚、第７図は後述するベクト
ル演算後の外部データメモＪ（ＥＤＭ）のデータ記憶例
を示している。

１１　　ベクトル寅　の　　　行 第６図に示された様に外部データメモリ（ＥＤＭ）にロ
ードされたベクトルＸの各要素〈Ｘビ・・ｘｎ＞及びベ
クトルＹの各要素〈ｙ、・・・ｙｎ＞に対して、Ｘ＋Ｙ
なるベクトル演算するための命令実行について述べる。

第５図（ｂ）はベクトル演算を行うためのレジスタ値設
定命令パケットの一例を示している。命令コードは、パ
イプラインレジスタ（Ｐ　Ｒ１）から通常命令パケット
のへラダレジスタ（ＳＨＥＡＤ）、通常演算命令コード
（ＳＯＰ）線を介して制御信号生成回路（ＣＴＬＧＥＮ
）に入力される。第５図（ｂ）のパケットに対しては、
その１語目（ヘッダｂ）に書き込まれている命令コード
が上記制御信号生成回路（ＣＴＬＧＥＮ）で解読され、
設定すべき所定のレジスタが決定される。

一方、レジスタ設定データは入力パケットデータ（ＰＤ
Ｉ）線、マルチプレクサ（ＭＵＸ４）を介して（ＶＡ）
線に出力される。その後、制御信号生成回路（ＣＴＬＧ
ＥＮ）の制御により、所定のレジスタのラッチ信号のみ
が出力され、所定のレジスタにレジスタ設定データの値
が出力される。

このようなレジスタ値設定命令により、第７図のデータ
記憶例に対応するように、左オペランドアドレスレジス
タ（ＬＡＲ）にアドレス［ＸＡ０〕、右オペランドアド
レスレジスタ（ＲＡＲ）にアドレス［ＹＡＯ］、結果オ
ペランドアドレスレジスタ（ＤＡＲ）にアドレス［ＺＡ
Ｏ］が設定される。そして更に左オペランドアドレス差
分レジスタ（ＬＩＲ）、右オペランドアドレス差分レジ
スタ（ＲＩ　Ｒ＞　、結果オペランドアドレス差分レジ
スタ（ＤＩＲ）に夫々差分値［１コが設定される。

第５図（Ｃ＞にベクトル演算命令パケットの一例を示す
。］ａ！目（ヘッダＣ）にはベクトル演算この場合、ベ
クトル加算Ｘ＋Ｙを示す命令コードが書き込まれており
、更に、２語目にはベクトル長（ベクトル演算回数）−
１＝ｎが書き込まれているものとする。

このようなパケットが入力されると、その時点での各ア
ドレスレジスタ（ＬＡＲ）、（ＲＡＲ）、　（ＤＡＲ）
、及び各アドレス差分レジスタ（ＬＩＲ）、（ＲＩ　Ｒ
）、（ＤＩＲ）の値を用いてベクトル演算を開始する。

また、データ値ｎは、ベクトル演算開始時に入力パケッ
トデータ（ＦＤＰ）を介してベクトル演算回数カウンタ
（ＮＣＮＴ）に格納される。このようにして制御信号生
成回路（ＣＴＬＧＥＮ）の制御動作により、外部データ
メモリ（ＥＤＭ）から読み出したベクトル要素Ｘ、とｙ
ｏに対する演算部（ＡＬＵ）での加算処理がＸｏ＋ｙｏ
からｘｎ＋ｙｎまで順次行われ、その加算値ら第７図に
示す如（順次外部データメモリ（ＥＤＭ）に格納される
。

１１１　　通常の演　　スカラー　　　　　実行一方、
通常のデータ駆動型データ処理装置で演算処理される通
常の演算（スカラー演算）命令実行について述べる。

第５図（ｄ）に発火制御・カラー管理部（ＦＣＣＭ）か
ら得られる通常の演算命令パケットの一例が示されてい
る。同図のパケットの１語目（ヘッダｄ）には命令コー
ドとして、乗算“×”が保持され、２語目には左オペラ
ンド［５ｄｘ１］と右オペランド［５ｄｙｌ］が保持さ
れている。

さらに、第５図（ｅ）には通常の演算命令パケットの別
の例が示されており、同図のパケットの１語目（ヘッダ
ｅ）には命令コードとして、減算“−”が保持され、２
語目には同図（ｄ）と同じく左オペランド［ｓ　ｄ　ｘ
　２］と右オペランド［ｓ　ｄ　ｙ　２］が保持されて
いる。

このようなスカラー演算のための上記両パケットのよう
なパケットが入力されると、左オペランドはバイブライ
ンレジろ夕（ＰＲｌ）、入力データ制御回路＜１（ＴＬ
）、マルチプレクサ（ＭＵＸＩ）、左オペランドデータ
（ＬＤ　１　）線、パイプラインレジスタ（ＰＨ１）を
経て、演算部（ＡＬＵ）に入力される。一方、右オペラ
ンドはパイプラインレジスタ（ＰＨ１）、入力データ制
御回路（ＩＣＴＬ）、マルチプレクサ（ＭＵＸ２）、右
オペランドデータ（ＲＤ　１　）　！、パイプラインレ
ジスタＣＰＲ４）を経て、演算部（ＡＬＵ）に入力され
る。この時演算部（ＡＬＵ）では演算が行われ、その結
果データは、マルチプレクサ（ＭＵＸ３）を発して出力
パケットデータ（ＰＤＯ）線に出力される。また、パケ
ットの１語目のヘッダはパイプラインレジスタ（ＰＲＩ
）を介してヘッダレジスタ（ＳＨＥＡＤ）に−時的に格
納された後、マルチプレクサ（ＭＵＸ３）を経て出力パ
ケットデータ（ＰＤＵ）線に出力される。この出力パケ
ットデータ（ＰＤＵ）の出力は１語目に上記へラダレジ
スタ（ＳＨＥＡＤ）の内容をそのまま保持すると共に２
語目に結果データを保持した２語パケットとなる。

■　ベクトル′°−とスカラー演　との　　　行１−述
の１、■１で述べたように、命令実行部（ＥＸＥ）に切
開データがロードされた［第５図（ａ）　］　ｔ＆に６
個のレジスタ（ＬＡＲ）、（ＲＡＲ）、＋ＤＡＲ）、（
ＬＩＲ）、（ＲＩＲ）、ｒＤＩＲ）に値が設定された［
第５図（ｂ）］状態で、上記ＩＩ、Ｉｌｌで述べたよう
な第５図（ｃ）（ｄ）（ｅ）のパケットが連続して発火
制御・カラー管理部（ＦＣＣＭ）から投入された場合の
ベクトル演算とスカラー演算との並列的な時分割命令実
行処理について、第８図の信号タイミング図に基づいて
述べる。

同図の場合、時刻【−１で、第５図（ｃ）のベクトル演
算命令パケットが投入され、演算部（ＡＬＵ）は時刻ｔ
ｌではベクトル演算の第１の要素加算＜ｘ０＋ｙ。＝　
ｚ　Ｏ＞が行われ、つづく釘数時刻ｔ３．１５．・・・
の度に後続した要素加算＜　ｘ　＋　＋　Ｙ　＋＝　ｚ
　＋＞　、　　＜　ｘ　＊＋　ｙ　ｗ＝　ｚ　＊＞・・
・が順次行われる。

演算部（Ａ　Ｌ　Ｕ　）では通常のデータ駆動のスカラ
ー演算、例えば加算、乗算のような２項演算は、データ
駆動の規制から、偶数時刻のタイミングで実行される。

この様なベクトル演算の終了を示すパケットは、時刻ｔ
２ｎ◆１．ｔ２ｎ◆２で出力パケットデータ（ＰＤＯ）
線に出力される。

今２時刻ｔ１で投入された第５図（ｄ）のスカラー演算
パケｙ）に対して時刻ｔ４で演算器（ＡＬＵ）が＜５ｄ
ｘｌ＋５ｄｙｌ＞なる演算処理をなし、時刻ｔ５でこの
値が出力パケットデータ（ＰＤＯ）線に現れ、時刻ｔ６
で出力される。続いて時刻Ｌ３で投入された第５図（ｅ
）のスカラー演算パケットに対して時刻ｔ６で演算器（
ＡＬＵ）が＜５ｄｘ２＋５ｄｙ２＞なる演算処理をなし
、時刻ｔ７てこの値が出力パケットデータ（ＰＤＯ）線
に現れ、時刻ｔ８で出力される。

従って、このスカラー演算とベクトル演算とは互いに時
間待ちすること無く、あたかも同時に演算処理が進めら
れるような時分割駆動が行われている。即ち、ベクトル
演算命令パケットと通常の演′ｇ、Ｑｒ令パケットとが
混在して命令実行部（ＥＸＥ）に投入されるようなプロ
グラムを実行した時、演算部（ＡＬＵ）は休みなく有効
に動作することになり、演算処理効率が向上される。

（ト）発明の効果 本発明によれば、従来のデータ駆動型データ処理装置の
問題点であった配列などの定形的な構造体に対して単純
な計算を繰り返す定型的演算（ベクトル演算）での性能
低下を防止し、高速処理を可能としたデータ処理方法、
並びにデータ処理装置を実現できる。

【図面の簡単な説明】

第１図は本発明のデータ駆動型データ処理装置のシステ
ム構成図、第２図は本発明装置のプロセッサの概略構成
図、第３図は第２図のプロセッサの要部構成図、第４図
は第３図のプロセッサ要部（命令実行部とベクトル演算
制御部）の具体的構成を示すブロック図、第５図（ａ）
乃至（ｅ）はデータパケットのフォーマット図、第６図
及び第７図はメモリ図、第８図は第４図のプロセッサ要
部の動作を不す信号タイミング図である。 （ＰＥ）・・・要素プロセッサ、（ＥＸＥ）・・・命令
実行部、＜ＥＤＭ）・・・外部ダータメモリ、（ＮＣ）
・・・ネットワーク制御部、　（ＶＣ）・・・ベクトル
演算制御部。 第１図

Claims (4)

【特許請求の範囲】
1. （１）データフローグラフをプログラムとして実行する
   データ駆動型データ処理装置に於て、論理、算術演算命
   令などの命令実行を行なう命令実行ユニットと、該命令
   実行ユニットに接続されてベクトル命令の実行制御を行
   なうベクトル命令制御ユニットと、ベクトルデータが格
   納されるベクトル記憶ユニットを含み、 前記命令実行ユニットにベクトル命令を指示するベクト
   ル命令パケットが入力された時、前記ベクトル命令制御
   ユニットの制御により、前記ベクトル記憶ユニット内の
   ベクトルデータの各要素データに対して、同一の処理を
   繰り返し施すベクトル処理を実行することを特徴とする
   データ駆動型データ処理装置。
2. （２）前記命令実行ユニットは、論理、算術演算を遂行
   する演算器を含み、前記ベクトル命令が前記ベクトル記
   憶ユニット内のベクトルに対する演算処理を示していた
   時、前記ベクトル命令制御ユニットは、前記ベクトル記
   憶ユニットから該ベクトルデータの各要素データを連続
   的に読み出して、該演算器に連続的に供給することによ
   って、ベクトルデータと定数データとの繰り返し演算、
   異なるベクトルデータどうしの繰り返し演算などのベク
   トル演算を行なうことを特徴とした請求項１記載のデー
   タ駆動型データ処理装置。
3. （３）前記命令実行ユニットに、２項演算のための２つ
   のペランドデータを含む２項演算命令パケット、単項演
   算のための単一のオペランドデータを含む単項演算命令
   パケットなどのスカラー演算命令パケットが入力された
   時、該命令実行ユニットは、前記オペランドデータに対
   する所定の演算処理を前記命令実行ユニット内の演算器
   を用いて実行することを特徴とした請求項１記載のデー
   タ駆動型データ処理装置。
4. （４）論理、算術演算命令などの命令実行を行なう命令
   実行ユニットと、該命令実行ユニットに接続されてベク
   トル命令の実行制御を行なうベクトル命令制御ユニット
   と、ベクトルデータが格納されるベクトル記憶ユニット
   を備えたデータ駆動型データ処理装置のデータ処理方法
   に於て、前記命令実行ユニットに、２項演算のための２
   つのペランドデータを含む２項演算命令パケット、単項
   演算のための単一のオペランドデータを含む単項演算命
   令パケットなどのスカラー演算命令パケットが入力され
   た時、該命令実行ユニットは、前記オペランドデータに
   対する所定の演算処理を前記命令実行ユニット内の演算
   器を時分割的に用いて実行し、得られた演算結果データ
   を格納した結果パケットを出力することを特徴とするデ
   ータ処理方法。