JPH02242363A - 共用資源制御方式 - Google Patents
共用資源制御方式Info
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- JPH02242363A JPH02242363A JP6280789A JP6280789A JPH02242363A JP H02242363 A JPH02242363 A JP H02242363A JP 6280789 A JP6280789 A JP 6280789A JP 6280789 A JP6280789 A JP 6280789A JP H02242363 A JPH02242363 A JP H02242363A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の処理単位がそれぞれ共用資源を共用する情報処理
システムにおけ°る共用資源制御方式に関し、 処理単位の制御を複雑化させること無く、共用資源の待
合せ発生機会を極力減少させることを目的とし、 共用資源を複数の分割単位に区分し、各分割単位に対応
してそれぞれ閉塞用のフラグを設け、各処理単位が共用
資源の使用を要求する際に、使用対象位置を示すアドレ
スを指定し、各処理単位に、使用要求およびアドレスに
基づき、使用対象位置を含む分割単位に対応するフラグ
を決定するフラグ決定手段を設け、フラグ決定手段が決
定したフラグをテストアンドセット命令実行手段に伝達
することより、テストアンドセット命令実行手段がフラ
グに対応する分割単位のみを閉塞して自処理単位に使用
可能とする様に構成する。
システムにおけ°る共用資源制御方式に関し、 処理単位の制御を複雑化させること無く、共用資源の待
合せ発生機会を極力減少させることを目的とし、 共用資源を複数の分割単位に区分し、各分割単位に対応
してそれぞれ閉塞用のフラグを設け、各処理単位が共用
資源の使用を要求する際に、使用対象位置を示すアドレ
スを指定し、各処理単位に、使用要求およびアドレスに
基づき、使用対象位置を含む分割単位に対応するフラグ
を決定するフラグ決定手段を設け、フラグ決定手段が決
定したフラグをテストアンドセット命令実行手段に伝達
することより、テストアンドセット命令実行手段がフラ
グに対応する分割単位のみを閉塞して自処理単位に使用
可能とする様に構成する。
本発明は情報処理システムに係り、特に複数の処理単位
がそれぞれ共用資源を共用する情報処理システムにおけ
る共用資源制御方式に関する。
がそれぞれ共用資源を共用する情報処理システムにおけ
る共用資源制御方式に関する。
複数のプロセッサ、或いは単一プロセッサ内で動作する
複数のプロセス等の処理単位が、共用メモリ、或いは各
種入出力装置等の共用資源を共用する際に、一つの処理
単位が共用資源を使用中に、他の処理単位が並行して共
用資源を使用すると、双方の処理結果に混乱を生ずる。
複数のプロセス等の処理単位が、共用メモリ、或いは各
種入出力装置等の共用資源を共用する際に、一つの処理
単位が共用資源を使用中に、他の処理単位が並行して共
用資源を使用すると、双方の処理結果に混乱を生ずる。
かかる混乱を防止する手段として、テストアンドセット
命令が広く採用されている。
命令が広く採用されている。
〔従来の技術〕
第４図は従来ある情報処理システムの一例を示す図であ
る。
る。
第４図において、二組のプロセッサ（ＣＰ Ｕ）■（個
々のプロセッサ（ＣＰ Ｕ）を１−０および１−１と称
する、以下同様）が処理単位として、共用資源である共
用メモＩＪ （ＣＭ）２内の記憶領域Ａ０を共通に使
用する。
々のプロセッサ（ＣＰ Ｕ）を１−０および１−１と称
する、以下同様）が処理単位として、共用資源である共
用メモＩＪ （ＣＭ）２内の記憶領域Ａ０を共通に使
用する。
各プロセッサ（ＣＰＵ）１は、それぞれテストアンドセ
ット設定部（ＴＳＳ）１１およびテストアンドセット解
除部（ＴＳＲ）１２を具備しており、また共用メモリ
（ＣＭ＞２には、記憶領域Ａ。の閉塞状態を示すフラグ
Ｆ０が設けられている。
ット設定部（ＴＳＳ）１１およびテストアンドセット解
除部（ＴＳＲ）１２を具備しており、また共用メモリ
（ＣＭ＞２には、記憶領域Ａ。の閉塞状態を示すフラグ
Ｆ０が設けられている。
例えばプロセッサ（ＣＰＵ）１−０に、記憶領域Ａ、
内のアドレスａｘに格納されているデータｄｘを読出し
、所要の処理を施して再びアドレスａｘに書込む要求が
発生すると、プロセッサ（ＣＰＵ）１−０はテストアン
ドセット設定部（ＴＳＳ）１１−〇を起動し、フラグＦ
０の所在位置くアドレスａｏ）を指定するテストアンド
セット設定命令ＴＳを伝達する。
内のアドレスａｘに格納されているデータｄｘを読出し
、所要の処理を施して再びアドレスａｘに書込む要求が
発生すると、プロセッサ（ＣＰＵ）１−０はテストアン
ドセット設定部（ＴＳＳ）１１−〇を起動し、フラグＦ
０の所在位置くアドレスａｏ）を指定するテストアンド
セット設定命令ＴＳを伝達する。
起動されたテストアンドセット設定部（ＴＳＳ）１１−
０は、受信したテストアンドセット設定命令ＴＳにより
指定されたアドレスａ０に設けられているフラグＦ０の
設定状態を分析し、空き状態に設定されている場合には
、対応する記憶領域Ａ０が他のプロセッサ（ＣＰＵ）１
−１により使用されていないと判断し、直ちにフラグＦ
０を閉塞状態に設定した後、プロセッサ（ＣＰＵ）１−
〇に記憶領域Ａ、の使用を許容する。
０は、受信したテストアンドセット設定命令ＴＳにより
指定されたアドレスａ０に設けられているフラグＦ０の
設定状態を分析し、空き状態に設定されている場合には
、対応する記憶領域Ａ０が他のプロセッサ（ＣＰＵ）１
−１により使用されていないと判断し、直ちにフラグＦ
０を閉塞状態に設定した後、プロセッサ（ＣＰＵ）１−
〇に記憶領域Ａ、の使用を許容する。
かかる状態で、他プロセツサ（ＣＰＵ）１−１に、記憶
領域Ａ０内のアドレスａ、に格納されているデータｄ、
を続出し、所要の処理を施して再びアドレスａ、に書込
む要求が発生すると、プロセッサ（ＣＰＵ）Ｌ−１はテ
ストアンドセット設定部（ＴＳＳ）１１−１を起動し、
フラグＦ０の所在位置（アドレスａｓ）を指定するテス
トアンドセント設定命令ＴＳを伝達する。
領域Ａ０内のアドレスａ、に格納されているデータｄ、
を続出し、所要の処理を施して再びアドレスａ、に書込
む要求が発生すると、プロセッサ（ＣＰＵ）Ｌ−１はテ
ストアンドセット設定部（ＴＳＳ）１１−１を起動し、
フラグＦ０の所在位置（アドレスａｓ）を指定するテス
トアンドセント設定命令ＴＳを伝達する。
起動されたテストアンドセット設定部（ＴＳＳ）１１−
１は、受信したテストアンドセット設定命令ＴＳにより
指定されたアドレスａＱに設けられているフラグＦ０の
設定状態を分析し、閉塞状態に設定されていることを確
認すると、対応する記憶領域Ａ０が他のプロセッサ（Ｃ
ＰＵ）ｌ−０により使用中と判断し、フラグＦ０が空き
状態となる迄待機する。
１は、受信したテストアンドセット設定命令ＴＳにより
指定されたアドレスａＱに設けられているフラグＦ０の
設定状態を分析し、閉塞状態に設定されていることを確
認すると、対応する記憶領域Ａ０が他のプロセッサ（Ｃ
ＰＵ）ｌ−０により使用中と判断し、フラグＦ０が空き
状態となる迄待機する。
やがてプロセッサ（ＣＰＵ）Ｉ−０が、データｄＸに対
する読出しおよび書込み処理を完了すると、テストアン
ドセント解除部（ＴＳＲ）１２−Ｏを起動し、フラグＦ
６の所在位置くアドレスａ。）を指定するテストアンド
セット解除命令ＴＲを伝達する。
する読出しおよび書込み処理を完了すると、テストアン
ドセント解除部（ＴＳＲ）１２−Ｏを起動し、フラグＦ
６の所在位置くアドレスａ。）を指定するテストアンド
セット解除命令ＴＲを伝達する。
起動されたテストアンドセント解除部（ＴＳＲ−）１２
−０は、受信したテストアンドセット解除命令ＴＲによ
り指定されたアドレスａ０に設けられているフラグＦ０
を空き状態に設定し、記憶領域Ａ０を他のプロセッサ（
ＣＰＵ）１−１にも使用可能とする。
−０は、受信したテストアンドセット解除命令ＴＲによ
り指定されたアドレスａ０に設けられているフラグＦ０
を空き状態に設定し、記憶領域Ａ０を他のプロセッサ（
ＣＰＵ）１−１にも使用可能とする。
以上の説明から明らかな如く、従来ある情報処理システ
ムにおいては、プロセッサ（ＣＰＵ）１−０および１−
１が共用する共用メモリ （ＣＭ）２内の記憶領域Ａ０
に対応してフラグＦｏを設け、記憶領域Ａ０を使用する
プロセッサ（ＣＰＵ）１−〇がフラグＦ０を閉塞状態に
設定することにより、他のプロセッサ（ＣＰＵ）ｌ−１
に対して閉塞していた為、その間プロセッサ（ＣＰＵ）
１−１は記憶領域Ａ０の使用を待合わせる必要があり、
処理効率を低下させる恐れがあった。
ムにおいては、プロセッサ（ＣＰＵ）１−０および１−
１が共用する共用メモリ （ＣＭ）２内の記憶領域Ａ０
に対応してフラグＦｏを設け、記憶領域Ａ０を使用する
プロセッサ（ＣＰＵ）１−〇がフラグＦ０を閉塞状態に
設定することにより、他のプロセッサ（ＣＰＵ）ｌ−１
に対して閉塞していた為、その間プロセッサ（ＣＰＵ）
１−１は記憶領域Ａ０の使用を待合わせる必要があり、
処理効率を低下させる恐れがあった。
かかる待合せの発生確率を極力減少させる目的で、記憶
領域Ａ０を複数の部分記憶領域に区分し、各部分記憶領
域毎にフラグを設けることにより、部分記憶領域を閉塞
単位とすることも考慮されるが、かかる場合に各プロセ
ッサ（ＣＰＵ）１は、使用対象アドレスが何れの部分記
憶領域に所属し、何れのフラグを各テストアンドセット
設定部（ＴＳＳ）１１或いはテストアンドセット解除部
（ＴＳＲ）１２に指定すべきかを判定する必要があり、
制御が複雑となる問題点があった。
領域Ａ０を複数の部分記憶領域に区分し、各部分記憶領
域毎にフラグを設けることにより、部分記憶領域を閉塞
単位とすることも考慮されるが、かかる場合に各プロセ
ッサ（ＣＰＵ）１は、使用対象アドレスが何れの部分記
憶領域に所属し、何れのフラグを各テストアンドセット
設定部（ＴＳＳ）１１或いはテストアンドセット解除部
（ＴＳＲ）１２に指定すべきかを判定する必要があり、
制御が複雑となる問題点があった。
本発明は、処理単位の制御を複雑化させること無く、共
用資源の待合せ発生機会を極力減少させることを目的と
する。
用資源の待合せ発生機会を極力減少させることを目的と
する。
第１図は本発明の原理を示す図である。
第１図において、１００は情報処理システムに複数設け
られた処理単位、２００は各処理単位１００により共用
される共用資源、１０１は各処理単位１００に設けられ
たテストアンドセット命令実行手段である。
られた処理単位、２００は各処理単位１００により共用
される共用資源、１０１は各処理単位１００に設けられ
たテストアンドセット命令実行手段である。
１０２は、本発明により各処理単位１００に設けられた
フラグ決定手段である。
フラグ決定手段である。
２０１は、本発明により共用資源２００を区分して設け
られた複数の分割単位である。
られた複数の分割単位である。
３００は、本発明により各分割単位２０１に対応して設
けられた閉塞用のフラグである。
けられた閉塞用のフラグである。
各処理単位１００が共用資源２００の使用を要求する際
に、使用対象位置を示すアドレスａを指定する。
に、使用対象位置を示すアドレスａを指定する。
フラグ決定手段１０２は、使用要求およびアドレスａに
基づき、使用対象位置を含む分割単位２０１に対応する
フラグ３００を決定する。
基づき、使用対象位置を含む分割単位２０１に対応する
フラグ３００を決定する。
テストアンドセット命令実行手段１０１は、フラグ決定
手段１０２が決定したフラグ３００に対応する分割単位
２０１のみを閉塞して自処理単位１００に使用可能とす
る。
手段１０２が決定したフラグ３００に対応する分割単位
２０１のみを閉塞して自処理単位１００に使用可能とす
る。
従って、処理単位は共用資源の使用を要求する際に、使
用対象位置を指定するのみで、使用対象位置を含む分割
単位のみを他の処理単位に対して閉塞する為、他の分割
単位に対しては他の処理単位が並行して使用可能となり
、処理単位の制御を複雑化させること無く、共用資源の
待合せが発生する機会が大幅に減少し、当該情報処理シ
ステムの処理効率も向上する。
用対象位置を指定するのみで、使用対象位置を含む分割
単位のみを他の処理単位に対して閉塞する為、他の分割
単位に対しては他の処理単位が並行して使用可能となり
、処理単位の制御を複雑化させること無く、共用資源の
待合せが発生する機会が大幅に減少し、当該情報処理シ
ステムの処理効率も向上する。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による情報処理システムを示
す図であり、第３図は第２図におけるフラグ決定過程を
例示する図である。なお、全図を通じて同一符号は同一
対象物を示す。
す図であり、第３図は第２図におけるフラグ決定過程を
例示する図である。なお、全図を通じて同一符号は同一
対象物を示す。
第２図においては、第１図における処理単位１００とし
て二組のプロセッサ（ＣＰＵ）１が示すされ、また第１
図における共用資源２００として記憶領域Ａ０が共用メ
モＩＪ （ＣＭ）２内に示され、また第１図におけるテ
ストアンドセント命令実行手段１０１としてテストアン
ドセット設定部（ＴＳＳ）１１およびテストアンドセッ
ト解除部（ＴＳＲ）１２が各プロセッサ（ＣＰＵ）１内
に示されており、また゛第１図におけるフラグ決定手段
１０２として、フラグ決定部（ＦＤＣ）１３が各プロセ
ッサ（ＣＰＵ）１内に設けられ、また第１図における共
用資源２００が複数の分割単位２０１に区分される如く
、記憶領域Ａ、は四組の部分記憶領域ＡＩ乃至Ａ４に区
分されており、更に第１図におけるフラグ３００として
、フラグＦ、乃至Ｆ４が各部分記憶領域Ａ＋乃至Ａ４に
対応して、共用メモリ （ＣＭ）２内の制ｗＪ領域ｂ１
乃至ｂ４に設けられている。
て二組のプロセッサ（ＣＰＵ）１が示すされ、また第１
図における共用資源２００として記憶領域Ａ０が共用メ
モＩＪ （ＣＭ）２内に示され、また第１図におけるテ
ストアンドセント命令実行手段１０１としてテストアン
ドセット設定部（ＴＳＳ）１１およびテストアンドセッ
ト解除部（ＴＳＲ）１２が各プロセッサ（ＣＰＵ）１内
に示されており、また゛第１図におけるフラグ決定手段
１０２として、フラグ決定部（ＦＤＣ）１３が各プロセ
ッサ（ＣＰＵ）１内に設けられ、また第１図における共
用資源２００が複数の分割単位２０１に区分される如く
、記憶領域Ａ、は四組の部分記憶領域ＡＩ乃至Ａ４に区
分されており、更に第１図におけるフラグ３００として
、フラグＦ、乃至Ｆ４が各部分記憶領域Ａ＋乃至Ａ４に
対応して、共用メモリ （ＣＭ）２内の制ｗＪ領域ｂ１
乃至ｂ４に設けられている。
第２図および第３図において、プロセッサ（ＣＰＵ）ｌ
−０に、記憶領域Ａ０内のアドレスａｘに格納されてい
るデータｄＸを読出し、所要の処理を施して再びアドレ
スａｘに書込む要求が発生すると、プロセッサ（ＣＰＵ
）１−０はフラグ決定部（ＦＤＣ）１３−０を起動し、
記憶領域Ａ。
−０に、記憶領域Ａ０内のアドレスａｘに格納されてい
るデータｄＸを読出し、所要の処理を施して再びアドレ
スａｘに書込む要求が発生すると、プロセッサ（ＣＰＵ
）１−０はフラグ決定部（ＦＤＣ）１３−０を起動し、
記憶領域Ａ。
に対応して仮想的に設けられたフラグＦ０と、アクセス
対象とするアドレスａ８とを指定するテストアンドセッ
ト設定命令ＴＳを伝達する。
対象とするアドレスａ８とを指定するテストアンドセッ
ト設定命令ＴＳを伝達する。
起動されたフラグ決定部（ＦＤＣ）１３−０は、受信し
たテストアンドセット設定命令ＴＳからフラグＦ、を抽
出しく第３図ステップＳ１）、フラグＦ０がプロセッサ
（ＣＰＵ）１−０に登録されているか否かを分析しくス
テップＳ２）、登録されていることを確認すると（ステ
ップＳ３）、次にテストアンドセット設定命令ＴＳから
アドレスａＸを抽出しくステップＳ４）、アドレスａ８
が何れの部分記憶領域Ａｉ （但しｉは１乃至４）内
に存在するかを分析しくステップＳ５）、例えば部分記
憶領域Ａ＋内に存在することを確認すると（ステップＳ
６）、部分記憶領域Ａ１に対応して設けられているフラ
グＦ１を決定した後（ステップＳ８）、受信した命令が
テストアンドセット設定命令ＴＳかテストアンドセント
解除命令ＴＲかを分析しくステップＳ８）、テストアン
ドセント設定命令ＴＳであることを確認すると、テスト
アンドセット設定部（ＴＳＳ）１１−０を起動しくステ
ップＳ９）、ステップＳ７において決定したフラグＦ＋
の共用メモリ （ＣＭ）２における制御領域す、を指定
する。
たテストアンドセット設定命令ＴＳからフラグＦ、を抽
出しく第３図ステップＳ１）、フラグＦ０がプロセッサ
（ＣＰＵ）１−０に登録されているか否かを分析しくス
テップＳ２）、登録されていることを確認すると（ステ
ップＳ３）、次にテストアンドセット設定命令ＴＳから
アドレスａＸを抽出しくステップＳ４）、アドレスａ８
が何れの部分記憶領域Ａｉ （但しｉは１乃至４）内
に存在するかを分析しくステップＳ５）、例えば部分記
憶領域Ａ＋内に存在することを確認すると（ステップＳ
６）、部分記憶領域Ａ１に対応して設けられているフラ
グＦ１を決定した後（ステップＳ８）、受信した命令が
テストアンドセット設定命令ＴＳかテストアンドセント
解除命令ＴＲかを分析しくステップＳ８）、テストアン
ドセント設定命令ＴＳであることを確認すると、テスト
アンドセット設定部（ＴＳＳ）１１−０を起動しくステ
ップＳ９）、ステップＳ７において決定したフラグＦ＋
の共用メモリ （ＣＭ）２における制御領域す、を指定
する。
起動されたテストアンドセント設定部（ＴＳＳ）１１−
０は、前述と同様の過程により、受信したテストアンド
セット設定命令ＴＳにより指定された制′ａＴｌＪｆ域
す、に設けられているフラグＦ。
０は、前述と同様の過程により、受信したテストアンド
セット設定命令ＴＳにより指定された制′ａＴｌＪｆ域
す、に設けられているフラグＦ。
の設定状態を分析し、空き状態に設定されている場合に
は、対応する部分記憶領域Ａ、が他のプロセッサ（ＣＰ
ＬＪ）１−１により使用されていないと判断し、直ちに
フラグＦ、を閉塞状態に設定した後、プロセッサ（ＣＰ
Ｕ）１−０に部分記憶領域Ａ、の使用を許容する。
は、対応する部分記憶領域Ａ、が他のプロセッサ（ＣＰ
ＬＪ）１−１により使用されていないと判断し、直ちに
フラグＦ、を閉塞状態に設定した後、プロセッサ（ＣＰ
Ｕ）１−０に部分記憶領域Ａ、の使用を許容する。
なおステップＳ２において、フラグＦ０が未登録と確認
された場合（ステップＳ３）、またはステップＳ５にお
いてアドレスａｘが記憶領域Ａ。
された場合（ステップＳ３）、またはステップＳ５にお
いてアドレスａｘが記憶領域Ａ。
の範囲外にあり、部分記憶領域Ａｉが決定されなかった
場合にはくステップＳ６）、受信したテストアンドセッ
ト設定命令ＴＳが異常である旨を表示する（ステップ５
ｌｌ）。
場合にはくステップＳ６）、受信したテストアンドセッ
ト設定命令ＴＳが異常である旨を表示する（ステップ５
ｌｌ）。
かかる状態で、他プロセツサ（ＣＰＵ）１−１に、記憶
領域Ａ、内のアドレスａ、に格納されているデータｄｙ
を読出し、所要の処理を施して再びアドレスａ、に書込
む要求が発生すると、プロセッサ（ＣＰＵ）１−１は前
述と同様にフラグ決定部（ＦＤＣ）１３−１を起動し、
記憶領域Ａ０に対応して仮想的に設けられたフラグＦ０
と、アクセス対象とするアドレスａ、とを指定するテス
トアンドセット設定命令ＴＳを伝達する。
領域Ａ、内のアドレスａ、に格納されているデータｄｙ
を読出し、所要の処理を施して再びアドレスａ、に書込
む要求が発生すると、プロセッサ（ＣＰＵ）１−１は前
述と同様にフラグ決定部（ＦＤＣ）１３−１を起動し、
記憶領域Ａ０に対応して仮想的に設けられたフラグＦ０
と、アクセス対象とするアドレスａ、とを指定するテス
トアンドセット設定命令ＴＳを伝達する。
起動されたフラグ決定部（ＦＤＣ）１３−Ｎ！、受信し
たテストアンドセット設定命令ＴＳに指定されているフ
ラグＦ、がプロセッサ（ＣＰＵ）１−１に登録済みであ
ることを確認した後（ステップＳ１乃至Ｓ３）、テスト
アンドセント設定命令ＴＳに指定されているアドレスａ
ｙを抽出しくステップＳ４）、アドレスａ、が何れの部
分記憶領域Ａｉ内に存在するかを分析しくステップＳ５
）、例えば部分記憶領域Ａ、内に存在することを確認す
ると（ステップＳ６）、部分記憶領域Ａ３に対応して設
けられているフラグＦ、を決定した後（ステップＳ８）
、受信した命令がテストアンドセット設定命令ＴＳであ
ることを確認すると（ステップＳ８）、テストアンドセ
ント設定部（ＴＳＳ）１１−１を起動しくステップＳ９
）、ステップＳ７において決定したフラグＦ、の制御領
域す、を指定する。
たテストアンドセット設定命令ＴＳに指定されているフ
ラグＦ、がプロセッサ（ＣＰＵ）１−１に登録済みであ
ることを確認した後（ステップＳ１乃至Ｓ３）、テスト
アンドセント設定命令ＴＳに指定されているアドレスａ
ｙを抽出しくステップＳ４）、アドレスａ、が何れの部
分記憶領域Ａｉ内に存在するかを分析しくステップＳ５
）、例えば部分記憶領域Ａ、内に存在することを確認す
ると（ステップＳ６）、部分記憶領域Ａ３に対応して設
けられているフラグＦ、を決定した後（ステップＳ８）
、受信した命令がテストアンドセット設定命令ＴＳであ
ることを確認すると（ステップＳ８）、テストアンドセ
ント設定部（ＴＳＳ）１１−１を起動しくステップＳ９
）、ステップＳ７において決定したフラグＦ、の制御領
域す、を指定する。
起動されたテストアンドセット設定部（ＴＳＳ）１１−
１は、前述と同様の過程により、受信したテストアンド
セット設定命令ＴＳにより指定された制御領域す、に設
けられているフラグＦ３の設定状態を分析し、空き状態
に設定されている場合には、対応する部分記憶領域Ａ、
が他のプロセッサ（ＣＰＵ）１−０により使用されてい
ないと判断し、直ちにフラグＦ３を閉塞状態に設定した
後、プロセッサ（ＣＰＵ）１−１に部分記憶領域Ａ、の
使用を許容する。
１は、前述と同様の過程により、受信したテストアンド
セット設定命令ＴＳにより指定された制御領域す、に設
けられているフラグＦ３の設定状態を分析し、空き状態
に設定されている場合には、対応する部分記憶領域Ａ、
が他のプロセッサ（ＣＰＵ）１−０により使用されてい
ないと判断し、直ちにフラグＦ３を閉塞状態に設定した
後、プロセッサ（ＣＰＵ）１−１に部分記憶領域Ａ、の
使用を許容する。
やがてプロセッサ（ＣＰＵ）１−０が、データｄ８に一
対する読出しおよび書込み処理を完了すると、プロセッ
サ（ＣＰＵ）１−０は前述と同様にフラグ決定部（ＦＤ
Ｃ）１３−０を起動し、記憶領域Ａ０に対応して仮想的
に設けられたフラグＦ。と、アクセスしたアドレスａｘ
とを指定するテストアンドセット解除命令ＴＲを伝達す
る。
対する読出しおよび書込み処理を完了すると、プロセッ
サ（ＣＰＵ）１−０は前述と同様にフラグ決定部（ＦＤ
Ｃ）１３−０を起動し、記憶領域Ａ０に対応して仮想的
に設けられたフラグＦ。と、アクセスしたアドレスａｘ
とを指定するテストアンドセット解除命令ＴＲを伝達す
る。
起動されたフラグ決定部（ＦＤＣ）１３−０は、受信し
たテストアンドセット解除命令ＴＲに指定されているフ
ラグＦ、がプロセッサ（ＣＰＵ）１−０に登録済みであ
ることを確認した後（ステップＳ１乃至Ｓ３）、テスト
アンドセット解除命令ＴＲに指定されているアドレスａ
ｘを抽出しくステップＳ４）、アドレスａＸが何れの部
分記憶領域Ａｔ内に存在するかを分析しくステップＳ５
）、部分記憶領域ＡＩ内に存在することを確認すると（
ステップＳ６）、部分記憶領域Ａ１に対応して設けられ
ているフラグＦ、を決定した後（ステップＳ８）、受信
した命令がテストアンドセット解除命令ＴＲであること
を確認すると（ステップＳ８）、テストアンドセット解
除部（ＴＳＲ）１２−０を起動しくステップ５ＩＯ）、
ステップＳ７において決定したフラグＦ１の制御領域ｂ
１を指定する。
たテストアンドセット解除命令ＴＲに指定されているフ
ラグＦ、がプロセッサ（ＣＰＵ）１−０に登録済みであ
ることを確認した後（ステップＳ１乃至Ｓ３）、テスト
アンドセット解除命令ＴＲに指定されているアドレスａ
ｘを抽出しくステップＳ４）、アドレスａＸが何れの部
分記憶領域Ａｔ内に存在するかを分析しくステップＳ５
）、部分記憶領域ＡＩ内に存在することを確認すると（
ステップＳ６）、部分記憶領域Ａ１に対応して設けられ
ているフラグＦ、を決定した後（ステップＳ８）、受信
した命令がテストアンドセット解除命令ＴＲであること
を確認すると（ステップＳ８）、テストアンドセット解
除部（ＴＳＲ）１２−０を起動しくステップ５ＩＯ）、
ステップＳ７において決定したフラグＦ１の制御領域ｂ
１を指定する。
起動されたテストアンドセット解除部（ＴＳＲ）１２−
０は、受信したテストアンドセット解除命令ＴＲにより
指定された制＜ｕ ＳＲ域ｂ１に設けられているフラグ
Ｆ１を空き状態に設定し、部分記憶領域Ａ、を他のプロ
セッサ（ＣＰＵ）ｌ−１にも使用可能とする。
０は、受信したテストアンドセット解除命令ＴＲにより
指定された制＜ｕ ＳＲ域ｂ１に設けられているフラグ
Ｆ１を空き状態に設定し、部分記憶領域Ａ、を他のプロ
セッサ（ＣＰＵ）ｌ−１にも使用可能とする。
以上の説明から明らかな如く、本実施例によれば、プロ
セッサ（ＣＰＵ）１−０が記憶領域Ａ０のアドレスａｘ
にアクセスを要求する際に、記憶領域Ａ０に対応して仮
想的に設けられたフラグＦ。と、アクセス対象とするア
ドレスａｌｌとを指定するテストアンドセット設定命令
ＴＳをフラグ決定部（ＦＤＣ）１３−０に伝達するのみ
で、アドレスａｘが存在する部分記憶領域ＡＩのみを閉
塞して使用可能とする為、アクセス対象とするアドレス
ａｘの所在する部分記憶領域Ａ、を何等意識する必要も
無い為、制御も簡単となり、また他のプロセッサ（ＣＰ
Ｕ）１−１は同一記憶領域Ａ０内の他の部分記憶領域Ａ
、に存在する他のアドレスａ、に、待合わせること無く
アクセス可能と存る。
セッサ（ＣＰＵ）１−０が記憶領域Ａ０のアドレスａｘ
にアクセスを要求する際に、記憶領域Ａ０に対応して仮
想的に設けられたフラグＦ。と、アクセス対象とするア
ドレスａｌｌとを指定するテストアンドセット設定命令
ＴＳをフラグ決定部（ＦＤＣ）１３−０に伝達するのみ
で、アドレスａｘが存在する部分記憶領域ＡＩのみを閉
塞して使用可能とする為、アクセス対象とするアドレス
ａｘの所在する部分記憶領域Ａ、を何等意識する必要も
無い為、制御も簡単となり、また他のプロセッサ（ＣＰ
Ｕ）１−１は同一記憶領域Ａ０内の他の部分記憶領域Ａ
、に存在する他のアドレスａ、に、待合わせること無く
アクセス可能と存る。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば記憶領域Ａ、は四組の部分記憶領域ＡＩ
乃至Ａ４に区分されるものに限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変わらない。
過ぎず、例えば記憶領域Ａ、は四組の部分記憶領域ＡＩ
乃至Ａ４に区分されるものに限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変わらない。
また本発明の対象となる処理単位１００および共用資源
２００は、図示されるマ°ロセツサ（ＣＰＵ）１および
共用メモリ （ＣＭ）２に限定されず、処理単位が複数
プロセッサに属する場合、単一プロセッサに属する場合
もあり、更にテストアンドセット命令実行手段１０１お
よびフラグ決定手段１０２が処理単位内に限定されぬ等
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変わらない。
２００は、図示されるマ°ロセツサ（ＣＰＵ）１および
共用メモリ （ＣＭ）２に限定されず、処理単位が複数
プロセッサに属する場合、単一プロセッサに属する場合
もあり、更にテストアンドセット命令実行手段１０１お
よびフラグ決定手段１０２が処理単位内に限定されぬ等
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおいて
、処理単位は共用資源の使用を要求する際に、使用対象
位置を指定するのみで、使用対象位置を含む分割単位の
みを他の処理単位に対して閉塞する為、他の分割単位に
対しては他の処理単位が並行して使用可能となり、処理
単位の制御を複雑化させること無く、共用資源の待合せ
が発生する機会が大幅に減少し、当該情報処理システム
の処理効率も向上する。
、処理単位は共用資源の使用を要求する際に、使用対象
位置を指定するのみで、使用対象位置を含む分割単位の
みを他の処理単位に対して閉塞する為、他の分割単位に
対しては他の処理単位が並行して使用可能となり、処理
単位の制御を複雑化させること無く、共用資源の待合せ
が発生する機会が大幅に減少し、当該情報処理システム
の処理効率も向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による情報処理システムを示す図、第３図は第２図
におけるフラグ決定過程を例示する図、第４図は従来あ
る情報処理システムの一例を示す図である。 図において、■はプロセッサ（ＣＰＵ） 、２は共用メ
モリ （ＣＭ） 、ｌ １はテストアンドセット設定部
（ＴＳＳ） 、１２はテストアンドセット解除部（ＴＳ
Ｒ）、１３はフラグ決定部（ＦＤＣ）、１００は処理単
位、１０１はテストアンドセント命令実行手段、１０２
はフラグ決定手段、２００は共用資源、２０１は分割単
位、３００はフラグ、木発ｇＡＩζＸ計青檀処理シスＬ 惠２図 ）ｆ−、実間へ原理口
施例による情報処理システムを示す図、第３図は第２図
におけるフラグ決定過程を例示する図、第４図は従来あ
る情報処理システムの一例を示す図である。 図において、■はプロセッサ（ＣＰＵ） 、２は共用メ
モリ （ＣＭ） 、ｌ １はテストアンドセット設定部
（ＴＳＳ） 、１２はテストアンドセット解除部（ＴＳ
Ｒ）、１３はフラグ決定部（ＦＤＣ）、１００は処理単
位、１０１はテストアンドセント命令実行手段、１０２
はフラグ決定手段、２００は共用資源、２０１は分割単
位、３００はフラグ、木発ｇＡＩζＸ計青檀処理シスＬ 惠２図 ）ｆ−、実間へ原理口
Claims (1)
- 【特許請求の範囲】 複数の処理単位（１００）が、共用資源（２００）を互
いに閉塞して自処理単位（１００）に使用可能とするテ
ストアンドセット命令実行手段（１０１）をそれぞれ具
備する情報処理システムにおいて、 前記共用資源（２００）を複数の分割単位（２０１）に
区分し、 前記各分割単位（２０１）に対応してそれぞれ閉塞用の
フラグ（３００）を設け、 前記各処理単位（１００）が前記共用資源（２００）の
使用を要求する際に、使用対象位置を示すアドレス（ａ
＿ｘ）を指定し、 前記各処理単位（１００）に、前記使用要求およびアド
レス（ａ＿ｘ）に基づき、使用対象位置を含む前記分割
単位（２０１）に対応するフラグ（３００）を決定する
フラグ決定手段（１０２）を設け、 前記フラグ決定手段（１０２）が決定したフラグ（３０
０）を前記テストアンドセット命令実行手段（１０１）
に伝達することより、前記テストアンドセット命令実行
手段（１０１）が前記フラグ（３００）に対応する分割
単位（２０１）のみを閉塞して自処理単位（１００）に
使用可能とすることを特徴とする共用資源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280789A JPH02242363A (ja) | 1989-03-15 | 1989-03-15 | 共用資源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280789A JPH02242363A (ja) | 1989-03-15 | 1989-03-15 | 共用資源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02242363A true JPH02242363A (ja) | 1990-09-26 |
Family
ID=13210978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6280789A Pending JPH02242363A (ja) | 1989-03-15 | 1989-03-15 | 共用資源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02242363A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06119232A (ja) * | 1992-06-16 | 1994-04-28 | Internatl Business Mach Corp <Ibm> | 共用データ記憶制御システム、マスター処理装置の設定方法、及びデータ複写方法 |
| JP2009230757A (ja) * | 2008-03-24 | 2009-10-08 | Nvidia Corp | 共有メモリに対するアトミックな更新を可能にするロックメカニズム |
| JP2014225058A (ja) * | 2013-05-15 | 2014-12-04 | 京セラドキュメントソリューションズ株式会社 | 画像形成装置及び割り込み制御方法 |
-
1989
- 1989-03-15 JP JP6280789A patent/JPH02242363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06119232A (ja) * | 1992-06-16 | 1994-04-28 | Internatl Business Mach Corp <Ibm> | 共用データ記憶制御システム、マスター処理装置の設定方法、及びデータ複写方法 |
| JP2009230757A (ja) * | 2008-03-24 | 2009-10-08 | Nvidia Corp | 共有メモリに対するアトミックな更新を可能にするロックメカニズム |
| US8375176B2 (en) | 2008-03-24 | 2013-02-12 | Nvidia Corporation | Lock mechanism to enable atomic updates to shared memory |
| JP2014225058A (ja) * | 2013-05-15 | 2014-12-04 | 京セラドキュメントソリューションズ株式会社 | 画像形成装置及び割り込み制御方法 |
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