JPH02243019A - 論理ゲート回路装置 - Google Patents
論理ゲート回路装置Info
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- JPH02243019A JPH02243019A JP1193793A JP19379389A JPH02243019A JP H02243019 A JPH02243019 A JP H02243019A JP 1193793 A JP1193793 A JP 1193793A JP 19379389 A JP19379389 A JP 19379389A JP H02243019 A JPH02243019 A JP H02243019A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/0813—Threshold logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は入力信号の大きさを判定して判定信号を出力
する論理ゲート回路装置に係り、特に回路サイズを大き
くすることなく動作速度を速めた論理ゲート回路装置に
関する。
する論理ゲート回路装置に係り、特に回路サイズを大き
くすることなく動作速度を速めた論理ゲート回路装置に
関する。
この種の論理ゲート回路は、少なくとも予め決められた
数のディジタル入力信号が論ＩＭ値”１ ｔｙにあるか
、又は一つ若しくは複数のアナログ入力信号がある予め
決められた閾値電圧より大きい若しくは小さいかにより
、論理値“１”又は論理値Ｉｔ Ｏ”レベルの信号を発
生するもので、この種の機能を必要とするシステムに採
用されている。
数のディジタル入力信号が論ＩＭ値”１ ｔｙにあるか
、又は一つ若しくは複数のアナログ入力信号がある予め
決められた閾値電圧より大きい若しくは小さいかにより
、論理値“１”又は論理値Ｉｔ Ｏ”レベルの信号を発
生するもので、この種の機能を必要とするシステムに採
用されている。
アメリカ合衆国筒３，７１５，６０３号特許明細書には
、この種の回路としてのあるタイプの閾値論理ゲート回
路が示されており、同回路においては、並列接続した複
数のトランジスタゲートによりそれぞれ構成された１１
及び第２アレイを備え、各トランジスタゲートは両アレ
イに対して共通の入力を有するようになっている。 また、アメリカ合衆国筒３，４３３，９７８号特許明細
書には、低出力インピーダンスの多数決論理反転回路が
示されており、同回路においては、複数のトランジスタ
のエミツタに複数の論理入力信号端子が共通接続されて
おり、これらのトランジスタのベースは共に接地され、
かつ一つのトランジスタのコレクタは他のトランジスタ
のベースに接続されている。 また、アメリカ合衆国１！３，９１６，２１５号特許明
細書には、複数組のトランジスタ対を有するプログラマ
ブル論理ゲート回路が示されており、同回路においては
、各組のトランジスタのエミッタは共通接続されていて
、ディジタル差動比較器が最終的な論理状態を表す信号
を出力するようになっている。 また、アメリカ合衆国筒３，３７８，６９５号特許明細
書には、複数組の並列トランジスタ対と一つのマルチエ
ミッタ型トランジスタとを使用した論理回路が示されて
おり、同回路においては、複数の入力は二つのトランジ
スタのベースにそれぞれ接続されている。
、この種の回路としてのあるタイプの閾値論理ゲート回
路が示されており、同回路においては、並列接続した複
数のトランジスタゲートによりそれぞれ構成された１１
及び第２アレイを備え、各トランジスタゲートは両アレ
イに対して共通の入力を有するようになっている。 また、アメリカ合衆国筒３，４３３，９７８号特許明細
書には、低出力インピーダンスの多数決論理反転回路が
示されており、同回路においては、複数のトランジスタ
のエミツタに複数の論理入力信号端子が共通接続されて
おり、これらのトランジスタのベースは共に接地され、
かつ一つのトランジスタのコレクタは他のトランジスタ
のベースに接続されている。 また、アメリカ合衆国１！３，９１６，２１５号特許明
細書には、複数組のトランジスタ対を有するプログラマ
ブル論理ゲート回路が示されており、同回路においては
、各組のトランジスタのエミッタは共通接続されていて
、ディジタル差動比較器が最終的な論理状態を表す信号
を出力するようになっている。 また、アメリカ合衆国筒３，３７８，６９５号特許明細
書には、複数組の並列トランジスタ対と一つのマルチエ
ミッタ型トランジスタとを使用した論理回路が示されて
おり、同回路においては、複数の入力は二つのトランジ
スタのベースにそれぞれ接続されている。
しかし、これらの従来例のいずれにも１回路を構成する
各々のトランジスタ手段又はトランジスタアレイのため
に個別のゲート入力を有するとともに、これらの個別の
入力を利用して閾値基準レベルを可変にするようにした
論理回路は示されていない。 一方、例えば、第１の並列トランジスタアレイの各ゲー
トに異なるバイアス又は電圧を付与することにより、予
め決められた回路動作点が変更又は設定されるようにし
て、基準閾値を可変にするような閾値論理検出器の実現
が望まれていた。さらに、論理ゲート回路装置が、回路
サイズをあまり大きくすることなく、高速動作するよう
に実現され、また重み付けされた複数入力を許容するな
らば、当該技術分野及び産業界にとりできわめて有益で
あろう。 本発明は上記のような要求に基づいてなされたもので、
その目的は次のよう゛な点のいずれか又は全てを可能な
らしめる論理ゲート回路装置を提供することにある。 ■Ｈ値論理検出におけるスイッチングスピードを速める
こと。 ■前記スイッチングスピードの高速化を回路サイズを大
きくすくことなく実現すること。 ■非常に小さな電流変化で大きな電圧変化がもたらされ
るようにすること。 ■基準ＩＪ４１１！電圧又は入力数を可変にすること。 ■重み付け（ウェイト付け）された入力信号源を許容で
きるようにすること。
各々のトランジスタ手段又はトランジスタアレイのため
に個別のゲート入力を有するとともに、これらの個別の
入力を利用して閾値基準レベルを可変にするようにした
論理回路は示されていない。 一方、例えば、第１の並列トランジスタアレイの各ゲー
トに異なるバイアス又は電圧を付与することにより、予
め決められた回路動作点が変更又は設定されるようにし
て、基準閾値を可変にするような閾値論理検出器の実現
が望まれていた。さらに、論理ゲート回路装置が、回路
サイズをあまり大きくすることなく、高速動作するよう
に実現され、また重み付けされた複数入力を許容するな
らば、当該技術分野及び産業界にとりできわめて有益で
あろう。 本発明は上記のような要求に基づいてなされたもので、
その目的は次のよう゛な点のいずれか又は全てを可能な
らしめる論理ゲート回路装置を提供することにある。 ■Ｈ値論理検出におけるスイッチングスピードを速める
こと。 ■前記スイッチングスピードの高速化を回路サイズを大
きくすくことなく実現すること。 ■非常に小さな電流変化で大きな電圧変化がもたらされ
るようにすること。 ■基準ＩＪ４１１！電圧又は入力数を可変にすること。 ■重み付け（ウェイト付け）された入力信号源を許容で
きるようにすること。
上記目的を達成するために、本発明の構成上の特徴は論
理ゲート回路装置を、基本的には、次のように構成した
ことにある。 この回路は基準を設定する第１の半導体タイプの１！１
トランジスタ手段又はトランジスタアレイと、該第１ト
ランジスタ手段又はトランジスタアレイに直列に接続さ
れるとともにコンプリメンタリな第２トランジスタアレ
イと、これらの間の電圧を入力するインバータとにより
構成されている。 前記第１トランジスタ手段又はトランジスタアレイの各
トランジスタのソースは基準電圧に接続された又は接地
され、それらのドレインはインバータ手段の入力として
の共通回路点に接続され、それらのゲートは基準電圧に
接続され又は接地されている。第２トランジスタアレイ
は第２の半導体タイプの複数のトランジスタの並列回路
で構成され、各トランジスタのドレインは前記共通回路
点に接続され、それらの各ソースは基準電圧に接続され
又は接地され、それらの各ゲートはモニタすべき入力信
号を受けるようなっている。 また１本発明に係る論理ゲート回路装置の構成をより具
体化すると、同装置は次の（１）〜（１３）のように構
成される。 （１）基準電圧源と、ソースを接地し、ドレインを共通
回路点に接続し、かつゲートを前記基準電圧源に接続し
又は接地してなる第１のゲート導通制御タイプの第１の
トランジスタ手段であって、予め決められた回路動作点
を設定するために、該ＩＩＩのゲート導通制御タイプが
ＮＭＯ５であれば前記ゲートの少なくとも一つを前記基
準電圧源に接続し、該第１のゲート導通制御タイプがＰ
Ｍ○Ｓであれば前記ゲートの少なくとも一つトを接地し
たトランジスタ手段と、第２のゲート導通制御タイプの
複数の並列トランジスタのアレイであって、該アレイは
前記第１トランジスタ手段とコンプリメンタリであり、
各トランジスタのドレインを前記共通回路点に接続し、
各トランジスタのソースを前記基準電圧源に接続し、か
つ選択されたトランジスタのゲートをモニタされるべき
入力信号を受けるために設けてなるアレイと、前記共通
回路点の電圧が予め決められたレベルを越えたとき、出
力が状態変化するように入力を前記共通回路点に接１さ
せてなる双費定インバータ手段とにより構成される。 （２）基準電圧源と、ソースを前記基準電圧源に接続し
、ドレインを共通回路点に接続し、かつゲートを前記基
準電圧源に接続し又は接地してなる第１のＰＭＯＳタイ
プのトランジスタ手段であって、予め決められた回路動
作点を設定するために。 前記ゲートの少なくとも一つを接地したトランジスタ手
段と、前記第１トランジスタ手段とコンプリメンタリで
あるＮＭＯＳタイプの複数の並列トランジスタのアレイ
であって、各トランジスタのドレインを前記共通回路点
に接続し、各トランジスタのソースを接地し、かつ選択
されたトランジスタのゲートをモニタされるべき入力信
号を受けるために設けてなるアレイと、前記共通回路点
の電圧が予め決められたレベルを越えたとき、出力が状
態変化するように入力を前記共通回路点に接続させてな
る双安定インバータ手段と により構成される。 （３）前記（１）の論理ゲート回路装置において、前記
第１のトランジスタ手段はＮＭＯＳタイプのトランジス
タで構成され、かつ前記複数の並列トランジスタのアレ
イはＰＭＯＳタイプのトランジスタで構成され、前記Ｎ
ＭＯＳタイプのトランジスタのゲートの少なくとも一つ
を基準電圧源に接続してなるように構成される。 （４）前記（１）の論理ゲート回路装置において、前記
第１のゲート導通制御タイプの一つのトランジスタ手段
及び前記第２のゲート導通制御タイプの一つのトランジ
スタ手段からなる選択されたコンプリメンタリ対の各ト
ランジスタ手段は、それぞれほぼ同一量の電流を流すよ
うに構成される。 （５）前記（１）の論理ゲート回路装置において、前記
複数の並列トランジスタのアレイ内の少なくとも一つの
トランジスタを通過する電流量に実質的に等しい電流量
を流すように適合されているある幅の導通チャンネルを
含むように、前記第１のトランジスタ手段を適合させる
ことにより、入力が重み付けされるように構成される。 （６）前記（１）の論理ゲート回路装置において、前記
第１のトランジスタ手段を通過する電流量に実質的に等
しい電流量を流すように適合されているある幅の導通チ
ャンネルを含むように、前記複数の並列トランジスタの
アレイ内の一つ若しくはそれ以上のトランジスタを適合
させることにより、入力が重み付けされるように構成さ
れる。 （７）基準電圧源と、第１のゲート導通制御タイプの複
数の並列トランジスタからなる第１アレイであって、各
トランジスタのソースを前記基準電圧源に接続し、各ト
ランジスタのドレインを共通回路点に接続し、かつ選択
されたトランジスタのゲートを前記基準電圧源に接続し
又は接地してなり、予め決められた回路動作点を設定す
るために、該第１のゲート導通制御タイプがＮＭＯ５で
あれば前記ゲートの少なくとも一つを前記基準電圧源に
接続し、該第１のゲート導通制御タイプがＰＭＯＳであ
れば前記ゲートの少なく一つを接地した第１アレイと、
第２のゲート導通制御タイプの複数の並列トランジスタ
からなるとともに、前記第１アレイの各トランジスタに
対して一つのトランジスタを有する同第１アレイとコン
プリメンタリな第２アレイであって、各トランジスタの
ドレインを前記共通回路点に接続し、各トランジスタの
ソースを接地し、かつ選択されたトランジスタのゲート
をモニタされるべき入力信号を受けるために設けてなる
第２アレイと、前記共通回路点の電圧が予め決められた
レベルを越えたとき、出力が状態変化するように入力を
前記共通回路点に接続させてなる双安定インバータ手段
とにより構成される。 （８）前記（７）の論理ゲート回路装置において、複数
の並列トランジスタからなる前記第１アレイがＰＭＯＳ
タイプのトランジスタで構成され、かつ複数の並列トラ
ンジスタからなる前記第２アレイがＮＭＯＳタイプのト
ランジスタで構成される。 （９）基準電圧源と、複数のＮＭＯＳタイプの並列トラ
ンジスタからなる第１アレイであって、各トランジスタ
のソースを接地し、各トランジスタのドレインを共通回
路点に接続し、かつ予め決められた回路動作点を設定す
るために選択されたトランジスタのゲートを前記基準電
圧源に接続し又は接地してなり、前記ゲートの少なくと
も一つを前記基準電圧源に接続した第１アレイと、複数
のＰＭＯＳタイプの並列トランジスタからなるとともに
、前記第１アレイの各トランジスタに対して一つのトラ
ンジスタを有する同第１アレイとコンプリメンタリな１
！２アレイであって、 １））ランジスタのドレイン
を前記共通回路点に接続し、各トランジスタのソースを
前記基準電圧源に接続し、かつ選択されたトランジスタ
のゲートをモニタされるべき入力信号を受けるために設
けてなる第２アレイと、ｍ記共通回路点の電圧が予め決
められたレベルを越えたとき、出力が状態変化するよう
に入力を前記共通回路点に接続させてなる双安定インバ
ータ手段とにより構成される。 （１０）前記（７）の論理ゲート回路装置において、前
記第１アレイの選択されたトランジスタのゲートを前記
基準電圧源に接続し、かつ前記第１アレイの選択されな
かったトランジスタのゲートを接地して、同第１アレイ
のトランジスタを通して流れる電流で同第１アレイのト
ランジスタの数を決定するとともに、闇値レベルを決定
するように構成される。 （１１）前記（７）の論理ゲート回路装置において、前
記ｊｌｌのゲート導通制御タイプの一つのトランジスタ
手段及び前記第２のゲート導通制御タイプの一つのトラ
ンジスタ手段からなる選択されたコンプリメンタリ対の
各トランジスタは、それぞれほぼ同一量の電流を流すよ
うに構成される。 （１２）前記（７）の論理ゲート回路装置において、前
記複数の並列トランジスタの第２アレイ内の一つのトラ
ンジスタを通過する電流量に実質的に等しい電流量を流
すように適合されているある幅の導通チャンネルを含む
ように、前記ｆＪ１のトランジスタアレイの一つのトラ
ンジスタを適合させることにより、入力が重み付けされ
るように構成される。 （１３）前記（７）の論理ゲート回路装置において、前
記第１のトランジスタ手段を通過する電流量に実質的に
等しい電流量を流すように適合されているある幅の導通
チャンネルを含むように、前記複数の並列トランジスタ
のアレイ内の一つ若しくはそれ以上のトランジスタを適
合させることにより、入力が重み付けされるように構成
される。
理ゲート回路装置を、基本的には、次のように構成した
ことにある。 この回路は基準を設定する第１の半導体タイプの１！１
トランジスタ手段又はトランジスタアレイと、該第１ト
ランジスタ手段又はトランジスタアレイに直列に接続さ
れるとともにコンプリメンタリな第２トランジスタアレ
イと、これらの間の電圧を入力するインバータとにより
構成されている。 前記第１トランジスタ手段又はトランジスタアレイの各
トランジスタのソースは基準電圧に接続された又は接地
され、それらのドレインはインバータ手段の入力として
の共通回路点に接続され、それらのゲートは基準電圧に
接続され又は接地されている。第２トランジスタアレイ
は第２の半導体タイプの複数のトランジスタの並列回路
で構成され、各トランジスタのドレインは前記共通回路
点に接続され、それらの各ソースは基準電圧に接続され
又は接地され、それらの各ゲートはモニタすべき入力信
号を受けるようなっている。 また１本発明に係る論理ゲート回路装置の構成をより具
体化すると、同装置は次の（１）〜（１３）のように構
成される。 （１）基準電圧源と、ソースを接地し、ドレインを共通
回路点に接続し、かつゲートを前記基準電圧源に接続し
又は接地してなる第１のゲート導通制御タイプの第１の
トランジスタ手段であって、予め決められた回路動作点
を設定するために、該ＩＩＩのゲート導通制御タイプが
ＮＭＯ５であれば前記ゲートの少なくとも一つを前記基
準電圧源に接続し、該第１のゲート導通制御タイプがＰ
Ｍ○Ｓであれば前記ゲートの少なくとも一つトを接地し
たトランジスタ手段と、第２のゲート導通制御タイプの
複数の並列トランジスタのアレイであって、該アレイは
前記第１トランジスタ手段とコンプリメンタリであり、
各トランジスタのドレインを前記共通回路点に接続し、
各トランジスタのソースを前記基準電圧源に接続し、か
つ選択されたトランジスタのゲートをモニタされるべき
入力信号を受けるために設けてなるアレイと、前記共通
回路点の電圧が予め決められたレベルを越えたとき、出
力が状態変化するように入力を前記共通回路点に接１さ
せてなる双費定インバータ手段とにより構成される。 （２）基準電圧源と、ソースを前記基準電圧源に接続し
、ドレインを共通回路点に接続し、かつゲートを前記基
準電圧源に接続し又は接地してなる第１のＰＭＯＳタイ
プのトランジスタ手段であって、予め決められた回路動
作点を設定するために。 前記ゲートの少なくとも一つを接地したトランジスタ手
段と、前記第１トランジスタ手段とコンプリメンタリで
あるＮＭＯＳタイプの複数の並列トランジスタのアレイ
であって、各トランジスタのドレインを前記共通回路点
に接続し、各トランジスタのソースを接地し、かつ選択
されたトランジスタのゲートをモニタされるべき入力信
号を受けるために設けてなるアレイと、前記共通回路点
の電圧が予め決められたレベルを越えたとき、出力が状
態変化するように入力を前記共通回路点に接続させてな
る双安定インバータ手段と により構成される。 （３）前記（１）の論理ゲート回路装置において、前記
第１のトランジスタ手段はＮＭＯＳタイプのトランジス
タで構成され、かつ前記複数の並列トランジスタのアレ
イはＰＭＯＳタイプのトランジスタで構成され、前記Ｎ
ＭＯＳタイプのトランジスタのゲートの少なくとも一つ
を基準電圧源に接続してなるように構成される。 （４）前記（１）の論理ゲート回路装置において、前記
第１のゲート導通制御タイプの一つのトランジスタ手段
及び前記第２のゲート導通制御タイプの一つのトランジ
スタ手段からなる選択されたコンプリメンタリ対の各ト
ランジスタ手段は、それぞれほぼ同一量の電流を流すよ
うに構成される。 （５）前記（１）の論理ゲート回路装置において、前記
複数の並列トランジスタのアレイ内の少なくとも一つの
トランジスタを通過する電流量に実質的に等しい電流量
を流すように適合されているある幅の導通チャンネルを
含むように、前記第１のトランジスタ手段を適合させる
ことにより、入力が重み付けされるように構成される。 （６）前記（１）の論理ゲート回路装置において、前記
第１のトランジスタ手段を通過する電流量に実質的に等
しい電流量を流すように適合されているある幅の導通チ
ャンネルを含むように、前記複数の並列トランジスタの
アレイ内の一つ若しくはそれ以上のトランジスタを適合
させることにより、入力が重み付けされるように構成さ
れる。 （７）基準電圧源と、第１のゲート導通制御タイプの複
数の並列トランジスタからなる第１アレイであって、各
トランジスタのソースを前記基準電圧源に接続し、各ト
ランジスタのドレインを共通回路点に接続し、かつ選択
されたトランジスタのゲートを前記基準電圧源に接続し
又は接地してなり、予め決められた回路動作点を設定す
るために、該第１のゲート導通制御タイプがＮＭＯ５で
あれば前記ゲートの少なくとも一つを前記基準電圧源に
接続し、該第１のゲート導通制御タイプがＰＭＯＳであ
れば前記ゲートの少なく一つを接地した第１アレイと、
第２のゲート導通制御タイプの複数の並列トランジスタ
からなるとともに、前記第１アレイの各トランジスタに
対して一つのトランジスタを有する同第１アレイとコン
プリメンタリな第２アレイであって、各トランジスタの
ドレインを前記共通回路点に接続し、各トランジスタの
ソースを接地し、かつ選択されたトランジスタのゲート
をモニタされるべき入力信号を受けるために設けてなる
第２アレイと、前記共通回路点の電圧が予め決められた
レベルを越えたとき、出力が状態変化するように入力を
前記共通回路点に接続させてなる双安定インバータ手段
とにより構成される。 （８）前記（７）の論理ゲート回路装置において、複数
の並列トランジスタからなる前記第１アレイがＰＭＯＳ
タイプのトランジスタで構成され、かつ複数の並列トラ
ンジスタからなる前記第２アレイがＮＭＯＳタイプのト
ランジスタで構成される。 （９）基準電圧源と、複数のＮＭＯＳタイプの並列トラ
ンジスタからなる第１アレイであって、各トランジスタ
のソースを接地し、各トランジスタのドレインを共通回
路点に接続し、かつ予め決められた回路動作点を設定す
るために選択されたトランジスタのゲートを前記基準電
圧源に接続し又は接地してなり、前記ゲートの少なくと
も一つを前記基準電圧源に接続した第１アレイと、複数
のＰＭＯＳタイプの並列トランジスタからなるとともに
、前記第１アレイの各トランジスタに対して一つのトラ
ンジスタを有する同第１アレイとコンプリメンタリな１
！２アレイであって、 １））ランジスタのドレイン
を前記共通回路点に接続し、各トランジスタのソースを
前記基準電圧源に接続し、かつ選択されたトランジスタ
のゲートをモニタされるべき入力信号を受けるために設
けてなる第２アレイと、ｍ記共通回路点の電圧が予め決
められたレベルを越えたとき、出力が状態変化するよう
に入力を前記共通回路点に接続させてなる双安定インバ
ータ手段とにより構成される。 （１０）前記（７）の論理ゲート回路装置において、前
記第１アレイの選択されたトランジスタのゲートを前記
基準電圧源に接続し、かつ前記第１アレイの選択されな
かったトランジスタのゲートを接地して、同第１アレイ
のトランジスタを通して流れる電流で同第１アレイのト
ランジスタの数を決定するとともに、闇値レベルを決定
するように構成される。 （１１）前記（７）の論理ゲート回路装置において、前
記ｊｌｌのゲート導通制御タイプの一つのトランジスタ
手段及び前記第２のゲート導通制御タイプの一つのトラ
ンジスタ手段からなる選択されたコンプリメンタリ対の
各トランジスタは、それぞれほぼ同一量の電流を流すよ
うに構成される。 （１２）前記（７）の論理ゲート回路装置において、前
記複数の並列トランジスタの第２アレイ内の一つのトラ
ンジスタを通過する電流量に実質的に等しい電流量を流
すように適合されているある幅の導通チャンネルを含む
ように、前記ｆＪ１のトランジスタアレイの一つのトラ
ンジスタを適合させることにより、入力が重み付けされ
るように構成される。 （１３）前記（７）の論理ゲート回路装置において、前
記第１のトランジスタ手段を通過する電流量に実質的に
等しい電流量を流すように適合されているある幅の導通
チャンネルを含むように、前記複数の並列トランジスタ
のアレイ内の一つ若しくはそれ以上のトランジスタを適
合させることにより、入力が重み付けされるように構成
される。
前記のように構成した本発明においては、第１トランジ
スタ手段又はトランジスタアレイが、接地され又は基準
電圧源に接続されたゲートの作用により、負荷カーブ（
電流−電圧特性）上の動作点を設定するように作用する
。一方、第２トランジスタアレイは、そのゲートに供給
される入力に応じて、電流−電圧特性で決まるドレイン
電流を流す、このとき、第２トランジスタアレイを流れ
る前記電流を、Ｊｌｌ）ランジスタ手段又はトランジス
タアレイドレインにより発生されている電流でバランス
するように、共通回路点の電圧が変化し、インバータ手
段が該電圧変化に応じてその出力を切り換える。
スタ手段又はトランジスタアレイが、接地され又は基準
電圧源に接続されたゲートの作用により、負荷カーブ（
電流−電圧特性）上の動作点を設定するように作用する
。一方、第２トランジスタアレイは、そのゲートに供給
される入力に応じて、電流−電圧特性で決まるドレイン
電流を流す、このとき、第２トランジスタアレイを流れ
る前記電流を、Ｊｌｌ）ランジスタ手段又はトランジス
タアレイドレインにより発生されている電流でバランス
するように、共通回路点の電圧が変化し、インバータ手
段が該電圧変化に応じてその出力を切り換える。
以下、本発明の詳細な説明する。
本発明は、新規な論理ゲート回路内に設けた具なる半導
体タイプのトランジスタのコンプリメンタリな出力特性
（電流−電圧特性）を利用している０例えば、ＮＭｏ５
トランジスタのゲート電圧を高くすれば、ドレイン電流
は増加し、一方、ＰＭＯＳトランジスタのゲート電圧を
高くすれば。 ドレイン電流は減少する。これらのコンプリメンタリ特
性をマツチングすることにより、ゲート回路の動作スピ
ードを速めることができるとともに。 閾値可変性能をもたせることができる。 第１図はこｄらの理論を具体化した回路を示している。 ＰＭＯＳ）ランジスタＰＩ、Ｐ２・・・Ｐｎからなる並
列アレイは、各トランジスタＰＩ、Ｐ２・・・Ｐｏのソ
ースＳを、例えば電力供ＭＭのような既知の基準電圧Ｖ
Ｒに接続させている。 ＰＭＯＳトランジスタＰ１．Ｐ２・・・Ｐｏの各ドレイ
ンＤは共通回路点Ｂに接続されている。 ＰＭＯＳ）
ランジスタＰ Ｌ、Ｐ ２・・・Ｐｌ、ｌの各ゲートＡ
ｒ 、 Ａ ｔ・・・Ａｎは共通回路点Ｂの基準電圧を
設定するために利用されており、該基準電圧は必要又は
希望に応じて変更される。すなわち、第１アレイの予め
決められた数のゲート、例えばゲートＡ＋ ｐ Ａ ２
Ｐ Ａ ａが基準電圧ＶＲに接続され、かつ残りのｇ
ｌｌアレイのゲートＡ４・・・Ａ、が接地される。 このようにして、第１アレイのより多くのゲートが接地
されるほど、第１アレイのトランジスタを流れるトータ
ル電流は増加する０回路点Ｂの電圧は、第１アレイのト
ランジスタを介して流れる電流量の関数として、すなわ
ちＰＭＯＳ）ランジスタのオンしている数の関数として
、変化する。 ＮＭｏ５トランジスタＮ ＋ 、 Ｎ ２・・・Ｎｏの
ような１１２半導体タイプの複数のトランジスタからな
る第２並列アレイは、複数の並列トランジスタＰ１、Ｐ
２・・・Ｐｌ、ｌからなる第１アレイに対してコンプリ
メンタリである。ｊＩ２アレイ内には、第１アレイにお
ける各トランジスタＰ１．Ｐ２・・・Ｐ、１に対応して
一つのトランジスタが設けられている。 入力に重み付け（ウェイト付け）をするために、同人力
に対応したＰＭＯＳ−ＮＭＯＳ）ランジスタ対の幅は、
他のトランジスタ対と比較して、広げられ又は狭められ
る。さらに、移動度差を補償してそれぞれにほぼ等しい
電流をもたらすために。 各ＰＭＯＳ−ＮＭＯＳ）ランジスタ対の相対的な幅を調
節することが好ましい。 １１２アレイの各トランジスタＮ ＋ 、 Ｎ ２・・
・Ｎｎのソースはそれぞれ接地され、それらのドレイン
はそれぞれ共通回路点Ｂに接続されている。そのＮＭＯ
Ｓ）ランジスタＮ ＋ 、 Ｎ ２・・・Ｎｎの各ゲー
）ＩＮ＋、ＩＮ２・・・ＩＮ、は種々の論理入力信号を
受けるように適合されるようになっている。 第１図の点線右側部分には１回路点Ｂに接続された入力
と出力ＯＵＴを有する双安定インバータ回路Ｅが設けら
れている。この種の双安定インバータ回路は当業者に・
よく知られているものであり。 回路点Ｂにおける入力がスイッチング点である予め決め
られた閾値より高く又は低くなったとき、ある状態から
他の状態へ切り換わるものである。 このインバータ回路Ｅは高利得かつ高感度の増幅器であ
り、これは入力における僅かな変化を大出力変化に増幅
するために使用されている。双安定インバータ回路Ｅの
閾値が固定されていると仮定すれば、論理回路が状態を
換える閾値レベルは、接地されている第１アレイのトラ
ンジスタゲートＡ １． Ａ ２等の数を変更すること
により、効果的に変えることができる。 もし、基準トランジスタのいくつか又は全てが合体され
る（プログラム性能のいくつか又は全てをなくす）なら
ば、ＰＭＯＳ）ランジスタとＮＭＯＳ）ランジスタとの
役割を反対にすることによっても、すなわち複数の入力
のために複数のＰＭＯＳゲートを使用し、かつ基準設定
のために複数のＮＭＯＳゲートを使用することによって
も、消費電力とサイズは保存される。 第２図は第１図に説明されている回路の変形例を示して
いる。単一のＮＭＯＳ）ランジスタのソースＳは接地さ
れ、そのドレインＤは共通回路点Ｂに接続されている。 また、そのゲートは基準電圧ＶＲに接続されている。１
１１図の第１アレイに換えて一つのトランジスタを代用
することは集積回路密度を高くするが、簡単に取り外し
可能な装置又は他の論理回路による論理レベル又は基準
値の装置製造後における設定変更を妨げる。複数の並列
トランジスタからなる第２アレイは前記実施例の複数の
ＮＭＯＳ）ランジスタを複数のＰＭＯＳトランジスタで
置換したものであり、第１図で示したものと構造及び機
能の点で実質的に同一である。ＮＭＯＳ及びＰＭＯＳタ
イプのトランジスタ群の配置は前記実施例と同じである
が、それらのゲートが入力であったり、また基準である
ことは変更されている。すなわち、第１アレイのＮＭＯ
Ｓトランジスタのゲートは基準電圧に接続され、第２ア
レイのＰＭＯＳ）ランジスタのゲートには入力信号が供
給されるようになっている。そして、第１アレイのＮＭ
ＯＳ）ランジスタのソースＳは接地され、そのドレイン
は共通回路点Ｂに接続されている。また、第２アレイの
ＰＭＯ３）ランジスタ群のソースＳは基準電圧ＶＲに接
続され、それらのドレインＤは共通回路点Ｂに接続され
ている。 第３図には、並列接続された異なる数のＮＭＯＳトラン
ジスタのための典型的な出力特性（電流対電圧ｖ８の特
性）が実線で示されており、ＰＭＯＳのための典型的な
出力特性が点線で示されている。ＮＭＯＳ）ランジスタ
におけるドレイン電圧が増加すると、 ドレイン電流も
該トランジスタが飽和するまで増加し、それ以上の入力
ドレイン電圧における増加はドレイン電流のはつきりし
た変化をもはや引き起こさなくなる。このことは、電圧
Ｖａの大きな値にて、実線カーブの比較的水平な部分に
より表されている。しかしながら、ＰＭＯＳトランジス
タにとっては、反対になる。電圧ＶＢが減少すると、
ドレイン電流は該トランジスタが飽和に達するまで増加
し、その時点で該電流カーブも比較的水平になる０本発
明はこれらのＮＭＯＳ及びＰＭＯＳ）ランジスタのコン
プリメンタリ特性を利用している。電圧及び電流レベル
値は、８ＭＯ８及びＰＭＯ５）ランジスタがそれぞれ同
一量の電流を流すグラフ上の部分を共有するように（す
なわち、動作点として）定義される。これは、ＮＭＯＳ
特性（実線） とＰＭＯＳ特性（破線）との交点により
、図示されている。例えば、導通している全てのＰＭＯ
Ｓ）ランジスタ（Ｉ！１図のトランジスタＰ４乃至Ｐ。 ）により流れる電流は単一のＰＭＯＳ＠線カーブにより
表されている。８ＭＯ８）ランジスタにより流れる電流
は、ＮＭＯＳゲートに対する高入力信号の数が増加する
ほど。 すなわち８ＭＯ８）ランジスタの多くを導通されるほど
、増加する。カーブ２は２個の８ＭＯ８）ランジスタが
導通している場合における電圧電流特性を表しており、
その結果、回路点Ｂは電圧Ｃとなる。カーブ４は４個の
ＮＭＯＳ）ランジスタが導通している場合における電圧
電流特性を表しており、その結果、回路点Ｂは電圧Ｅと
なる。このように、４個から５個への導通ＮＭＯＳトラ
ンジスタの増加のような電流のわずかな変化に対しても
、動作点がＥからＦに移動するので、電圧ＶＢにおける
大きな変化があり、該動作点にて、電圧ＶａがＥからＦ
へ変化するので回路出力は切り換わる。 次に、第１図及び第３図を参考にして動作を説明する。 前記カーブのＰＭＯ５部分を設定し、そして第３図の点
Ｅのような第２トランジスタアレイへの異なる入力に対
する前記負荷カーブ上における動作点を設定するために
、第１アレイの予め決められた数のＰＭＯＳゲートＡ
＋ 、 Ａ ２・・・Ａｎが基準電圧ＶＲ（すなわち電
圧Ｉｓ）に接続され又は接地される。これにより、回路
の閾値が設定される。 全てのＮＭＯＳゲート入力が低いとき、回路点Ｂから接
地までを測定した電圧ｖ９は最も高い、ＮＭＯＳゲート
入力が高くなるとき、すなわち電圧がそこに付与された
とき、８ＭＯ８）ランジスタはオンし、すなわち導通す
る。ＮＭＯＳトランジスタのゲートに付与される高入力
の数が、ＮＭＯＳトランジスタによって流される電流量
を決定する。その電流をＰＭＯＳ）ランジスタにより発
生されている電流でバランスをとるために１回路点Ｂに
おける電圧が変化する。理想的には、一つのＰＭＯ３）
ランジスタを通して流れる電流は近似的に一つの８ＭＯ
８）ランジスタを通して流れる電流に等しくなる。ＮＭ
ｏ５トランジスタを通して流れる電流が増加するとき、
電圧Ｖθは減少する。 スイッチングポイント電圧Ｔが２つの動作点Ｅ。 Ｆの間に設定されていて、もう一つのＮＭＯＳトランジ
スタがオンするとき、電圧ｖ８はポイントＴを通過して
ＥからＦへ移動して、最終段のインバータを切り換える
。最大感度のために、ＰＭＯ５及び８ＭＯ８）ランジス
タは、両トランジスタがスイッチングポイントにて飽和
するように選択される。 単一の閾値ゲートに対する入力の数を増加し。 かつ良好な感度を保つために、第３図の負荷カーブは可
能な限り平坦にされるべきである。 （すなわち、低出
力コンダクタンスを持つようにすべきである）これを実
現するための一つの方法はトランジスタチャンネルの長
さを増加することである。 他の方法は、ゲート電圧が闇値電圧より上で駆動される
量を減らすことである。このことは、入力論理レベルを
調節してその電圧が複数のトランジスタからなる第１ア
レイのゲートに付与されるようにするか、または閾値ゲ
ートの基準電圧を変更することによってなされる。複数
のトランジスタからなるｆｉ１アレイを通過する電流量
をさらに制御するために、それらのゲートに付与される
電圧が８ＭＯ８及びＰＭＯＳ）ランジスタを通過する電
流のバランスをとるチップ上に設けたフィードバック回
路により制御されるようにするとよい。 なお、上記第１図に係る実施例においては、複数の入力
のために複数のＮＭＯＳゲートを使用し、かつ基準設定
のために複数のＰＭＯＳゲートを使用したものについて
説明したが、これらのＰＭＯＳゲートとＮＭＯＳゲート
を反対に使用してもよい。すなわち、複数の入力のため
に複数のＰＭＯＳゲートを使用し、かつ基準設定のため
に複数のＮＭＯＳゲートを使用するようにしてもよい、
かかる場合、第１図のＮＭＯＳ）ランジスタＮＵＮ２・
・・Ｎ、が基準設定用の第１アレイとなり、同トランジ
スタＮ ＋ 、 Ｎ ２・・・Ｎ、の各ソースＳが接地
され、それらの各ドレインＤが共通回路点Ｂに接続され
る。そして、同トランジスタＮ １． Ｎ ２・・・Ｎ
、の各ゲートＩＮＩ、ＩＮ２・・・ＩＮ。が共通回路点
Ｂの基準電圧を設定するために利用され、例えばゲート
Ｉ Ｎ＋、 Ｉ Ｎ２． Ｉ Ｎ３が接地され、かつ残
りのゲー）ＩＮ４・・・ＩＮｎが基準電圧ｖＲに接続さ
れる。一方、第１図のＰＭＯＳトランジスタＰ１ Ｐ２
・・・Ｐｏが入力用の第２アレイとなり、同トランジス
タＰ＋、Ｐ２・・・Ｐｏの各ソースＳが基準電圧ＶＲに
接続され、それらのドレインＤが共通回路点Ｂに接続さ
れる。そして、同トランジスタＰ＋、Ｐ２・・−ｐ、の
各ゲートＡＩ、Ａ２・・・Ａｏが種々の論理入力信号を
受ける。 さらに、前記のような２ＭＯ８）ランジスタと８ＭＯ８
）ランジスタとの入れ替えは第２図の場合においても同
じである。かかる場合、第２図の入力用の複数の２ＭＯ
８）ランジスタを複数の８ＭＯ８）ランジスタで置換す
るとともに、基準設定用の単一のＮＭＯＳ）ランジスタ
を単一のＰＭＯＳトランジスタで置換する。そして、前
記置換した複数の８ＭＯ８）ランジスタの各ソースＳを
接地し、それらの各ドレインＤを共通回路点Ｂに接続し
、かつそれらのゲートに複数の入力が供給されるように
する。また、単一の２ＭＯ８）ランジスタのソースＳを
基準電圧ＶＲに接続し、そのドレインＤを共通回路点Ｂ
に接続し、かつそのゲートを接地するようにする。 さらに、本発明は特定の実施例に関して開示されかつ説
明されているが、この発明に属する技術分野に習熟した
者にとって明かな変更及び修正はこの発明の範囲内に属
するものであると解される。 ［発明の効果］ 上述の説明からも明らかなように、コンプリメンタリ接
続した第１トランジスタ手段（トランジスタアレイ）及
び第２トランジスタアレイを利用した本発明によれば、
回路サイズを大きくすることなく、闇値論理検出におけ
るスイッチングスピードを速めることができる。また、
僅かな電流変化で大きな電圧変化がもたらされるように
することができる。また、基準閾値電圧又は入力信号数
をを可変にすることができるとともに、重み付け（ウェ
イト付け）された入力信号源を許容できる。
体タイプのトランジスタのコンプリメンタリな出力特性
（電流−電圧特性）を利用している０例えば、ＮＭｏ５
トランジスタのゲート電圧を高くすれば、ドレイン電流
は増加し、一方、ＰＭＯＳトランジスタのゲート電圧を
高くすれば。 ドレイン電流は減少する。これらのコンプリメンタリ特
性をマツチングすることにより、ゲート回路の動作スピ
ードを速めることができるとともに。 閾値可変性能をもたせることができる。 第１図はこｄらの理論を具体化した回路を示している。 ＰＭＯＳ）ランジスタＰＩ、Ｐ２・・・Ｐｎからなる並
列アレイは、各トランジスタＰＩ、Ｐ２・・・Ｐｏのソ
ースＳを、例えば電力供ＭＭのような既知の基準電圧Ｖ
Ｒに接続させている。 ＰＭＯＳトランジスタＰ１．Ｐ２・・・Ｐｏの各ドレイ
ンＤは共通回路点Ｂに接続されている。 ＰＭＯＳ）
ランジスタＰ Ｌ、Ｐ ２・・・Ｐｌ、ｌの各ゲートＡ
ｒ 、 Ａ ｔ・・・Ａｎは共通回路点Ｂの基準電圧を
設定するために利用されており、該基準電圧は必要又は
希望に応じて変更される。すなわち、第１アレイの予め
決められた数のゲート、例えばゲートＡ＋ ｐ Ａ ２
Ｐ Ａ ａが基準電圧ＶＲに接続され、かつ残りのｇ
ｌｌアレイのゲートＡ４・・・Ａ、が接地される。 このようにして、第１アレイのより多くのゲートが接地
されるほど、第１アレイのトランジスタを流れるトータ
ル電流は増加する０回路点Ｂの電圧は、第１アレイのト
ランジスタを介して流れる電流量の関数として、すなわ
ちＰＭＯＳ）ランジスタのオンしている数の関数として
、変化する。 ＮＭｏ５トランジスタＮ ＋ 、 Ｎ ２・・・Ｎｏの
ような１１２半導体タイプの複数のトランジスタからな
る第２並列アレイは、複数の並列トランジスタＰ１、Ｐ
２・・・Ｐｌ、ｌからなる第１アレイに対してコンプリ
メンタリである。ｊＩ２アレイ内には、第１アレイにお
ける各トランジスタＰ１．Ｐ２・・・Ｐ、１に対応して
一つのトランジスタが設けられている。 入力に重み付け（ウェイト付け）をするために、同人力
に対応したＰＭＯＳ−ＮＭＯＳ）ランジスタ対の幅は、
他のトランジスタ対と比較して、広げられ又は狭められ
る。さらに、移動度差を補償してそれぞれにほぼ等しい
電流をもたらすために。 各ＰＭＯＳ−ＮＭＯＳ）ランジスタ対の相対的な幅を調
節することが好ましい。 １１２アレイの各トランジスタＮ ＋ 、 Ｎ ２・・
・Ｎｎのソースはそれぞれ接地され、それらのドレイン
はそれぞれ共通回路点Ｂに接続されている。そのＮＭＯ
Ｓ）ランジスタＮ ＋ 、 Ｎ ２・・・Ｎｎの各ゲー
）ＩＮ＋、ＩＮ２・・・ＩＮ、は種々の論理入力信号を
受けるように適合されるようになっている。 第１図の点線右側部分には１回路点Ｂに接続された入力
と出力ＯＵＴを有する双安定インバータ回路Ｅが設けら
れている。この種の双安定インバータ回路は当業者に・
よく知られているものであり。 回路点Ｂにおける入力がスイッチング点である予め決め
られた閾値より高く又は低くなったとき、ある状態から
他の状態へ切り換わるものである。 このインバータ回路Ｅは高利得かつ高感度の増幅器であ
り、これは入力における僅かな変化を大出力変化に増幅
するために使用されている。双安定インバータ回路Ｅの
閾値が固定されていると仮定すれば、論理回路が状態を
換える閾値レベルは、接地されている第１アレイのトラ
ンジスタゲートＡ １． Ａ ２等の数を変更すること
により、効果的に変えることができる。 もし、基準トランジスタのいくつか又は全てが合体され
る（プログラム性能のいくつか又は全てをなくす）なら
ば、ＰＭＯＳ）ランジスタとＮＭＯＳ）ランジスタとの
役割を反対にすることによっても、すなわち複数の入力
のために複数のＰＭＯＳゲートを使用し、かつ基準設定
のために複数のＮＭＯＳゲートを使用することによって
も、消費電力とサイズは保存される。 第２図は第１図に説明されている回路の変形例を示して
いる。単一のＮＭＯＳ）ランジスタのソースＳは接地さ
れ、そのドレインＤは共通回路点Ｂに接続されている。 また、そのゲートは基準電圧ＶＲに接続されている。１
１１図の第１アレイに換えて一つのトランジスタを代用
することは集積回路密度を高くするが、簡単に取り外し
可能な装置又は他の論理回路による論理レベル又は基準
値の装置製造後における設定変更を妨げる。複数の並列
トランジスタからなる第２アレイは前記実施例の複数の
ＮＭＯＳ）ランジスタを複数のＰＭＯＳトランジスタで
置換したものであり、第１図で示したものと構造及び機
能の点で実質的に同一である。ＮＭＯＳ及びＰＭＯＳタ
イプのトランジスタ群の配置は前記実施例と同じである
が、それらのゲートが入力であったり、また基準である
ことは変更されている。すなわち、第１アレイのＮＭＯ
Ｓトランジスタのゲートは基準電圧に接続され、第２ア
レイのＰＭＯＳ）ランジスタのゲートには入力信号が供
給されるようになっている。そして、第１アレイのＮＭ
ＯＳ）ランジスタのソースＳは接地され、そのドレイン
は共通回路点Ｂに接続されている。また、第２アレイの
ＰＭＯ３）ランジスタ群のソースＳは基準電圧ＶＲに接
続され、それらのドレインＤは共通回路点Ｂに接続され
ている。 第３図には、並列接続された異なる数のＮＭＯＳトラン
ジスタのための典型的な出力特性（電流対電圧ｖ８の特
性）が実線で示されており、ＰＭＯＳのための典型的な
出力特性が点線で示されている。ＮＭＯＳ）ランジスタ
におけるドレイン電圧が増加すると、 ドレイン電流も
該トランジスタが飽和するまで増加し、それ以上の入力
ドレイン電圧における増加はドレイン電流のはつきりし
た変化をもはや引き起こさなくなる。このことは、電圧
Ｖａの大きな値にて、実線カーブの比較的水平な部分に
より表されている。しかしながら、ＰＭＯＳトランジス
タにとっては、反対になる。電圧ＶＢが減少すると、
ドレイン電流は該トランジスタが飽和に達するまで増加
し、その時点で該電流カーブも比較的水平になる０本発
明はこれらのＮＭＯＳ及びＰＭＯＳ）ランジスタのコン
プリメンタリ特性を利用している。電圧及び電流レベル
値は、８ＭＯ８及びＰＭＯ５）ランジスタがそれぞれ同
一量の電流を流すグラフ上の部分を共有するように（す
なわち、動作点として）定義される。これは、ＮＭＯＳ
特性（実線） とＰＭＯＳ特性（破線）との交点により
、図示されている。例えば、導通している全てのＰＭＯ
Ｓ）ランジスタ（Ｉ！１図のトランジスタＰ４乃至Ｐ。 ）により流れる電流は単一のＰＭＯＳ＠線カーブにより
表されている。８ＭＯ８）ランジスタにより流れる電流
は、ＮＭＯＳゲートに対する高入力信号の数が増加する
ほど。 すなわち８ＭＯ８）ランジスタの多くを導通されるほど
、増加する。カーブ２は２個の８ＭＯ８）ランジスタが
導通している場合における電圧電流特性を表しており、
その結果、回路点Ｂは電圧Ｃとなる。カーブ４は４個の
ＮＭＯＳ）ランジスタが導通している場合における電圧
電流特性を表しており、その結果、回路点Ｂは電圧Ｅと
なる。このように、４個から５個への導通ＮＭＯＳトラ
ンジスタの増加のような電流のわずかな変化に対しても
、動作点がＥからＦに移動するので、電圧ＶＢにおける
大きな変化があり、該動作点にて、電圧ＶａがＥからＦ
へ変化するので回路出力は切り換わる。 次に、第１図及び第３図を参考にして動作を説明する。 前記カーブのＰＭＯ５部分を設定し、そして第３図の点
Ｅのような第２トランジスタアレイへの異なる入力に対
する前記負荷カーブ上における動作点を設定するために
、第１アレイの予め決められた数のＰＭＯＳゲートＡ
＋ 、 Ａ ２・・・Ａｎが基準電圧ＶＲ（すなわち電
圧Ｉｓ）に接続され又は接地される。これにより、回路
の閾値が設定される。 全てのＮＭＯＳゲート入力が低いとき、回路点Ｂから接
地までを測定した電圧ｖ９は最も高い、ＮＭＯＳゲート
入力が高くなるとき、すなわち電圧がそこに付与された
とき、８ＭＯ８）ランジスタはオンし、すなわち導通す
る。ＮＭＯＳトランジスタのゲートに付与される高入力
の数が、ＮＭＯＳトランジスタによって流される電流量
を決定する。その電流をＰＭＯＳ）ランジスタにより発
生されている電流でバランスをとるために１回路点Ｂに
おける電圧が変化する。理想的には、一つのＰＭＯ３）
ランジスタを通して流れる電流は近似的に一つの８ＭＯ
８）ランジスタを通して流れる電流に等しくなる。ＮＭ
ｏ５トランジスタを通して流れる電流が増加するとき、
電圧Ｖθは減少する。 スイッチングポイント電圧Ｔが２つの動作点Ｅ。 Ｆの間に設定されていて、もう一つのＮＭＯＳトランジ
スタがオンするとき、電圧ｖ８はポイントＴを通過して
ＥからＦへ移動して、最終段のインバータを切り換える
。最大感度のために、ＰＭＯ５及び８ＭＯ８）ランジス
タは、両トランジスタがスイッチングポイントにて飽和
するように選択される。 単一の閾値ゲートに対する入力の数を増加し。 かつ良好な感度を保つために、第３図の負荷カーブは可
能な限り平坦にされるべきである。 （すなわち、低出
力コンダクタンスを持つようにすべきである）これを実
現するための一つの方法はトランジスタチャンネルの長
さを増加することである。 他の方法は、ゲート電圧が闇値電圧より上で駆動される
量を減らすことである。このことは、入力論理レベルを
調節してその電圧が複数のトランジスタからなる第１ア
レイのゲートに付与されるようにするか、または閾値ゲ
ートの基準電圧を変更することによってなされる。複数
のトランジスタからなるｆｉ１アレイを通過する電流量
をさらに制御するために、それらのゲートに付与される
電圧が８ＭＯ８及びＰＭＯＳ）ランジスタを通過する電
流のバランスをとるチップ上に設けたフィードバック回
路により制御されるようにするとよい。 なお、上記第１図に係る実施例においては、複数の入力
のために複数のＮＭＯＳゲートを使用し、かつ基準設定
のために複数のＰＭＯＳゲートを使用したものについて
説明したが、これらのＰＭＯＳゲートとＮＭＯＳゲート
を反対に使用してもよい。すなわち、複数の入力のため
に複数のＰＭＯＳゲートを使用し、かつ基準設定のため
に複数のＮＭＯＳゲートを使用するようにしてもよい、
かかる場合、第１図のＮＭＯＳ）ランジスタＮＵＮ２・
・・Ｎ、が基準設定用の第１アレイとなり、同トランジ
スタＮ ＋ 、 Ｎ ２・・・Ｎ、の各ソースＳが接地
され、それらの各ドレインＤが共通回路点Ｂに接続され
る。そして、同トランジスタＮ １． Ｎ ２・・・Ｎ
、の各ゲートＩＮＩ、ＩＮ２・・・ＩＮ。が共通回路点
Ｂの基準電圧を設定するために利用され、例えばゲート
Ｉ Ｎ＋、 Ｉ Ｎ２． Ｉ Ｎ３が接地され、かつ残
りのゲー）ＩＮ４・・・ＩＮｎが基準電圧ｖＲに接続さ
れる。一方、第１図のＰＭＯＳトランジスタＰ１ Ｐ２
・・・Ｐｏが入力用の第２アレイとなり、同トランジス
タＰ＋、Ｐ２・・・Ｐｏの各ソースＳが基準電圧ＶＲに
接続され、それらのドレインＤが共通回路点Ｂに接続さ
れる。そして、同トランジスタＰ＋、Ｐ２・・−ｐ、の
各ゲートＡＩ、Ａ２・・・Ａｏが種々の論理入力信号を
受ける。 さらに、前記のような２ＭＯ８）ランジスタと８ＭＯ８
）ランジスタとの入れ替えは第２図の場合においても同
じである。かかる場合、第２図の入力用の複数の２ＭＯ
８）ランジスタを複数の８ＭＯ８）ランジスタで置換す
るとともに、基準設定用の単一のＮＭＯＳ）ランジスタ
を単一のＰＭＯＳトランジスタで置換する。そして、前
記置換した複数の８ＭＯ８）ランジスタの各ソースＳを
接地し、それらの各ドレインＤを共通回路点Ｂに接続し
、かつそれらのゲートに複数の入力が供給されるように
する。また、単一の２ＭＯ８）ランジスタのソースＳを
基準電圧ＶＲに接続し、そのドレインＤを共通回路点Ｂ
に接続し、かつそのゲートを接地するようにする。 さらに、本発明は特定の実施例に関して開示されかつ説
明されているが、この発明に属する技術分野に習熟した
者にとって明かな変更及び修正はこの発明の範囲内に属
するものであると解される。 ［発明の効果］ 上述の説明からも明らかなように、コンプリメンタリ接
続した第１トランジスタ手段（トランジスタアレイ）及
び第２トランジスタアレイを利用した本発明によれば、
回路サイズを大きくすることなく、闇値論理検出におけ
るスイッチングスピードを速めることができる。また、
僅かな電流変化で大きな電圧変化がもたらされるように
することができる。また、基準閾値電圧又は入力信号数
をを可変にすることができるとともに、重み付け（ウェ
イト付け）された入力信号源を許容できる。
第１図は本発明の一実施例を表す論理ゲート回路装置の
概略回路図、第２図は本発明の他の実施例を表す論理ゲ
ート回路装置の概略回路図、第３図は、８ＭＯ８）ラン
ジスタの出力特性を実線で表し、かつ２ＭＯ８）ランジ
スタの出力特性を点線で表した回路の負荷特性（電流−
電圧特性）図である。 符号の説明 Ｐ、Ｐ２・・・Ｐｎ・・・２ＭＯ８，Ｎ１．Ｎ２・・・
Ｎｏ・・・ ＮＭｏ５． Ａ１．Ａ２・・・ＡＩ、・
・ ・ ゲー ）、 ＩＮ＋ＩＮ２・・・ＩＮ。・
・ ・ゲート、 Ｓ ・ ・ ・ ソース、 Ｄ・・
・ドレイン、ＶＲ・・・基準電圧源。
概略回路図、第２図は本発明の他の実施例を表す論理ゲ
ート回路装置の概略回路図、第３図は、８ＭＯ８）ラン
ジスタの出力特性を実線で表し、かつ２ＭＯ８）ランジ
スタの出力特性を点線で表した回路の負荷特性（電流−
電圧特性）図である。 符号の説明 Ｐ、Ｐ２・・・Ｐｎ・・・２ＭＯ８，Ｎ１．Ｎ２・・・
Ｎｏ・・・ ＮＭｏ５． Ａ１．Ａ２・・・ＡＩ、・
・ ・ ゲー ）、 ＩＮ＋ＩＮ２・・・ＩＮ。・
・ ・ゲート、 Ｓ ・ ・ ・ ソース、 Ｄ・・
・ドレイン、ＶＲ・・・基準電圧源。
Claims (13)
- （１）基準電圧源と、 ソースを接地し、ドレインを共通回路点に接続し、かつ
ゲートを前記基準電圧源に接続し又は接地してなる第１
のゲート導通制御タイプの第１のトランジスタ手段であ
つて、予め決められた回路動作点を設定するために、該
第１のゲート導通制御タイプがＮＭＯＳであれば前記ゲ
ートの少なくとも一つを前記基準電圧源に接続し、該第
１のゲート導通制御タイプがＰＭＯＳであれば前記ゲー
トの少なくとも一つを接地したトランジスタ手段と、 第２のゲート導通制御タイプの複数の並列トランジスタ
のアレイであって、該アレイは前記第１トランジスタ手
段とコンプリメンタリであり、各トランジスタのドレイ
ンを前記共通回路点に接続し、各トランジスタのソース
を前記基準電圧源に接続し、かつ選択されたトランジス
タのゲートをモニタされるべき入力信号を受けるために
設けてなるアレイと、 前記共通回路点の電圧が予め決められたレベルを越えた
とき、出力が状態変化するように入力を前記共通回路点
に接続させてなる双安定インバータ手段と により構成したことを特徴とする論理ゲート回路装置。 - （２）基準電圧源と、 ソースを前記基準電圧源に接続し、ドレインを共通回路
点に接続し、かつゲートを前記基準電圧源に接続し又は
接地してなる第１のＰＭＯＳタイプのトランジスタ手段
であつて、予め決められた回路動作点を設定するために
、前記ゲートの少なくとも一つを接地したトランジスタ
手段と、前記第１トランジスタ手段とコンプリメンタリ
であるＮＭＯＳタイプの複数の並列トランジスタのアレ
イであつて、各トランジスタのドレインを前記共通回路
点に接続し、各トランジスタのソースを接地し、かつ選
択されたトランジスタのゲートをモニタされるべき入力
信号を受けるために設けてなるアレイと、 前記共通回路点の電圧が予め決められたレベルを越えた
とき、出力が状態変化するように入力を前記共通回路点
に接続させてなる双安定インバータ手段と により構成したことを特徴とする論理ゲート回路装置。 - （３）前記第１のトランジスタ手段をＮＭＯＳタイプの
トランジスタで構成し、かつ前記複数の並列トランジス
タのアレイをＰＭＯＳタイプのトランジスタで構成し、
前記ＮＭＯＳタイプのトランジスタのゲートの少なくと
も一つを基準電圧源に接続してなる前記請求項１に記載
の論理ゲート回路装置。 - （４）前記第１のゲート導通制御タイプの一つのトラン
ジスタ手段及び前記第２のゲート導通制御タイプの一つ
のトランジスタ手段からなる選択されたコンプリメンタ
リ対の各トランジスタ手段は、それぞれほぼ同一量の電
流を流すようにした前記請求項１に記載の論理ゲート回
路装置。 - （５）前記複数の並列トランジスタのアレイ内の少なく
とも一つのトランジスタを通過する電流量に実質的に等
しい電流量を流すように適合されているある幅の導通チ
ャンネルを含むように、前記第１のトランジスタ手段を
適合させることにより、入力が重み付けされるようにな
つている前記請求項１に記載の論理ゲート回路装置。 - （６）前記第１のトランジスタ手段を通過する電流量に
実質的に等しい電流量を流すように適合されているある
幅の導通チャンネルを含むように、前記複数の並列トラ
ンジスタのアレイ内の一つ若しくはそれ以上のトランジ
スタを適合させることにより、入力が重み付けされるよ
うにしてなる前記請求項１に記載の論理ゲート回路装置
。 - （７）基準電圧源と、 第１のゲート導通制御タイプの複数の並列トランジスタ
からなる第１アレイであつて、各トランジスタのソース
を前記基準電圧源に接続し、各トランジスタのドレイン
を共通回路点に接続し、かつ選択されたトランジスタの
ゲートを前記基準電圧源に接続し又は接地してなり、予
め決められた回路動作点を設定するために、該第１のゲ
ート導通制御タイプがＮＭＯＳであれば前記ゲートの少
なくとも一つを前記基準電圧源に接続し、該第１のゲー
ト導通制御タイプがＰＭＯＳであれば前記ゲートの少な
く一つを接地した第１アレイと、第２のゲート導通制御
タイプの複数の並列トランジスタからなるとともに、前
記第１アレイの各トランジスタに対して一つのトランジ
スタを有する同第１アレイとコンプリメンタリな第２ア
レイであつて、各トランジスタのドレインを前記共通回
路点に接続し、各トランジスタのソースを接地し、かつ
選択されたトランジスタのゲートをモニタされるべき入
力信号を受けるために設けてなる第２アレイと、 前記共通回路点の電圧が予め決められたレベルを越えた
とき、出力が状態変化するように入力を前記共通回路点
に接続させてなる双安定インバータ手段と により構成したことを特徴とする論理ゲート回路装置。 - （８）複数の並列トランジスタからなる前記第１アレイ
をＰＭＯＳタイプのトランジスタで構成し、かつ複数の
並列トランジスタからなる前記第２アレイをＮＭＯＳタ
イプのトランジスタで構成した前記請求項７に記載の論
理ゲート回路装置。 - （９）基準電圧源と、 複数のＮＭＯＳタイプの並列トランジスタからなる第１
アレイであつて、各トランジスタのソースを接地し、各
トランジスタのドレインを共通回路点に接続し、かつ予
め決められた回路動作点を設定するために選択されたト
ランジスタのゲートを前記基準電圧源に接続し又は接地
してなり、前記ゲートの少なくとも一つを前記基準電圧
源に接続した第１アレイと、 複数のＰＭＯＳタイプの並列トランジスタからなるとと
もに、前記第１アレイの各トランジスタに対して一つの
トランジスタを有する同第１アレイとコンプリメンタリ
な第２アレイであつて、各トランジスタのドレインを前
記共通回路点に接続し、各トランジスタのソースを前記
基準電圧源に接続し、かつ選択されたトランジスタのゲ
ートをモニタされるべき入力信号を受けるために設けて
なる第２アレイと、 前記共通回路点の電圧が予め決められたレベルを越えた
とき、出力が状態変化するように入力を前記共通回路点
に接続させてなる双安定インバータ手段と により構成したことを特徴とする論理ゲート回路装置。 - （１０）前記第１アレイの選択されたトランジスタのゲ
ートを前記基準電圧源に接続し、かつ前記第１アレイの
選択されなかつたトランジスタのゲートを接地して、同
第１アレイのトランジスタを通して流れる電流で同第１
アレイのトランジスタの数を決定するとともに、閾値レ
ベルを決定するようにした前記請求項７に記載論理ゲー
ト回路装置。 - （１１）前記第１のゲート導通制御タイプの一つのトラ
ンジスタ手段及び前記第２のゲート導通制御タイプの一
つのトランジスタ手段からなる選択されたコンプリメン
タリ対の各トランジスタは、それぞれほぼ同一量の電流
を流すようにした前記請求項７に記載の論理ゲート回路
装置。 - （１２）前記複数の並列トランジスタの第２アレイ内の
一つのトランジスタを通過する電流量に実質的に等しい
電流量を流すように適合されているある幅の導通チャン
ネルを含むように、前記第１のトランジスタアレイの一
つのトランジスタを適合させることにより、入力が重み
付けされるようになつている前記請求項７に記載の論理
ゲート回路装置。 - （１３）前記第１のトランジスタ手段を通過する電流量
に実質的に等しい電流量を流すように適合されているあ
る幅の導通チャンネルを含むように、前記複数の並列ト
ランジスタのアレイ内の一つ若しくはそれ以上のトラン
ジスタを適合させることにより、入力が重み付けされる
ようにしてなる前記請求７に記載の論理ゲート回路装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/224,334 US4896059A (en) | 1988-07-26 | 1988-07-26 | Circuit to perform variable threshold logic |
| US224,334 | 1988-07-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02243019A true JPH02243019A (ja) | 1990-09-27 |
Family
ID=22840210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193793A Pending JPH02243019A (ja) | 1988-07-26 | 1989-07-26 | 論理ゲート回路装置 |
Country Status (4)
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| US (1) | US4896059A (ja) |
| EP (1) | EP0353134A3 (ja) |
| JP (1) | JPH02243019A (ja) |
| KR (1) | KR900002565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230665A (ja) * | 2000-02-16 | 2001-08-24 | Univ Tohoku | Ｃｍｏｓ多数決回路 |
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- 1988-07-26 US US07/224,334 patent/US4896059A/en not_active Expired - Fee Related
-
1989
- 1989-07-24 EP EP19890402088 patent/EP0353134A3/en not_active Withdrawn
- 1989-07-26 JP JP1193793A patent/JPH02243019A/ja active Pending
- 1989-07-26 KR KR1019890010601A patent/KR900002565A/ko not_active Withdrawn
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