JPH02244253A - 分散共有メモリを持つマルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１分散共有メモリを持つマルチプロセッサシス
テムに係わり、とくに汎用マルチプログラミングに適し
た分散共有メモリを持つマルチプロセッサシステムに関
する。

〔従来の技術〕

従来の分散共有メモリ型のマルチプロセッサシステムに
は、特開昭５６−１５５４６５に記載のように、複数個
のプロセッサ（各々が固有のメモリ装置を持っている）
と、共有メモリ装置とを切換制御装置によって接続し、
物理アドレス空間の一部をプロセッサ固有のメモリ装置
に割り当てる方式がある。この方式においては、プロセ
ッサが自メモリ装置への参照でないと判断し、外部へ要
求を発すると、切換制御装置が共有メモリ装置、あるい
は他プロセッサのメモリ装置のいずれかに要求を通知す
る。

また、特開昭６３−１０９５６３、および特開昭６３−
１１１５６３に記載の技術は、複数個のプロセッサを通
信バス上に接続した構成をとっている。前者は通信バス
と各プロセッサに共通のアドレスをもつ領域を定め、プ
ロセッサがこの領域を参照した場合には、共有メモリ空
間を参照し、プロセッサが他のアドレス領域を参照した
場合には、プロセッサ固有のメモリ装置を参照する方式
である。後老は、各プロセッサ固有のメモリ装置を物理
アドレス空間の異なった部分に割り当て、プロセッサが
自メモリ装置外のアドレスを参照する場合には、プロセ
ッサのアドレスを通信バスのアドレスに変換し、通信バ
スを介して他メモリ装置に要求を通知する方式である。

〔発明が解決しようとする課題〕

上記特開昭５６−１５５４６５の技術においては、プロ
セッサ間でデータを共有する場合、およびプロセッサ固
有のメモリ装置の容量制限等により、プログラム領域や
データ領域が共有メモリ装置、あるいは他プロセッサの
メモリ装置に配置されている場合、切換制御装置への要
求が多発し、速度低下の要因となることがある。他に、
切換制御装置に接続可能なプロセッサ台数に物理的な制
限がある。

特開昭６３−１０９５６３の技術では、あるプロセッサ
が他プロセッサのメモリ装置を、それが共有のアドレス
領域として設定されていない限り参照できないため、プ
ロセッサ固有のメモリ装置を効率的に活用できない。

また、特開昭６３−１１１５６３の技術においては、プ
ロセッサ間でアドレスの不一致が存在し、アドレス変換
を行って他プロセッサのメモリ装置へ要求を発している
。このため、プロセッサ間でのプロセス移行が不可能で
あり、プロセッサを効率的に活用できない。

さらに特開昭６３−１０９５６３、および特開昭６３−
１１１５６３の技術においても、特開昭５６−１５５４
６５の技術と同様、プロセッサ間でデータを共有する場
合、およびプログラム領域やデータ領域がプロセッサ固
有のメモリ装置に入りきらない場合１通信バス要求が多
発し、速度低下を招くことがある。

本発明の目的は、プロセッサ台数にかかわりなく、すべ
てのメモリ装置に対して連結した物理アドレス空間を実
現することによって、プロセッサ台数を自由に選べ、各
メモリ装置を有効に利用でき、かつプロセスのプロセッ
サ間移行も容易に行えるようにするとともに、通信バス
要求の低いメモリ管理方法を実現して、マルチプログラ
ミング処理を高速に行えるようにした、分散共有メモリ
を持つマルチプロセッサシステムを提供するにある。

［１題を解決するための手段］ 上記目的は、各プロセッサに分散したメモリ装置を設け
たマルチプロセッサシステムにおいて、システム立ち上
げ時に、通信バスに接続されている命令処理手段（プロ
セッサ、メモリ管理装置。

メモリ装置から成る装置の雫位）の数を判定し、システ
ム全体の物理アドレス空間の中で、各メモリ装置に割り
当てるべき物理アドレスを決定するアドレス決定手段を
設けることにより達成され、各メモリ装置を同一領域、
共通領域、および局所領域に分割し、さらに各命令処理
手段のメモリ管理装置に、当該プロセッサからのアクセ
スアドレスが自メモリ装置へか他命令処理手段のメモリ
装置へかを判定して、他命令処理手段のメモリ装置であ
ると判定したときは通信バスを介してアクセス要求を出
力するアドレス判定手段と１通信バスを介して参照した
データを一時的に蓄えておくキャッシュ記憶装置を設け
るとともに、キャッシュ記憶装置とそれが一時蓄えてい
るデータを格納しているメモリ装置との一方にデータ書
き込みが生じたときの一致北制御、および１つのメモリ
装置の同一領域が書き換えられたときの全メモリ装置間
の一致化制御を行う一致北機摺を設けることにより達成
される。

〔作　用〕

アドレ、ス決定手段は、システム立ち上げ時に通信バス
に接続された命令処理手段の数と、各プロセッサに装備
されているメモリ装置の容量により。

それぞれのメモリ装置に異なったアドレスを割り肖で、
システム全体としては、連続したアドレス空間を形成す
る。これによって、システムのプロセッサ数は自由に選
べて柔軟なシステム構成が可能となり、また、アドレス
判定手段の設置により全メモリ装置を１つのアドレス空
間としてどのプロセッサからでもアクセスできるから、
各メモリＭｌを有効に利用でき、プロセスのプロセッサ
間移動も容易に行えてマルチプログラミングに適したシ
ステムとなる。キャッシュ記憶装置の設置は通信バス製
分しての他命令処理手段のメモリ装置へのアクセス回数
を減らせる効果とともに、通信バスを介さないときも含
めてアクセスの高速化が図れる。各メモリ装置を領域分
割し、同一領域はＯ８のカーネル等の、プロセッサ間で
共通に使用されかつ高速処理が要求されるプログラムお
よびデータ用とし、共通領域はその大きさがさまざまで
あるユーザのテキストおよびデータ等に使用し、局所領
域はそのプロセッサだけが使う作業領域等に使用すれば
、各メモリ装置が有効に利用でき、高速処理可能なマル
チプロセッサ環境を実現できる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は、本発明の一実施例を示す構成図である。

プロセッサ１８〜１ｄ（ＰＥＯ〜３）にはそれぞれメモ
リ管理装置Ｉ　２　ａ　〜２　ｄ　（Ｍ　ＣＵ　Ｏ〜３
　）が接続され、各対応プロセッサより渡される論理ア
ドレスに応じて自プロセッサ対応のメモリ装置！３ａ〜
３ｄ（ＭＳ　１〜３）にアクセスする他、通信バスへ要
求を通知することにより他のメモリ装置へもアクセスで
きる。これらメモリ装置３８〜３ｄは、プロセッサ１８
〜１ｄが実行する命令およびデータを格納している。共
有メモリ装［４（ＧＭ）は、マルチプロセッサシステム
の構成に応じて省略してもよい、入出力抜［１５（Ｉｌ
ｏ）は一般には、ディスク装置、デイスプレィ、キーボ
ード等であるが、本発明には直接関係ないので一括して
示している０割込み分配装［６（ＤＩＳＴ）は、入出力
抜［５からの割込み信号１２を信号線８を介して各プロ
セッサへ分配する１通信バス７は、アドレス線、データ
線および制御線よりなるバスであるが、これを金属ある
いは光ファイバを用いたネットワークに置き換えること
は可能である。

以上の全体構成において、本発明の特徴とするメモリ管
理装置について、その構成および動作を以下に説明する
。

第２図、第３図および第４図に、メモリ管理装置１２ａ
（他も同一機構）の３ｇ１ｌ類の形態を示した。

第２＠は１通信バス７から参照したデータのみをキャッ
シュ記憶装置２５ａ　（Ｃａｃｈθ）に蓄えておく構成
である。同図において、アドレス変換回路１９ａ　（Ａ
　Ｔ　）はプロセッサ１ａから出力される論理アドレス
を物理アドレスに変換する。アドレス判定回路２０ａ（
ＡＪ）は、後に詳しく述べる機構により、アドレス変換
回路１９ａからの物理アドレスを調べ、それがメモリ装
Ｍ３ａのアドレスに一致するならば、メモリインターフ
ェース２１ａ（ＭＳ−Ｉｎｆ）を介してメモリ装置ｉ３
ａへ要求を通知し。

アドレスが一致しないならばキャッシュ記憶装置２５ａ
に要求を通知する。このアドレス判定回路の設置により
、各プロセッサはどのメモリ装置へもアクセスでき、シ
ステム全体のアドレス空間を−つのものとして扱える。

キャッシュ記憶表Ｗ２５８は、アドレス判定回路２０ａ
から要求があれば、データの読み出し動作または書き込
み動作を行う。

ただし、アドレス判定回路２０ａからのアドレスに対応
するデータのコピーがキャッシュ記憶装置２５ａの中に
存在しない場合（ミスヒツト）には。

バスインターフェース２２ａ　（Ｂｕｓ　−Ｉ　ｎｆ）
を介して、通信バス７に要求を通知する。この要求がデ
ータの読み出しであり、そのデータが通信バス経由で送
られてきたときには（通常ページ囃位のデータブロック
で送られる）、そのデータをコピーとして一時的に蓄え
ておく、このキャッシュ記憶装置の設置により、他メモ
リ装置へのアクセスを高速化でき、かつ通信バスへのア
クセス頻度を大幅に減ら・せる。

バス監視回路２３ａ　（Ｂ　　Ｍａｎ）は、後に詳しく
述べる機構により、常に通信バス７を監視し１通信バス
７にメモリ装［３ａのアドレスに一致する要求が流れた
とき、その要求をメモリインターフェース２１ａを介し
てメモリ装［３ａに通知する。スヌープ回路２４ａ　（
Ｓ　ｎｏｏｐ）は、キャッシュ記憶表［２５ａの一致化
制御を行うものである。即ち、キャッシュ記憶装置２５
ａは、他命令処理手段のメモリ装置のデータのコピーを
有しているから、他メモリ装置が本来のデータを更新し
た場合には、該当するコピーを無効化、あるいは更新す
る必要がある。このためススープ回路２４ａは、常に通
信バス７を監視し、通信バス７に流れる書き込みデータ
のアドレスとキャッシュ記憶装置２５ａの保持するコピ
ーのアドレスとを比較し、必要があればキャッシュ記憶
装置２５８のコピー無効化あるいは更新する。

これらバス監視回路とスヌープ回路は、キャッシュ記憶
装置とメモリ装置の一致化を行う一致化機構である。

メモリインターフェース２１ａとバスインターフェース
２２ａとは、それぞれ２つおよび３つの信号線を同時に
制御するインターフェース回路であり。

その内部には同一資源に対する複数の要求を処理する調
停手段を有するが、本発明とは直接関係ないので省略す
る。

第３図は、通信バス７を介して参照したデータを蓄えて
おくキャッシュ記憶装置１２５ａの他に、メモリ装置３
ａから参照したデータを蓄えておく第２のキャッシュ記
憶装置２６ａを備えた構成である。

第２のキャッシュ記憶表［２６ａは、アドレス判定回路
２０ａから要求されたアドレスに対応するデータのコピ
ーを保持していない場合、メモリインターフェース２１
ａを介してメモリ装置１３ａに要求を通知する。その他
の構成要素は、第２図と同じ構成かつ同じ動作を行う。

このとき、２つのキャッシュ記憶装置２５ａ、　２６ａ
に、同一のデータのコピーは存在しない、従って、２つ
のキャッシュ記憶装置間での一致化制御を考慮する必要
はない。

第４図は通信バス７を介して参照したデータとメモリ装
置３ａから参照したデータとを蓄えておくキャッシュ記
憶装置２７ａを装備した構成である。

キャッシュ記憶装置２７ａは、アドレス変換回路１９ａ
の要求アドレスを受け、そのアドレスに対応するデータ
のコピーが存在しなければ、アドレス判定回路２０ａに
要求を通知する。通知されたアドレスにより、アドレス
判定回路２０ａが、通信バス７あるいはメモリ管理装置
ｌｌ　３　ａに要求を転送することになる。その構成要
素は、第２図と同じ構成かつ同じ動作を行う。この構成
では、キャッシュ記憶表［２７ａの参照において、アド
レス判定回路２０ａの介在がなく、第２図、第３図の構
成と比べて、キャッシュ記憶表ｆｆ１ｉ　２７　ａの参
照がより高速である。

次しこ第５図および第６図しこ、アドレス判定回路２０
ａの２つの例を示す。

第５図は、各メモリ装置に割り当てられている物理アド
レスの上限と下限とを記憶するレジスタを設けたもので
ある。メモリ装置のアドレスの上限および下限はそれぞ
れ上限レジスタ２００ａ　（Ｕ　−Ｒａｇ）および下限
レジスタ２０１ａ　＜Ｌ　　Ｒｅｇ）に記憶されている
。アドレス変換回路１９ａからのアドレスは比較器２０
２ａ　、　２０３ａ　（ＣＭ　Ｐ　）でそれぞれ上限レ
ジスタ２００ａおよび下限レジスタ２０１ａの内容とそ
れぞれ比較され、両レジスタの上限、下限アドレスの間
にあるときアンド素子２０４ａからＬＬ　Ｉ　ＩＩない
とき“Ｏｎが出力される。交換器２０５ａ（ＥＸＣ）は
このアンド素子２０４ａの出力に従ってアドレス変換回
路１９ａからの要求をメモリインターフェース２１ａ、
あるいはキャッシュ記憶袋［２５ａに接続する。

第６図は、各メモリ装置のアドレスの上位数ビットをレ
ジスタに記憶してアドレス判定を行う場合である０例え
ばアドレス線が３２ビツトであり。

各メモリ装置が１Ｍバイトの容量を持つとする。

メモリ装置内部のアドレスは２０ビツトで指定できるか
ら、マスクレジスタ２０６ａ　（Ｍ−Ｒｅｇ）の長さは
１２ビツト長であり、この内容を変更することにより、
各メモリ装置の割り当てられているアドレスをＩＭバイ
ト単位で変更できる。比較器２０７ａは、アドレス変換
口ｊ４１９ａからのアドレスの上位１２ビツトとマスク
レジスタ２０６ａとの値が一致するか否かを判定する。

なお、第５図、第６図はともに第２図のメモリ管理装置
の場合を示しているが、第５図、第６図のメモリインタ
ーフェース２１ａを第２のキャッシュ記憶装置２６ａと
読みかえることにより、第３図と対応させることができ
、また、アドレス変換回路Ｌ９ａをキャッシュ記憶装置
２７ａと、キャッシュ記憶袋Ｗ１２５ａをバスインター
フェース２２ａと読みかえることにより、第４図と対応
させることができる。

次に第７図および第８図により、２つの形のバス監視回
路２３ａを説明する。第７図は第５図と同様、各メモリ
装置に割り当てられている物理アドレスの上限と下限と
を上限レジスタ２３０ａ（Ｕ−Ｒｅｇ）と下限レジスタ
２３１ａ　（Ｌ　−Ｒａｇ）とに記憶したものである。

バスインターフェース２２ａからのアドレスは比較器２
３２ａ　、　２３３ａ　（ＣＭ　Ｐ　）でそれぞれ上限
レジスタ２３２ａ、下限レジスタ２３３ａの内容と比較
され、両レジスタの上限、下限アドレスの間にあるとき
のみアンド素子２３４ａ（ＡＮＤ）の出力が“１”にな
って駆動回路２３５ａをオンとし、通信バスからのアド
レス線、データ線および制御線をメモリインターフェー
ス２１ａに接続する。

一方、第８図のバス監視回路では、第６図と同様に、各
メモリ装置のアドレスの上位数ビットをマスクレジスタ
２３６ａ　（Ｍ−Ｒａｇ）に記憶したものである６例え
ば第６図の例と同じく、アドレス線３２ビツト、各メモ
リ装置が１Ｍバイトとすると、メモリ装置内部のアドレ
スは２０ビツトで指定できるから、マスクレジスタ２３
６ａの長さは１２ビツト長である。従って、比較器２３
７ａは、バスインターフェース２２ａからのアドレスの
上位１２ビツトとマスクレジスタ２３６ａとの値が一致
するか否かを判定し、−Ｍしたときのみ駆動回路２３５
ａをオンとする。

以上、第１図の実施例の、とくに本発明に関係する部分
の詳細な構成と、各部の動作を説明した。

本実施例によって、各プロセッサが全部のメモリ装置に
またがるシステム全体のアドレス空間を利用でき、また
各命令処理手段にメモリ装置を分散配置しか・つキャッ
シュ記憶装置を設けることで通信バスへのアクセス要求
を低減できる。しかしこれらの効果が十分発揮されるに
は、プロセッサからのメモリ領域確保の要求に対して、
なるべく同一の命令処理手段内のメモリ装置を割り当て
るようにし、また各メモリ装置とキャッシュ記憶装置の
内容を常に一致させておく一致化制御のためのオーバヘ
ッドを十分小さくする必要がある。そこで次に、このメ
モリ割り当て制御と、−Ｍ比制御について詳細に述べる
。

メモリ割り当て制御は、Ｏ８内にメモリ管理プログラム
を設け、このプログラムによってメモリ確保を要求した
プロセッサ対応のメモリ装置内に必要な量の空き領域が
あるか否かを調べる。あればこの領域を確保し、なけれ
ば他命令処理手段のメモリ装置の空き領域を探してこれ
を割り当てる。

次にキャッシュ記憶装置の一致化であるが、まず第１！
Ｉのメモリ管理装置におけるキャッシュ記憶袋［２５ａ
は、通信バス７を介して参照したデータ、つまり他命令
処理手段のメモリ装置に格納されたデータのコピーを一
時的に蓄えている。キャッシュ記憶装置１２５ａにプロ
セッサ１ａからの書き込みが発生した場合、キャッシュ
記憶装置１２５ａからバスインターフェース２２ａ経出
で通信バス７へその書き込みデータとアドレスをブロー
ドキャストし、他命令処理手段のメモリ装置の該当アド
レスヘも書き込むという、ライトスル一方式により一致
をとる。このとき、該当データを有するメモリ装置は、
後述のようにバス監視回路によってこのブロードキャス
トを検出し、その内容を更新する。

また同じデータが他命令処理手段のキャッシュ記憶装置
にあるときも、同じブロードキャストで対応する。ここ
で述べたストアスルーによる一致化方法は、従来からの
公知のものであるので、その詳細は省略する。

なお、キャッシュ記憶装置に書き込みが発生したとき、
正しいデータが必要となるまでキャッシュ記憶装置２５
ａのコピーを本来のメモリ装置に書き込まないコピーパ
ック方式も公知であるが、他命令処理手段のメモリ装置
は、その命令処理手段内ではキ・ヤッシュ記憶装！２５
ａとは独立に参照できるため、−数比が複雑となり、効
率的でなく、本発明においては使用しない、以降に述べ
るキャッシュ記憶装置についても同様である。

逆に、キャッシュ記憶装置２５ａは、保持しているコピ
ーの本来のデータを持つメモリ装置が該当するプロセッ
サにより更新された場合、そのコピーを無効化あるいは
更新する必要がある。このメモリ装置の方が先に更新さ
れるというのは、甲、−プロセッサシステムのキャッシ
ュ記憶装置には発生しないものであり、このために前述
したようなスヌープ回路２４ａを設けてこの一致化を行
っている。なお、無効化と更新の違いは、更新の時は本
来のメモリ装置で書き換えられたデータをキャッシュ記
憶装置ｔ２５ａにスヌープ回路２４ａ経由で書き込むが
、無効化のときはデータ書き込みはせずに該当アドレス
のデータの有効性を示すビットをオフにするだけである
点である。そこで以下では、数比のための更新、無効化
を合わせて甲、に無効化ということもある。

次に第３図に示した第２のキャッシュ記憶装置２６ａは
、メモリ装置１３ａのデータのコピーのみを保存する。

従って、キャッシュ記憶装置！２５ａとのコピーの重な
りはなく、２つのキャッシュ記憶装置間の一致化制御は
必要ない。プロセッサ１ａによるキャッシュ記憶装［２
６ａへの書き込みのときは。

前述したライトスル一方式によりメモリ装置３ａとの間
で常に同一の値を保つようにする。また。

他プロセッサがメモリ装置３ａの値を更新するようブロ
ードキャストした場合は、そのブロードキャスト信号に
よりキャッシュ記憶装［１２６ａの該当コピーを無効化
して、不一致をなくす。

第４図に示したキャッシュ記憶装置１２７ａへの書き込
みに対しても、−数比制御を単純とするため、ライトス
ル一方式とする１通信バス７から参照したデータと、メ
モリ装置３ａからのデータの区別は、アドレス判定回路
２０ａが行うので、このライトスルーの制御は、キャッ
シュ記憶装置１２５ａ、　２６ａの場合と同じでよい、
一方、メモリ装置の方の更新に対応するためには、第２
図のようにスヌープ回路２４ａにより無効化を行い、ま
た第３図のようにメモリ族Ｗ３ａからの要求により無効
化を行う。

次にメモリ族［３ａから見た一致化制御について説明す
る。他命令処理手段のキャッシュ記憶装置が、メモリ族
［３ａに割り当てられているアドレスのデータのコピー
を保持している場合、メモリ装置１３ａへのデータの書
き込みが行われると。

同メモリ装［３ａはブロードキャストにより上記コピー
の無効化を行う必要がある０本実施例では、他命令処理
手段のキャッシュ記憶装置がコピーを所有しているか否
かを示すための参照ビットを設け、これを判定して上記
無効化のブロードキャストを行うか否かを決定する。こ
れにより、不必要なブロード丸ヤストを行わないから１
通信バス。

キャッシュ記憶装置へのアクセス頻度を抑えることがで
きる。

第９図は上記参照ビット３０ａ（Ｒ）の説明図である。

キャッシュ記憶装置へのデータの転送は。

通常ページと呼ばれる県位のデータ数に対して一括して
行われる。この１回の転送データが第９図のデータライ
ン３１ａ　（Ｄａｔａ　Ｉ、１ｎｅ）として示されてい
る。参照ビット３０ａは、このデータラインごとに１つ
設けられる。そして他プロセッサのアクセスでキャッシ
ュ記憶装置がミスヒツトし、通信バス７にアクセス要求
が出されているのをバス監視回路２３ａが検出し、これ
によってメモリ装置３ａからアクセスアドレスを含むデ
ータライン３１　ａが読み出されると、対応する上記参
照ビットに′１″がセットされ、このデータラインのコ
ピーが他命令処理手段のキャッシュ記憶装置にあること
を示す、従ってこの参照ビットがセットされている場合
に、当該データラインへの書き込み動作が発生したとき
のみ、他命令処理手段のキャッシュ記憶装置のコピーを
無効化する要求をブロードキャストすればよい。そして
このブロードキャストの後には、コピーは他命令処理手
段にはなくなるので。

参照ビットを０″にリセットしておく。

上記のデータラインは１通常１６バイトから３２バイト
程度である。そこでデータラインを１６バイトとし、メ
モリ装［３ａの容量を１Ｍバイトとすると、参照ビット
のために使う記憶容量は６４にビット即ち８にバイトで
よい。これをメモリ装［３ａ内に設けるか外部のレジス
タに設けるかは自由であり、効果には関係しない。

次に領域分割を行った場合の、メモリ装置について説明
する６以上では、各メモリ装置の全領域がシステム全体
の１つのアドレス空間に割り当てられるものとしたが、
以下のように各メモリ装置の領域分割を行うことにより
、各メモリ装置の有効利用と、マルチプログラミングに
適したシステム構成をより強化できる。なお、以下の説
明もプロセッサｌａ、メモリ管理装置１２ａ、メモリ装
置３ａを中心として述べるが、他も同様である。

第１０図は、物理アドレスと領域分割を行ったメモリ装
置３ａとの対応例を示す。プロセッサ１ａから見ること
のできるアドレス空間１よ、第１０図左側の空間である
が、実際にメモリ装置：３ａに割り当てられているアド
レス空間は、第１０図右側の空間である。左側の同一領
域３１０ａ　（Ｃｏｍｍｏｎ　Ｒｅｇｉｏｎ）には右側
の同一領域３００ａが対応づけられ、これはどのプロセ
ッサでも同じアドレスでアクセスされ、各メモリ装置で
同一のデータを持つ領域として設定されている。左側の
共通領域３１１ａ　（Ｓ　ｈａｒｅｄＲｅｇｉｏｎ　Ｏ
）には右側の共通領域３０１ａが対応づけられ、他の共
通領域３１２ａ〜３１４ａは他のメモリ装置３ｂ〜３ｄ
の共通領域（図示は省略）が対応づけられ、グローバル
領域３１５ａ　（Ｇ　１ｏｂａｌ　Ｒｅｇｉｏｎ）およ
びレジスタ領域３１６ａ　（ＲＯｇｉｓｔｅｒ　Ｒｅｇ
ｉｏｎ）は共有メモリ４および図示を省略したレジスタ
群に対応づけられ、これら領域３１１ａ〜３１６ａはい
ずれのプロセッサからもアクセス可能な、一連のアドレ
スを持つ空間である。左側の局所領域３１７ａ　（Ｌｏ
ｃａｌＲ＋４ｉｏｎ）は右側の局所領域３０２ａが対応
し、当該プロセッサ１ａからのみアクセスできる。この
ように領域分割を行い、同一領域はＯＳカーネルのよ−
うなどのプロセッサも頻繁に使うプログラム用として用
いれば、Ｏ８処理などのオーバーヘッドが軽減できる。

共通領域はなるべく、同じ命令処理手段内のプロセッサ
が処理するユーザプログラム用として使い、容量不足の
場合のみ他命令処理手段のメモリ装置の共通領域を使う
ようにすれば、ユーザプログラムの処理を高速に行えか
つ各メモリ装置を有効に使える、局所領域は、当該プロ
セッサのみの作業領域として使用するもので、この領域
に対しては全体的なメモリ管理は不用で、その管理の負
荷を減らすのに役立つ。

以上のような領域分割を有効とするには、この分割に対
してアドレスの判定と一致化制御が必要となる。このう
ちアドレス判定は、第５図あるいは第６図に示したアド
レス判定回路２０ａで、第１Ｏ図右側の領域３００ａま
たは３０２ａに対してメモリ装置３ａヘアクセスし、領
域３０１ａに対して通信バス７ヘアクセスするようにし
、また第７図あるいは第８図のバス監視回路２３ａで、
共通領Ｗｉ、３０１ａに対して領域判定を行うようにす
ればよい。

同一領域の一致化については、前述したキャッシュ記憶
装置の一致化制御と同様、同一領域への書き込みがあっ
たときに１通信バス７あるいは通信バス７とは別に設け
た同一化バスを介して、書き込みデータとアドレスをブ
ロードキャストすればよい、このときバス監視回路２３
ａでは、同一領域３００ａに対しても領域判定を行って
これを検出するようにする。

次に領域分割を行ったときのキャッシュ記憶装置の一致
化について説明する。第１１図は、領域分割を行ったメ
モリ装置３ａにおける、キャッシュ記憶装置２７ａ（第
４図）の−数比制御を含むメモリアクセス動作を示して
おり、第７列までが条件（アクセスの内容）、それ以降
が条件に応じた動作を示している。第１列（Ａｃｃｅｓ
ｓ　５ｏｕｒｃｅ）はデータ参照の要求元がプロセッサ
１ａのときＰ、通信バス７のときＢである。第２列〜第
５列は、どの領域への読み出しくＲ）あるいは書き込み
（Ｗ）の要求かを示しており、同一領域３１０ａ　（Ｃ
ｏｍｍｏｎ）。

共通領域３１１ａ　（Ｉｎｎｅｒ　５ｈａｒｅｄ）　、
他メモリ装置の共通領域３１２ａ〜３１４ａ　（Ｏｕｔ
ｅｒ　５ｈａｒｅｄ）　、および局所領域３１７ａ　（
Ｌｏｃａｌ）のどれへのアクセスかを示す、第６列（Ｃ
ａｃｈｅ　Ｈｉｔ）は、要求したデータのコピーがキャ
ッシュ記憶装置２７ａに存在するときＨ１存在しないと
きＭである。第７列（Ｍｉｇｒａｔｉｏｎ）は、要求し
たデータのコピーが他命令処理手段のキャッシュ記憶装
置に存在するか否か、即ち参照ビットがセットされてい
るかどうかを示す、第８列以降の動作は、それぞれメモ
リ装置の同一領域３００ａ　（Ｃｏｍｍｏｎ）　、共通
領域３０＋、ａ（Ｉ　ｎｎｅｒ　Ｓ　ｈａｒｅｄ）　、
局所領域３０２ａ　（Ｌ　ｏｃａｌ）、キャッシュ記憶
装置２７ａ　（Ｃａｃｈｅ）　、および通信バス７　（
Ｃｏｗ、）への読み出しくＲＤ）、書き込み（ｗ’ｒ）
、無効化（ＩＮＶ）を示している。例えば第１行は、プ
ロセッサ１ａが局所領域３１７ａのデータの読み出し要
求を行い、そのデータのコピーがキャッシュ記憶装置１
１２７ａに存在したとき、キャッシュ記憶装置２７ａの
みに読み出し要求が伝えられることを示している。

なお、第１１図は領域を３つに分割した場合の図である
が、領域を２つに分割する場合、および領域分割を行わ
ない場合には、存在しない領域への要求と動作を省略す
ればよい、また、第２図、第３図のキャッシュ記憶装置
１１２５ａにおいては、共通領域３１２ａ〜３１４ａへ
の要求データのみコピーが存在しうろこと、第３図の第
２のキャッシュ記憶装置２６ａにおいては、同一領域３
１０ａ、共通領域３１１ＦＭ、局所領域３１７ａへの要
求データのみコピーが存在しうろことを考慮し、それ以
外のキャッシュ記憶装置の条件を省略するとよい。また
、第１１図の動作における一致化制御の機構は、前に第
２図〜第９図で示したものと同じでよい。

最後に、第１図を用いて、割込み分配装置６によるシス
テム立ち上げ時のアドレス決定について説明する。シス
テム立ち上げ時に１割込み分配装置６に対してリセット
信号が送られると、割込み分配装置６は信号ＡＩａ８に
よりプロセッサ１ａを起動し、命令処理手段内のハード
ウェアチエツクを実行させる。プロセッサ１ａはハード
ウェアチエツクを終了すると、メモリ装置３ａの容量（
領域分割をしたときは各領域の容量）を調べ、割込み分
配装置６へ通知する。以下、割込み分配装置６は、順に
プロセッサｌｂ、ｌｃ、ｌｄを起動し、同様のことを実
行する。最後に各メモリ装置の容量から、連続した物理
アドレス空間を構成し、各領域のア　ドレスを各プロセ
ッサに通知する。プロセッサ　１ａは、これをメモリ管
理装置内の上限レジスタおよび下限レジスタ、あるいは
マスクレジスタにセットする。他プロセッサｌｂ、　ｌ
ｃ、　ｌｄも同様である。これにより、第１０図で説明
したようなアドレス空間の構成が、プロセッサ数に応じ
てダイナミックに構成でき、柔軟性のあるシステムが実
現できる。

〔発明の効果〕

本発明によれば、４つの効果がある６ 第１の効果として、プロセッサの物理アドレス空間とシ
ステム全体の物理アドレス空間との一貫性を保証したた
め、プロセッサ間においてプロセスの移行が１″−ト能
となり、プロセッサの効率的な活用ができる。

第２に、システム立ち上げ時に、命令処理手段の数によ
り、システム全体の物理アドレス空間とメモリ装置の物
理アドレスとを再決定するため、利用形態に応じて、プ
ロセッサ数を増減可能で。

物理アドレス空間を最大限に活用できる、柔軟なマルチ
プロセッサシステムを実現できる。

第３に、キャッシュ記憶装置を使用することにより、−
旦通信バスを介して参照したデータを蓄えておくことが
でき、以降のデータ参照を通信バスを介さずに行って、
参照を高速化できる。また。

同一領域への参照は、同一化を行うハードウエアによっ
て、同一性を保証されているため、プロセッサがあたか
も共有メモリ装置を自命令処理手段内に所有しているか
のように参照することができ、共有データの高速な参照
が可能となる。

第４に、領域分割を行ったメモリ装置においては、同一
領域にオペレーティングシステムのカーネルデータ、共
通領域にユーザデータ、局所領域にワークエリアを配置
する等のことが可能で、マルチプログラミングに適した
環境を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すシステムの全体構成図、
第２図、第３図、第４図は３種類のメモリ管理装置の構
成例を示す図、第５図、第６図は２種類のアドレス判定
回路の構成例を示す図、第７図、第８図は２種類のバス
監視回路の構成例を示す図、第９図は参照ビットの説明
図、第１０図は領域分割を行った場合のアドレスの対応
を示す図。 第１１図はキャッシュ記憶装置の一致化制御の説明図で
ある。 １８〜１ｄ・・・プロセッサ、２８〜２ｄ・・・メモリ
管理装置、３８〜３ｄ・・・メモリ装置、４・・・共有
メモリ、６・・・割込み分配装置、７・・・通信バス、
　１９ａ・・・アドレス変換回路、２０ａ・・・アドレ
ス判定回路、２３ａ・・・バス監視回路、２４ａ・・・
スヌープ回路、２５ａ、　２６ａ、　２７ａ・・・キャ
ッシュ記憶装置、３０ａ・・・参照ビット、３００ａ　
。 ３１０ａ−同一領域、　３０１ａ、　３１１ａ、　３１
２ａ、　３１３ａ、　３１４ａ・・・共通領域、　３０
２ａ、　３１７ａ・・・局所領域。 代理人弁理士　　秋　本　正　実 第 図 第 図 筒 図 ７８　口 第 図 第 口 第 図

Claims (1)

1. 【特許請求の範囲】 １、少なくともプロセッサとメモリ装置と該メモリ装置
   へのアクセスを管理するためのメモリ管理装置とを有す
   る命令処理手段の複数個を通信バスで接続して構成し、
   上記メモリ装置の各々にはシステム全体の物理アドレス
   空間の相異なる部分を割り当てるとともに、上記命令処
   理手段内のメモリ管理装置は、当該命令処理手段内のプ
   ロセッサからの論理アドレスを物理アドレスへ変換する
   アドレス変換手段と、該手段から出力された物理アドレ
   スが当該命令処理手段内のメモリ装置にあれば該メモリ
   装置へアクセス要求を出力し、無ければ当該命令処理手
   段とは別の命令処理手段の他メモリ装置へのアクセス要
   求を出力するアドレス判定手段と、上記他メモリ装置の
   一部のデータのコピーを有して上記他メモリ装置へのア
   クセス要求に応答し、もし要求されたデータが存在しな
   いときは通信バスを介して上記他メモリ装置へのアクセ
   スを行う第１のキャッシュ記憶装置と、該キャッシュ記
   憶装置への書き込みあるいは上記キャッシュ記憶装置が
   コピーとして有するデータをもつ上記他メモリ装置への
   書き込みが発生したときに上記第１のキャッシュ記憶装
   置と上記他メモリ装置の内容を一致させるか上記第１の
   キャッシュ記憶装置の該当データを無効化するための一
   致化制御を行う一致化手段とから構成したことを特徴と
   する分散共有メモリを持つマルチプロセッサシステム。 ２、前記各命令処理手段内に設けられ、当該命令処理手
   段のメモリ装置の一部データのコピーを有して前記アド
   レス判定手段からの上記メモリ装置へのアクセス要求に
   応答し、もし要求されたデータが存在しないときは上記
   メモリ装置へのアクセスを行う第２のキャッシュ記憶装
   置を付加したことを特徴とする請求項１記載の分散共有
   メモリを持つマルチプロセッサシステム。 ３、前記第１および第２のキャッシュ記憶装置を１つの
   キャッシュ記憶装置に一体化して前記アドレス変換手段
   からの物理アドレスでアクセスするようにし、該当する
   データが存在しないときには前記アドレス判定手段を介
   して当該命令処理手段内のメモリ装置あるいは前記通信
   バスを介しての他命令処理手段の他メモリ装置へアクセ
   スする構成とするとともに、前記一致化手段は、上記一
   体化したキャッシュ記憶装置内の上記他メモリ装置のコ
   ピーと該他メモリ装置の該当データとの一致化制御を行
   うことを特徴とする請求項２記載の分散共有メモリを持
   つマルチプロセッサシステム。 ４、共有メモリを前記通信バスに接続し、該共有メモリ
   には、前記物理アドレス空間の内、前記メモリ装置とは
   異なった部分を割り当てたことを特徴とする請求項１、
   ２もしくは３記載の分散共有メモリを持つマルチプロセ
   ッサシステム。 ５、システム全体の物理アドレス空間の中で、前記メモ
   リ装置の各々と存在する場合は前記共有メモリ装置の各
   々と存在する場合は前記共有メモリとに割り当てるべき
   物理アドレスを決定するアドレス決定手段を設け、シス
   テム立ち上げ時に、前記命令処理手段の数に従って上記
   メモリ装置の各々と存在する場合は前記共有メモリとに
   割り当てる物理アドレスを決定することを特徴とする請
   求項１、２もしくは３記載の分散共有メモリを持つマル
   チプロセッサシステム。 ６、前記メモリ装置の各々は、他メモリ装置と常に同一
   の値を有するよう制御されている同一領域と、物理アド
   レス空間の異なった位置に割り当てられ、当該命令処理
   手段以外の命令処理手段の他プロセッサからは通信バス
   を介して参照できる共通領域と、当該命令処理手段内で
   のみ参照できる局所領域との３つの領域もしくは該３つ
   の領域の内の２つの領域に分割されていることを特徴と
   する請求項１、２、３もしくは４記載の分散共有メモリ
   を持つマルチプロセッサシステム。 ７、システム全体の物理アドレス空間の中で、前記メモ
   リ装置の各々の前記共通領域と存在する場合は前記共有
   メモリとに割り当てるべき物理アドレスを決定するアド
   レス決定手段を設け、システム立ち上げ時に、前記命令
   処理手段の数に従って、上記共通領域の各々と存在する
   場合は前記共有メモリとに割り当てる物理アドレスを決
   定することを特徴とする請求項６記載の分散共有メモリ
   を持つマルチプロセッサシステム。 ８、前記メモリ装置は、他命令処理手段の他キャッシュ
   記憶装置に自メモリ装置のデータのコピーが存在してい
   るか否かを示す参照ビットを有し、自メモリ装置に対す
   る書き込み動作時に、当該データ対応の上記参照ビット
   がコピーの存在を示すならば、前記通信バスを介して一
   致化要求を出力し、上記他命令処理手段の前記一致化手
   段により上記他キャッシュ記憶装置の該当データの無効
   化もしくは更新を行うことを特徴とする請求項１、２、
   ３、４、５、６もしくは７記載の分散共有メモリを持つ
   マルチプロセッサシステム。 ９、前記命令処理手段内にメモリ管理プログラムを設け
   、前記プロセッサが一定量の物理アドレス領域を確保す
   る必要が生じたときに、上記メモリ管理プログラムは、
   当該命令処理手段の前記メモリ装置内に上記一定量のア
   ドレス領域が存在すれば該領域を割り当て、存在しなけ
   れば他命令処理手段のメモリ装置のアドレス領域を割り
   当てるように制御することを特徴とする請求項１、２、
   ３、４、５、６、７もしくは８記載の分散共有メモリを
   持つマルチプロセッサシステム。 １０、前記メモリ装置の分割を前記同一領域を含むよう
   に行った場合に、上記同一領域に対する書き込み要求が
   発生したときには該書き込みのアドレスとデータを前記
   通信バスもしくは別に設けた同一化バスを介して他命令
   処理手段にブロードキャストし、他のメモリ装置の同一
   領域のデータとの一致化を行うようにしたことを特徴と
   する請求項６もしくは７記載の分散共有メモリを持つマ
   ルチプロセッサシステム。