JPH02244987A - 映像データの付加情報記憶処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば１つのフィールドメモリに複数のタ
イトル等のデータを記憶できるようにした映像データの
付加情報記憶処理装置に関する。

（従来の技術） 従来、ビデオカメラなどで撮影した映像信号に、編集時
あるいは撮影時にタイトルを挿入する技術か開発されて
いる。このよ、うなタイトル挿入を行なうに際して、最
近では、デジタル画像処理技術が進歩したために、タイ
トル用の映像信号をデジタル化してタイトル用メモリに
書込み、このタイトル用メモリを制御して、映像データ
とタイト・ルとを合成する方法がとられている。

ここで、コンポジット映像データとタイトルデータとを
記憶するメモリ容量について考察してみる。

コンポジット映像信号をそのままデジタル処理する場合
は、ＮＴＳＣ方式信号の場合、ｕｓｅ（ｒｓａは色副搬
送波周波数、３．５８ＭＨｚ　−（４５５／２）ｒｌｌ
ｆｉｌは水平周波数）で、６〜８ビツトに量子化する。

また、コンポーネント処理する場合には、輝度Ｙと色（
Ｃ）信号に分離して、色信号は復調し、（Ｒ−Ｙ）、（
Ｂ−Ｙ）信号に分離し、Ｙ。

（Ｒ−Ｙ）、（Ｂ−Ｙ）信号をツレぞれ、１０２４ｒｌ
！、（１０２４／８）ｆＨ，１２８ｒＨテロ　〜８　ヒ
ー／トにｍ子化して処理する方法が一般的である。

従って、コンポジット処理する場合に必要なメモリ容量
を＝を算すると ９１０（水平）Ｘ２８３（垂直）×８（ビット数）−１
．９１Ｋｂｉｔ コンポーネント処理する場合 Ｙについて　　１０２４Ｘ　２８３　Ｘ　８−２．１５
）ｌｂｊ、ｔ（Ｒ−Ｙ）について １２８　Ｘ２８３　ｘ８−０．２７８ｂｉｔ（Ｂ−Ｙ）
について ＩＨＸ　２８３　Ｘ　８−０．２７８ｂｉｔとなる。よ
ってＹ、（Ｒ−Ｙ）、（Ｂ−Ｙ）用として２．６９Ｋｂ
ｉｔとなる。

一方、タイトルメモリとしては、 ２５６　ｘ　２６３　ｘ　１−０．０６７Ｍｂｉｔ（約
８４Ｋｂｉｔ）となる。

この様に、１つのタイトルのデータを得るのに８４Ｋｂ
ｉｔのメモリが必要であ、す、たとえば１（数のタイト
ルを設定しようとすると、その数に応じたメモリが必要
となる。

第７図（Ａ）は１つのタイトル用のメモリ容量を示し、
同図（Ｂ）は例えば４つのタイトル用のメモリ容量を示
している。さらに同図（Ｃ）は、１フイールドメモリ容
量を示しており、映像データ用のメモリとして使用する
ことができる。

（発明が解決しようとする課題） 上記したように、従来のタイトルデータ処理技術では、
複数のタイトルを映像データに対応させようとすると、
それだけタイトルデータ用のメモリを増加しなければな
らない。さらに異なる複数のメモリを制御しなければな
らず、制御回路が複雑となる。

そこでこの発明は、フィールド（フレーム）メモリに少
規模の回路を追加するだけで、タイトル等（付加情報）
のメモリとして兼用でき、しかも戊数種のデータを記憶
することができる映像データの付加情報記憶処理装置を
提供することを目的とする。

［発明の構成］ （：ｌ、１を解決するための手段） この発明は、１クロックで複数ビットのデータが同時転
送され、かつ指定される１アドレスで時間軸方向の複数
個のクロック分のデータが該アドレスにワードデータと
して書込み又は読出しされるメモリと、このメモリから
読み出されたデータを基準信号からＴ１遅延させる帰還
データ遅延手段と、外部データを基準信号からＴ２遅延
させて、前記帰還遅延手段からのデータと同時化する入
力遅延手段と、同時化されたデータの前記メモリに対す
る書込みアドレスを順次発生する書込みアドレス発生手
段と、この書込みアドレス発生手段により発生される書
込みアドレスと同じ位置を示す読出しアドレスを、前記
メモリから前記データを読み出すときに該書込みアドレ
スに先行して順次発生する読出しアドレス発生手段と、
前記帰還データ遅延手段及び入力遅延手段の出力部と。

前記メモリの入力部との間に設けられ、前記メモリに書
込まれるワードデータのうち、任意の番目の１クロック
分のデータを前記入力又は帰還データ遅延手段から選択
的に導入するクロック単位切換え手段と、前記メモリか
ら読み出されたワードデータのうち特定の番目のクロッ
クに対応したデ−夕を選択導出する出力選択手段とを備
えるものである。

（実施例） 以ド、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力端子１１には
第１の映像信号（通常の映像信号）または第２の映像信
号（タイトルのための映像信号）が選択的に入力される
。ここに人力された映像信号はアナログデジタル（Ａ／
Ｄ）変換器１２において量子化（ｎビット、例えば８ビ
ツト）され、遅延回路１３に供給される。遅延回路１３
から導出された映像データは、クロック単位切換え回路
１６の第１人力部Ｂ１に供給されるとともに、スイッチ
１４の第１人力部１４ａに供給される。スイッチ１４の
選択動作は後述する。

スイッチ１４の出力は、タイトルデータ処理デコーダ１
５に入力される。このタイトルデータ処理デコーダ１５
は、人力データを例えば２値化するもので、例えばタイ
トル用の映像データを作成する回路である。この回路の
出力は、ワード選択回路１６の第２人力部Ｂ２に供給さ
れる。さらにこのワード選択回路１６の第３人力部Ｂ３
には、ヅΔ還データ遅延回路１７からのｎビットデータ
も供給されている。

ワード選択回路１６は、クロック選択制御信号（タイト
ル指定信号）により取込みデータを自由に選択できるス
イッチであり、その出力は、例えば１フイ一ルド分の記
憶容量をａしたメモリ１８に供給される。このメモリ１
８は、例えばノイズリダクションや、映像信号に特殊効
果処理を行なうために設けられているものである。

メモリ１８は、書込みアドレス発生器１９からの書込み
アドレスデータＡ　（＋）によって指定されるアドレス
に入力データが書込まれ、読出しアドレス発生器２０か
らの読出しアドレスデータＡ（０）によって指定される
アドレスからデータが読み出される。

メモリ１８から読み出された映像データは、映像信号処
理経路に供給されるとともに、出力データ選択回路２１
に供給され、また帰還データとして遅延回路１７に入力
される。出力データ選択回路２】は、メモリ１８の出力
データの任意の１クロック分のワードを自由に選択して
導出できるもので、その選択データは、出力しようとす
るタイトル番号指定信号により決定される。

ここで、メモリ１８からの読出しアドレスデータＡ　（
０）と書込みアドレスデータＡ（１）の関係であるが、
読出しアドレスデータＡ（０）により指定されたアドレ
スと同一アドレスが、所定時間をおいて舛込みアドレス
データＡ（１）により指定されるように取決められてい
る。書込みアドレス発生タイミング及び読出しアドレス
タイミングは、基準信号（水平同期信号）を基準にして
設定されている。

メモリ１８から読み出されたアドレスＡ１の映像データ
は、帰還データ遅延回路１７で遅延され、入力遅延回路
１３から出力される映像データ（アドレスＡ１に書込ま
れるべきデータ）と、ワード選択回路１６において同時
化されるように、帰還データ遅延回路１７及び入力遅延
回路１３の遅延量が設定されている。

ここで、メモリ１８の制御タイミングについて説明する
。

第６図は、メモリ１８のデータ読出し、書込みタイミン
グを示すタイムチャートである。今、メモリが水平方向
１０２４．垂直方向２５Ｂ、ビット数４の容量であり、
１つのアドレスに８ワード（１ワード−４ビツト）が：
己憶されるものとし、ｎ−８ビツト、ｍ−１ビツトとす
る。なお、実際の映像信号は、上記の容量のメモリが２
個使用され、４ビツトが並列処理され８ビツトのデータ
を扱う。今、輝度信号データを書込み読出し処理するも
のとすると、アナログ水平同期同期信号（同図（ａ））
は、アナログデジタル変換クロック（同図（Ｃ））に同
期化され、基準信号となる（同図（ｂ））。

アナログ変換された輝度信号Ｙｌ　、Ｔ２　、・・・（
同図（ｄ））は、入力遅延回路１３にて遅延され（同図
（ｅ））で出力される。Ａ／Ｄ変換出力時点から５クロ
フク分遅延されている。同図（ｆ）はシフトクロックで
あり、メモリにデータを入力する場合に利用され、アナ
ログデジタル変換クロックを反転した位相関係にある。

同図（ｇ）は、メモリ１８に与えられるアドレス（書込
み、読出し用）の内容を示しており（Ｒ−ＡＤ　　Ｏ）
は読出しアドレスＮＯ，Ｏを意味し、（Ｗ−ＡＤ　　１
２６）は書込みアドレスＮｏ。

１２６を意味する。さらに同図（ｈ）は、メモリ１８に
与える書込みと読出しのアドレスを切換える切換え信号
であり、同図（ｉ）はチップイネーブル信号、同図（ｊ
）はチップセレクタ信号である。

今、読出しアドレスとしてＮｏ、０が指定されたとする
と、チップイネーブルが行われ、同図（ｋ）のリードス
トローブ信号の立下がりにより、メモリ１８のデータ読
出しが開始される。図では、アドレスＮｏ、０にデータ
Ｙ９〜ＹｌＢが格納されている場合を示しており、これ
らのデータがシステムとクロック（同図（ｎ））により
読み出される。このデータは、先の帰還データ遅延回路
１７により遅延されて、同図（ｅ）に示すデータのうち
書込みアドレスＮ０１０に書込まれるべきデータＹ９〜
Ｙ１Ｂと同時化される。そして書込みアドレス（Ｗ　−
Ａ　Ｄ　　Ｏ）の指定（同図（ｇ））によりメモリ１８
に書込まれる。従って、帰還データ遅延回路１７では、
シフトクロックの９クロック分を遅延していることにな
る。

上記の説明は、データＹ１〜ＹＩＢがアドレスＮＯ，０
から読み出されて、この番地に書込まれるべきデータと
同時化され、メモリに書込まれるまでを説明した。今、
アドレスが０〜１２７まで宵るとすると、アドレスＮＯ
，０にデータが書込まれる前には、データＹ１〜Ｙ８が
アドレスＮＯ。

１２７に書込まれる。

上記のように、メモリ１８の読出しアドレスと書込みア
ドレスとをずらし、かつ基準信号に対する帰還データの
遅延量と、入力データの遅延口を選定することにより、
フィールド周期のデータをメモリから読出し帰還しても
同一のアドレスに書込むことができ、またフィールド周
期で到来する入力データを帰還データに同時化すること
ができる。

この発明では、特に、ワード選択回路１６及び出力デー
タ選択回路２１を更に組合わせている点にＱ＠を有する
。

第２図は、例えば１つのタイトルのデータをメモリ１８
に格納する場合の例を示している。

同図＜Ａ）は、メモリ１８の水平方向が１０２４（アド
レス１２８個）ビット、垂直方向が２５６ビツト、深さ
方向が８ビツトである場合を示している。同図（Ａ）の
斜線でしめす部分にタイトルデータを書込む場合には、
１つのアドレスで書込まれるデータ（８ビツトが８回）
が８個のシフトクロックにより転送される途中で、第３
番目のクロックのときに、ワード選択回路１６がタイト
ルデータを選択するように切換えられる。つまり同図（
Ｂ）に示すように、１アドレスにつき８個のワード（第
６図で先きに説明したＹ１〜Ｙ８やＹ９〜Ｙ１６に対応
）がジフトクロックにより転送される途中で、３番目の
クロック期間では、タイトルデータがワード選択回路１
６において選択される。

今、メモリ１８が空の状態であり、タイトルブタのみを
書込む場合は、メモリ１８から読み出されたデータ（実
際にはオール零）が遅延されて帰還するのに合せて、遅
延回路１３からのタイトル映像データが、デコーダ１５
において例えば“０″又は“１″のデータにデコードさ
れる。そしてこのタイトルデータは、各アドレスに書込
まれる際、３番目のクロックのときにワード選択回路１
６により選択されてメモリ１８に導入される。

これ以外のクロックのときは、選択回路１６は遅延回路
１７から帰還されるデータを選択してメモリ１８に導入
する。従って、選択回路１６は、この場合、第３番目の
クロックのときに入力部Ｂ２を選択し、他のクロックの
ときに入力部Ｂ３を選択する、いわゆるワード選択動作
を行なう。

第２図（Ａ）のようにタイトルデータが書込まれた後で
、通常の映像データが書込まれる場合は、メモリ１８か
ら読み出されたデータが遅延回路１７で遅延される。そ
して映像データが遅延回路１３で遅延される。遅延四路
１３と１７の出力データは、フィールド周期で同時化さ
れている。ここで、選択回路１６は、１アドレスにつき
３番目のクロックでは、遅延回路１７の出力を選択する
。

これにより、タイトルデータは読出したアドレスと同じ
アドレスに再度書込まれ、他のアドレスには映像データ
が書込まれることになる。選択回路１６は、この場合、
第３番目のクロックのときに人力部Ｂ３を選択し、他の
クロックのときに人力部Ｂ１を選択する。］二記のよう
に、タイトルデータが書込まれ、メモリ１８のデータが
読み出される場合、タイトルデータは、出力データ選択
回路２１により選択されて導出され、タイトル挿入回路
に導かれる。

上記メモリ１８に既に書込まれている通常の映像データ
及びタイトルデータ以外、更に、別のタイトルを書込も
うとする場合には、入力端子１１にタイトル用の映像信
号が導入されデコーダ１５においてタイトルデータに変
換される。そして、メモリ１８から読み出され帰還され
た遅延データと共にメモリ１８に導かれる。この場合、
例えば第２図（Ａ）に示すように、１アドレスをアクセ
スする中で４番目のクロックのときに入力部Ｂ２が選択
（ワード選択）されると、例えば第２図（Ａ）に点々で
示すように、第２のタイトルデータが書込まれる。映像
データについては、第２のタイトルデータを加えた分、
情報；が低減されるが、画質は実用上の問題はない。ま
た、いずれのタイトルを表示するかは、出力データ選択
回路２１において決定される。

第２図（Ａ）に示した例では、タイトルデータを深さ方
向（８ビツト）のうち、１ビツトをタイトルデータ用と
して利用している。しかし、これに限らず、深さ方向の
数ビットを１つのタイトルデータ用あるいは異なるタイ
トルデータ用として用いても良い。深さ方向に１ビツト
づつを異なるタイトルデータ用として用いる場合には、
選択回路１６及び出力データ選択回路２１は、任意のビ
ットを；Ｓ択できるビット選択方式にする方が好ましい
。

第３図は、メモリ１８から出力されたタイトルデータに
基づくタイトル信号が挿入される部分を示している。タ
イトルレベル信号（例えば白レベル信号）は、タイトル
レベル信号発生部３２がら出力され、スイッチ３３の一
方の入力端に供給される。スイッチ３３の他方の入力端
にはタイトルを挿入しようとするアナログ映像信号が供
給されている。そしてタイトルデータが例えば“１″の
ときは、タイトルレベル信号が選択される。これにより
、スイッチ３３からは、タイトルが挿入された映像信号
を得ることができる。

」１紀のようにこの実施例では、メモリ１８に記憶され
る映像データに複数のタイトルのためのタイトルデータ
をｇ己憶させることができる。しがもその構成は簡単な
回路規模であり、メモリの増設は不要である。

上記の実施例では、メモリ１８がら出力された映像デー
タを、そのまま映像信号出力経路に導入した。これは映
像データの中に１ビット程度の無関係なデータが混入し
ても画質には重大な影響を与えないからである。

しかし、タイトルデータを映像データから排除したい場
合は、映像データワード選択回路２２を設けて、タイト
ル番号指定信号によりタイトルデータビットを除去又は
前後のデータで直線捕間して作成したデータと入替える
ようにしてもよい。

上記の実施例では、タイトルデータを格納するメモリと
して、輝度信号用のメモリを利用した。

しかし、これに限らず色差信号用のメモリにタイトルデ
ータを格納できるようにしてもよい。

第４図は色差信号用メモリ４つの周辺回路を示し、第５
図は、色差信号と輝度信号の配列関係を示している。

輝度信号は、輝度信号用のメモリに書込まれる場合、サ
ンプルの」１位４ビットと下位４ビツト（合せて８ビツ
ト）が同時処理される。

一方、色差信号に関しては、（Ｒ−Ｙ）の上位４ビツト
と（Ｒ−Ｙ）の下位４ビツト、（Ｂ−Ｙ）の上位４ビツ
トと（Ｂ−Ｙ）の下位４ビツト、・・・というふうな配
列となっている。

第４図に戻って説明する。入力端子１１には通常の映像
信号または、タイトル用の映像ｔＸ号が供給され、Ａ／
Ｄ変換器１２において１子化され、通常の映像データで
あれば映像データ処理経路に導かれる。しかし、タイト
ル用の映像信号であった場合は、デコーダ４４において
例えば１ビツトに変換され、ビットスイッチ４５の入力
部に供給される。このスイッチ４５は、タイトルを挿入
しようとする番目のクロックのときにデコーダ４４の出
力を選択し、それ以外はスイッチ４３の出力を選択する
。

一方、アナログ色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）は端子
４０（１）　、４０（２）に導かれ、第５図に示したタ
イミングに従ってスイッチ４１により選択され、Ａ／Ｄ
変換器４２に入力される。デジタル色差信号は、スイッ
チ４３において、上位４ビツトと下位４ビツトが交互に
選択される。スイッチ４３により取り出されたデータは
スイッチ４５に入力される。このスイッチ４５は、色差
信号を取り込むとともに、指定した番目のクロックでデ
コーダ４４の出力を選択して遅延回路４６に導入する。

遅延回路４６は、第１図で示した入力遅延回路１３と同
様な働きをする。この遅延回路４６の出力は、入力ワー
ド選択回路４７に供給され、またこの入力ワード選択回
路４７には、帰還データを遅延する帰還データ遅延回路
４８の出力が供給されている。メモリ４９は、書込みア
ドレス発生器５１と読出しアドレス発生器５２により、
アドレス制御される。色差信号データについても、１反
信号の場合と同様にメモリ４つから読み出されたデータ
は、帰還遅延回路４８を介して読出したアドレスと同じ
アドレスに書込まれるように制御される。

メモリ４９から出力されたデータは、出力データ選択回
路５３に入力される。出力データ選択回路は、色差信号
データの上位４ビツトをラッチ回路５５へ、下位４ビツ
トをラッチ回路５６へ、タイトルデータをラッチ回路５
９に振分ける。ラッチ回路５５とランチ回路５６の色差
信号データは、加算器５７で上位４ビツトと下位４ビツ
トとが同時化され、スイッチ５８において（Ｒ−Ｙ）と
（Ｂ−Ｙ）データとに振分けられる。一方、タイトルデ
ータは、タイトル挿入回路に導かれる。

上記の実施例においても、色差信号データあるいはタイ
トルデータのいずれがか、メモリ４９に記憶されていて
も、後で、他方のデータを書込むことができる。さらに
、タイトルデータの入力経路は映像データの経路である
ために、同時にタイトルデータと色差信号データをメモ
リ４９に書込むことができる。

、Ｅ記の実施例では、タイトルデータを書込むものとし
て説明したが、データ内容はこれに限定されるものでは
ない。例えば個人的なメモデータを書込んでおき、出力
データ選択回路においてキーワードを知っている人だけ
が、そのデータを取出すことができるようにし、キャラ
クタ表示するように使用しても良い。

［発明の効果］ 以上説明したようにこの発明は、フィールド（フレーム
）メモリに少規模の回路を追加するだけで、タイトル等
（付加情報）のメモリとして兼用でき、しかも複数種の
データを記憶することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図のメモリのアドレス空間及びデータ書込みタイミン
グの説明図、第３図はタイトル挿入回路の例を示す図、
第４図はこの発明の他の実施例を示す回路図、第５図は
第４図の回路の動作を説明するために示したデータ配列
図、第６図は第１図のメモリの制御タイミングを示すタ
イミングチャート、第７図は従来のタイトルメモリの説
明図である。 １２・・・Ａ／Ｄ変換器、１３・・・遅延回路、１５・
・・タイトルデータ処理デコーダ、１６・・・ワード選
択回路、１７・・・遅延回路、１８・・・メモリ、１９
・・・書込みアドレス発生器、２０・・・読出しアドレ
ス発生器、２１・・・出力データ選択回路、２２・ｔ・
映像データビット選択回路、４２・・・Ａ／Ｄ変換器、
４４・・・デコーダ、４６．４８・・・遅延回路、４９
・・・メモリ、５３・・・ワード選択回路、５５．５６
，５９．・・・ラッチ回路、５７・・・加算器、５８・
・・スイッチ。

Claims (1)

1. 【特許請求の範囲】 １クロックで複数ビットのデータが同時転送され、かつ
   指定される１アドレスで時間軸方向の複数個のクロック
   分のデータが該アドレスにワードデータとして書込み又
   は読出しされるメモリと、このメモリから読み出された
   データを基準信号からＴ１遅延させる帰還データ遅延手
   段と、外部データを基準信号からＴ２遅延させて、前記
   帰還遅延手段からのデータと同時化する入力遅延手段と
   、 同時化されたデータの前記メモリに対する書込みアドレ
   スを順次発生する書込みアドレス発生手段と、 この書込みアドレス発生手段により発生される書込みア
   ドレスと同じ位置を示す読出しアドレスを、前記メモリ
   から前記データを読み出すときに該書込みアドレスに先
   行して順次発生する読出しアドレス発生手段と、 前記帰還データ遅延手段及び入力遅延手段の出力部と、
   前記メモリの入力部との間に設けられ、前記メモリに書
   込まれるワードデータのうち、任意の番目の１クロック
   分のデータを前記入力又は帰還データ遅延手段から選択
   的に導入するクロック単位切換え手段と、 前記メモリから読み出されたワードデータのうち特定の
   番目のクロックに対応したデータを選択導出する出力選
   択手段とを具備したことを特徴とする映像データの付加
   情報記憶処理装置。