JPH02246165A - 浮遊ゲートトランジスタのプログラム方法及び製造方法とスタガースプリットゲート浮遊ゲートメモリアレイと浮遊ゲートトランジスタを含む構造 - Google Patents

浮遊ゲートトランジスタのプログラム方法及び製造方法とスタガースプリットゲート浮遊ゲートメモリアレイと浮遊ゲートトランジスタを含む構造

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JPH02246165A
JPH02246165A JP1320426A JP32042689A JPH02246165A JP H02246165 A JPH02246165 A JP H02246165A JP 1320426 A JP1320426 A JP 1320426A JP 32042689 A JP32042689 A JP 32042689A JP H02246165 A JPH02246165 A JP H02246165A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ 〈産業上の利用分野〉 本発明は、浮遊ゲートメモリデバイスとこのデバイスを
プログラムする方法に関する。
〈従来の技術〉 この分野では、多数の浮遊ゲートメモリデバイスが知ら
れている。成る型式の浮遊ゲートメモリは、電子トンネ
ル効果のメカニズムによってプログラムされかつ消去さ
れる浮遊ゲートトランジス夕のアレイからなる。このよ
うなデバイスの１例が、１９８０年のＩ　ＥＥＥインタ
ーナショナルφソリッド・ステートΦサーキツツ嗜カン
ファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏ１１ｄ
　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆ’ｅｒｅｎ
ｃｅ　）に於て発行されたジョンソン（Ｊｏｈｎｓｏｎ
　）他による論文「ア・１６Ｋｂ・エレクトリカリ会イ
レイサブル・ノンボラタイル・メモリ」（Ａ１６　　Ｋ
　ｂ　　Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓａｂｌ
ｅ　　Ｎｏｎｖｏｌａｔｉｌｅ　　Ｍｅｇ＋ｏｒｙ　）
の第１５０〜１５３頁に記載されている。
このジョンソンのデバイスでは約２５Ｖのプログラム・
消去電圧が使用される。デジタル電子システムの大部分
が５Ｖ電源を有するが２５Ｖ電源を有しないにもかかわ
らず、トンネル効果に必要な電流の大きさが１ｎＡ程度
であるので、従来の電荷ポンプによって５Ｖ電源から２
５Ｖの電圧をチップ上に発生させることができる。しか
しながら、トンネル効果によってプログラムされかつ消
去されるメモリセルは大きくなりがちであり、かつその
ために高価になるという不都合がある。
別の型の浮遊ゲートメモリは、熱い電子の注入によって
プログラムされ、かつ紫外光への露出によって消去され
るＥＦＲＯＭである。ＥＰＲＯＭセルは小型でありかつ
比較的廉価にＥＰＲＯＭセルを組み立てることができる
が、ＥＦＲＯＭに記憶されるデータは、ＥＦＲＯＭをシ
ステムから取り外して再プログラムする前に紫外光に露
出させない限り再プログラムすることができない。更に
、このようなデバイスは、５Ｖを超える電圧（例えば約
１２ｖ）及び高プログラミング電流を必要とする高温電
子注入によってプログラムされる。このようなプログラ
ミング電流は大き過ぎて電荷ポンプで発生させることが
できない。従って、ＥＰＲＯＭを含むシステムをプログ
ラムする場合には、特別の電源を備える必要があり、そ
れによって費用の負担が増えるので好ましくない。
更に別の型式の浮遊ゲートメモリは、高温電子注入によ
ってプログラムされかつトンネル効果によって消去され
るフラッシュＥＰＲＯＭである。
このような装置が、１９８８年のＩ　ＥＥＥインターナ
ショナル・ソリッド・ステート・サーキツツ・カンファ
レンスで発行されたキネット（Ｋｙｎｅｔｔ）他による
論文［アン・インシステム・リプログラマブル（Ａｎ　
ＩＩｎ−８ｙｓｔｅ　Ｒｅｐｒｏｇｒａｗｍａｂｌｅ　
）　２５６Ｋ　　ＣＭＯ８フラッシュ・メモリ（Ｆｌａ
ｓｓｈ　ＭｅＩＩｏｒｙ　）　Ｊの第１３２〜１３３頁
に記載されている。
フラッシュＥＰＲＯＭは小型のメモリセルを有し、かつ
従って比較的廉価であるので有利である。しかしながら
、上述したキネットの論文に記載されるような型式のフ
ラッシュＥＦＲＯＭは、浮遊ゲートとドレインとの間ま
たは浮遊ゲートとソースとの間の電子トンネル効果によ
って消去されるので、ドレイン／基板接合部またはソー
ス／基板接合部を横切る帯域対帯域トンネル効果によっ
て電気的消去の際に大きな電流が流れる。
また、フラッシュＥＦＲＯＭには他の多くの欠点がある
。例えば、フラッシュＥＦＲＯＭは高温電子によりプロ
グラムされるので、セル毎に約１μＡのプログラミング
電流について５Ｖ以上（−般に８〜１２ｖ）のプログラ
ミング電圧が必要である。このような高電流と高プログ
ラミング電圧との組合せをチップ上の電荷ポンプから経
済的に発生させることはできない。（フラッシュＥＦＲ
ＯＭは、特に１２５℃等の高い操作温度で単に５Ｖ電源
をドレインに接続するだけで効率的にプログラムするこ
とができない。また、公称５Ｖの電源の出力電力がプラ
スまたはマイナス１０％の範囲で変化し、４．５Ｖまで
低下し得るので、このような理由によっても５Ｖ電源を
ドレインに接続することによってプログラムを効果的に
実行することができない。） 上述したフラッシュＥＰＲＯＭに関する別の制限は、過
剰消去を防止するために、即ち消去回路が浮遊ゲートに
大きな正の電荷を残さないようにするために消去電圧を
厳しく制御する必要があることである。（キネットによ
れば、浮遊ゲートがソースからドレインに延長している
ので、キネットのトランジスタは制御ゲートの状態と無
関係に正に荷電された浮遊ゲートによってオン状態のま
まにおかれる。） 〈発明が解決しようとする課題〉 従って、以下の特徴を兼ね備えた浮遊ゲートメモリデバ
イスを提供することが望ましい。即ち、（１）フラッシ
ュＥＰＲＯＭのセルの大きさが小さいこと、 （２）ＥＦＲＯＭの消去可能性、即ち消去電圧が単一の
５Ｖ電源から電荷ポンプによって発生するようなシステ
ム内で消去可能なデバイスであること、及び （３）単一の５Ｖ電源によるシステム内プログラム可能
性である。
これらの目標は、数μＡ以上のドレイン電流を必要とす
ることな（フラッシュＥＦＲＯＭをプログラムする方法
があれば、達成することができる。
［発明の構成］ 〈課題を解決するための手段及び作用〉本発明の実施例
に従って構成される消去可能な浮遊ゲートメモリデバイ
スは、セルの大きさが小さいフラッシュＥＰＲＯＭを有
し、単一の５Ｖ電源を用いてプログラムしかつ消去する
ことができる。重要なことは、プログラミング電圧及び
消去電圧が５Ｖ電源から例えば電荷ポンプを用いてチッ
プ上で発生することである。
本発明の１実施例は、プログラムする際にドレインを流
れることが可能な電流の量を制限する手段を備える。こ
のために、プログラミングドレイン電圧を電荷ポンプか
ら発生させることができ、かつメモリデバイスをプログ
ラムするために追加の電源を設ける必要がない。
本発明の第１実施例では、プログラムする際に、浮遊ゲ
ートメモリデバイスの制御ゲート電圧が第１電圧（例え
ば接地電圧）からプログラミング電圧（例えば５〜８Ｖ
）に直線状に変化する。このために、プログラミングド
レイン電流は１ｍｓの間にゆっくりと直線的に増加し、
熱い電子が１ｍＳの間に連続的に浮遊ゲートに注入され
、トランジスタの閾値電圧が一様に増加し、かつドレイ
ン電流が電荷ポンプによって与えられ得る値より大きな
値を超えるような時間は無い。
本発明の第２実施例では、プログラムする際に、プログ
ラミングドレイン電圧がドレイン領域に印加されるのに
対して、制御ゲートの電圧がトランジスタの閾値電圧よ
り僅かに高い値まで上昇する。
これによって、トランジスタを流れるドレイン電流が電
荷ポンプによって与えられ得る大きさを有することが保
証される。メモリデバイスは、一般にスプリットゲート
アーキテクチュアに組み込まれ、即ち浮遊ゲートがチャ
ネルの第２部分ではなく第１部分を被覆する。制御ゲー
トはチャネルの第２部分及び浮遊ゲートの一部分を被覆
する。従って、制御ゲートは、浮遊ゲートが正に荷電さ
れている場合であっても、チャネルを流れることが可能
な電流の量を制御する。
この実施例では、メモリデバイスが、容量的に浮遊ゲー
トに結合された消去ゲートを備える。プログラムする際
に、メモリデバイスのプログラミング効率を向上させる
ために、消去ゲート電圧を例えば約１０ｖまで増加させ
ることによって浮遊ゲートに於ける電位を増加させる。
このように、消去ゲートがプログラミング効率を向上さ
せるのに対して、制御ゲートを用いてプログラミング電
流の量が制御されることが分かる。
本発明の別の実施例では、プログラムする際にソースが
電流制限要素を介して大地に接続される。
電流制限要素によってソース電流が１〜５μＡの範囲内
の値に制限される。このような要素の例としてＩＭΩの
抵抗器がある。このために、プログラムする際にソース
電圧が上昇し、それによってバックバイアス効果により
トランジスタの閾値電圧が増加し、プログラムする際に
許容されるドレイン電流の量が減少する。この閾値電圧
の増加のために、ソースとドレインの間を流れることが
可能なプログラミング電流が、電荷ポンプによって発生
させ得る値に制限される。この実施例では、ソースと大
地との間に電流制限要素を結合することに加えて、トラ
ンジスタの消去ゲート電圧を例えば約１０ｖまで増加さ
せる。これは、浮遊ゲートが消去ゲートに容量的に結合
されているので、浮遊ゲート電圧を増加させかつプログ
ラミング効率を向上させる効果を有する。しかしながら
他の実施例では、プログラムする際に消去ゲートが接地
される。
更に別の実施例では、制御ゲートに周期的にパルスが印
加されるのに対して、電荷ポンプがトランジスタのドレ
イン領域に結合される。制御ゲート電圧が低いとき、ド
レイン電圧が約８ｖまで上昇する。制御ゲートにパルス
が印加されるとき、ドレインが浮遊ゲートトランジスタ
を介して放電し、かつ制御ゲート電圧が再び低くなると
き、ドレイン領域は８ｖまで荷電することができる。以
下に詳述するように、制御ゲートに繰り返しパルスを印
加することによって、電荷ポンプが２．３μＡ以上の電
流を供給できない場合でも、電荷ポンプを用いて浮遊ゲ
ートトランジスタをプログラムすることができる。この
プログラミング技術は、プログラミング効率を向上させ
るために消去ゲート電圧を増加させる限りまたは接地消
去ゲートと共に使用することができる。
本発明の１実施例では、メモリデバイスがスプリットゲ
ート浮遊ゲートゲートメモリセルのスタガー仮想接地ア
レイからなる。このアレイは、１組の細長いソース／ド
レイン領域と複数の浮遊ゲート列を有し、各浮遊ゲート
列はソース／ドレイン領域の対の間に形成される。浮遊
ゲートは、所定の列に於て、１個おきに前記対内の第１
のソース／ドレイン領域に近接し、かつ前記列の他方の
浮遊ゲートが前記対の第２のソース／ドレイン領域に近
接するように配置される。このために、前記アレイが組
み立てられる表面積は、所定の列の全浮遊ゲートを同じ
ソース／ドレイン領域に近接させた場合より小さくする
ことができる。
成る実施例では、各セルが関連するソース／ドレイン領
域の対の間にチャネル領域を有する。このチャネル領域
は、高濃度にドープされた浮遊ゲートの下側の（及び前
記対の一方のソース／ドレイン領域に近接する）第１部
分と、より低濃度にドープされた他方のソース／ドレイ
ン領域に近接する第２部分とを有する。チャネルの第１
部分によってセルのプログラミング効率が向上するのに
対して、チャネルの第２部分のドーパント濃度が低いこ
とによってチャネルの第２部分が低い閾値電圧を示す。
本願発明者は、チャネルの第１及び第２部分が浮遊ゲー
トの縁部に自己整合するようにチャネルをドープするた
めの新規な方法を見い出した。これは、（１）全チャネ
ル領域を高濃度にドープし、（２）浮遊ゲートを形成し
、かつ（３）浮遊ゲートをマスクとして用いて該浮遊ゲ
ートの下側にないチャネルの部分を部分的にカウンタド
ープすることによって行われる。この技術によって、チ
ャネルの第１及び第２部分をトランジスタの他の部分に
関して誤って整合させることがないので、歩留まりが向
上する。
本発明の上述した及び他の特徴については、実施例を用
いて以下に記載した詳細な説明により明かにする。
〈実施例〉 第１図は、プログラミング回路に接続されたフラッシュ
ＥＰＲＯＭｌ０の断面を示している。第１図に於て、ト
ランジスタ１０はＮ＋ソース１２とＮ＋ドレイン１４と
制御ゲート１６と浮遊ゲート１８とを有する。トランジ
スタ１０は、そのプログラミング効率を向上させるため
にＰ十領域２０内に形成される。Ｐ−領域２１がチャネ
ル領域の部分２２内に形成されて該部分２２の有効閾値
電圧を低減させる。また、トランジスタ１０は、浮遊ゲ
ート１８の上側に延在しかつ該ゲート１８から絶縁され
た消去ゲート２４を有する。消去ゲート２４は第１図の
断面図より外に位置し、第１ａ図の平面図に示されてい
る。消去ゲート２４の下側に延在する浮遊ゲート１８の
部分がフィールド酸化膜領域２６の上に形成されている
。
制御ゲート電圧及びドレイン電圧をプログラミング電圧
（例えば約８／１２Ｖ）まで増加させることによってト
ランジスタ１０をプログラムしようとする場合には、ド
レイン電圧が増加するに連れてドレイン電流が最初に数
百μＡまで上昇する。
このトランジスタ１０の「ワンショット」ドレイン電流
対ドレイン電圧特性曲線が第２図に示されている。第２
図の曲線１は、電流が最初に増加しく部分１ａ）、かつ
その後に浮遊ゲート１８がプログラムされるに連れて低
下する状態を示している。ドレイン電圧が増加し続ける
場合には、ドレイン１４とＰ十領域２０との間の注入誘
導放電によって電流が再び上昇する（部分１ｂ）。電荷
ポンプでは、曲線１の部分１ａを超えるために必要な数
百μＡの電流を経済的に得ることができない。
しかしながら、本願発明者は、このような大きなドレイ
ン電流を供給することなくトランジスタ１０をプログラ
ムするための方法を見い出した。
本発明の１実施例によれば、第３ｂ図に示されるような
波形の制御ゲート電圧が回路２７によって制御ゲート１
６に印加されるのに対して、第３ａ図の波形を有する電
圧が回路２８によってドレイン１４に印加される。図示
されるように、約８Ｖのプログラミングドレイン電圧が
ドレイン１４に印加される時刻Ｔ１またはその後に於て
、制御ゲート１６に於ける電圧が一定の時間（一般に０
゜１〜１０ｍ５゛、好適には１ｍ５）でＯｖから８ｖへ
直線的に上昇する。この１　ｍ　ｓの時間の第１部分Ｐ
１に於ては、制御ゲート電圧ＶＣＧは決して２．３ｖ以
上にならず、かつ１μＡ以上のドレイン電流を引き込む
ことが必要になるような条件は存在しない。しかしなが
ら、第１部分Ｐ１に於て、電子がゆっくりと浮遊ゲート
１８に注入されて、閾値電圧ＶＤがゆっくりと増加し始
める（第３ｃ図参照）。
第１部分Ｐ１の後、制御ゲート電圧ＶＣＧは８Ｖまで増
加し続ける。しかしながら、閾値電圧ＶＴが増加し続け
ているので、トランジスタ１２は未だ１μＡ以上の電流
を引き込まず、かつ大きなドレイン電流が流れ得るよう
な条件は決して発生しない。制御ゲート電圧ＶＣＧが８
Ｖに達する時までに閾値電圧ＶＴが約８ｖに達して、ト
ランジスタ１０が１μＡ以上のドレイン電流を決して必
要とすることなくプログラムされる。
当業者にとって、第３ａ図及び第３ｂ図の波形を有する
電圧を発生させ得る回路２７．２８を形成する方法は明
らかである。従って、回路２７．２８によって制御ゲー
ト１６及びドレイン１４に印加される電圧が電荷ポンプ
からのものであるという点を除いて、回路２７．２８に
関する詳細な説明は省略する。第１図のトランジスタ１
０には８Ｖの電圧が印加されるが、この値は単なる例示
であって、他の値の電圧をトランジスタ１０に印加する
ことができる。
トランジスタ１０は従来の手法により、例えば制御ゲー
ト１６に於ける電圧を約５Ｖに増加させ、ドレイン１４
に於ける電圧を１．５Ｖに増加させ、ソース１２と消去
ゲート２４とを接地し、かつトランジスタ１０に電流が
流れているかどうかを検知することによって読み取られ
る。トランジスタ１０は、制御ゲート１６、ドレイン１
４及びソース１２を接地しかつ消去ゲート電圧を約２５
Ｖに増加させ、それにより電子を浮遊ゲート１８から消
去ゲート２４ヘトンネル効果により通り抜けさせること
によって消去される。これにより、浮遊ゲート１８は正
の荷電状態のままである。
上述した実施例は本発明の技術的範囲内に含まれかつ充
分な機能を発揮するが、いくつかの欠点を有する。例え
ば、アレイ内の異なるトランジスタが異なる速度でプロ
グラムされる。例えば、熱い電子がアレイ内のいずれか
のトランジスタの浮遊ゲートに低い速度で到達する場合
を仮定する。
そのトランジスタの制御ゲート電圧の増加が急過ぎる場
合には、電荷がその浮遊ゲートに注入される前に、トラ
ンジスタが大きな電流（例えば１００μＡ以上）を引き
込み始める。従って、ドレイン電圧Ｖｄが低下し始め、
プログラミングが終わる。従って、ランプ速度は、アレ
イ内の最も遅いトランジスタのプログラミング速度に対
応するようにゆっくりと上昇するように選択しなければ
ならない。（ランプ速度が遅過ぎる場合には、プログラ
ミングが長過ぎることになる。）第４図は、本発明の別
の実施例を示している。
第４図に於て、プログラムする際に、約８Ｖの電圧がド
レイン１４に印加されるのに対して、制御ゲートには電
圧ＶＴ十Δが印加される。ここで、ＶＴは、制御ゲート
１６に印加された場合に、１μＡまでの電流がトランジ
スタのチャネル３０の部分２２を流れることを許容する
閾値電圧である。
Δは増分電圧であり、ＶＴ＋Δの電圧が制御ゲ−ト１６
に印加された場合に、数μＡの電流が部分２２を流れる
ことができる。（ＶＴは一般に約１゜Ｏｖであり、かつ
Δは約０．２Ｖである。）このように、制御ゲート電圧
がＶＴ＋Δ以下である限り、ドレイン電流は数μＡ以下
であり、従って従来の電荷ポンプを用いて第４図のトラ
ンジスタをプログラムできることが分かる。
当業者にとって良く知られているように、浮遊ゲート１
８に於ける電位が高くなるとトランジスタ１０のプログ
ラミング効率が向上する。成る実施例では、浮遊ゲート
１８の電位が消去ゲート２４の電圧を増加させることに
よって高くなる。消去ゲート２４と浮遊ゲート１８とが
容量的に結合されていることから、例えば約１０Ｖまで
の消去ゲート電圧の増加によってトランジスタ１０のプ
ログラムが向上する。当然ながら消去ゲート電圧を例え
ば２０Ｖ以上の過大な電圧まで増加させることはできず
、そうした場合には電子が浮遊ゲート１８を通り抜けて
消去ゲート２４に移動する。
チャネル３０の部分２２が電流を２．３μＡ以下に制限
するように制御ゲート１６がバイアスされているにも拘
らず、ドレイン１４に８ｖの電圧が印加された場合でも
部分２２に於ける電圧降下が２〜３ｖの範囲内に過ぎな
い点に注意を要する。
この理由は、トランジスタ１０が２個のトランジスタと
考えられるからである。即ち、そのソースがソース１２
で、そのチャネルがチャネル部分２２であり、かつその
ドレインがチャネル部分２２と３４との間の点３２であ
る第１トランジスタＱｌ　（第４ａ図）と、そのドレイ
ン、チャネル及びソースがそれぞれドレイン１４、チャ
ネル部分３４及び点３２である第２トランジスタＱ２と
である。
点３２がＰ十領域２２に関してバイアスされているので
、第２トランジスタＱ２のバックバイアス効果（ボディ
効果として周知）によって第２トランジスタＱ２の有効
閾値電圧が増加し、それによってドレイン１４と点３２
との間で大きな電圧降下が保証される。（トランジスタ
のソース−基板電圧とドレイン電流との関係が第５図に
示されている。）この電圧降下が熱い電子を浮遊ゲート
１８へ加速する。Ｐ十領域２０に於ける高いドーパント
濃度によって、第２トランジスタＱ２により発揮される
バックバイアス効果が増大する。
（バックバイアス効果については、１９７３年にジョン
・ワイリーφアンド・サンズ（Ｊｏｈｎ　Ｗｌｌｅｙａ
ｎｄ　５ｏｎｓ　）から出版されたボール・リッチマン
（Ｐａｕｌ　Ｒｌｃｈｍａｎ）のｒＭＯ８フィールドー
イフエクトΦトランジスターズ拳アンド・インチグレイ
テッド・サーキッツ（Ｆｌｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒ
ａｎｓｌｓｔ。
ｒｓ　ａｎｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕ１ｔ
ｓ）　Ｊの第３２〜４３頁に記載されている。）このよ
うに、第４図のトランジスタは大きなドレイン電流を必
要とすることなくプログラムされることが分かる。
第４図の実施例は本発明の技術的範囲を充足しかつ充分
に機能するものではあるが、いくつかの欠点を有する。
例えば、ドーパント濃度、酸化膜の厚さ及び他のパラメ
ータがウェハ表面に於て変化するので、アレイの異なる
トランジスタの閾値電圧が変化し、かつ過大なドレイン
電流が流れないようにしながら許容し得る速度で異なる
フラッシュＥＦＲＯＭ）ランジスタのプログラミングを
許容する消去ゲート電圧ＶＴ＋Δを発生させ、それによ
ってドレイン電圧を降下させることが困難である。
別の実施例では、ドレイン１４に約８■の電圧を印加し
かつ制御ゲート１６に電圧ＶＴ＋Δを印加する代わりに
、ドレイン１４に約６ｖの電圧を印加しかつ約２．５〜
３．５Ｖの範囲内の電圧を制御ゲート１６に印加する。
これによって約５０μＡ〜１００μＡの範囲内のプログ
ラミングドレイン電流が流れる。５Ｖ±１０％の供給電
源から８ｖの電圧を発生させる電荷ポンプによって約１
００μＡの電流を経済的に発生させることが困難である
のに対して、５Ｖ±１０％の電源から６ｖの電圧を発生
させる電荷ポンプによって１００μＡの電流を経済的に
発生させることができる点が注目される。
この実施例では、５０〜１００μＡの範囲内の電流がト
ランジスタを流れることが許容されるので、本実施例に
於ける点３２の電圧は、制御ゲート１６に電圧ＶＴ＋Δ
を印加した実施例の場合より低くなる。浮遊ゲート１８
に到達するように充分なエネルギを電子に与えるのがド
レイン１４と点３２との間の電圧差であることから、本
実施例のより小さいドレイン電圧は点３２のより低い電
圧によってオフセットされる。
本実施例では、制御ゲート電圧が、制御ゲート１６に電
圧ＶＴ＋Δが印加される条件程厳しく調整する必要が無
いことに注意すべきである。また、この実施例では、消
去ゲート電圧が例えば一般に１５Ｖ以下で、好適には約
１０Ｖの電圧まで増加される。
第６図は、非常に厳しい規制内で制御ゲート電圧を発生
させることを必要とせずに自動的にプログラミングドレ
イン電流が１μＡ以下に維持されるような本発明の別の
実施例を示している。第６図に於て、８ｖの電圧がドレ
イン１４に印加され、約４ｖが制御ゲート１６に印加さ
れ、かつ電流制限器３６がプログラムの際にソース１２
と第との間に接続される。（読み取り時及び消去時には
ソース１２が大地に直接接続される。）電流制限器３６
は、一般にトランジスタ１０を流れ得る電流の量を制限
するＩＭΩの抵抗器である。電流がトランジスタ１０を
流れると、電流制限器３６は、前記抵抗器に於ける抵抗
電圧降下によって上述したバックバイアス効果を発生さ
せるように基板３８に関してソース１２をバイアスする
効果を有する。
ソース１２に於ける電圧が約１ｖに達すると、第１トラ
ンジスタＱ１のバックバイアス効果によってプログラミ
ング電流が約１μＡに低下する。
これによって、点３２に於ける電圧が例えば２〜３ｖの
範囲内の値に増加し、それによって第２トランジスタＱ
２のバックバイアス効果が増大する。
このために、第２トランジスタＱ２がドレイン１４を流
れるドレイン電流を制限し、それによって点３２は熱い
電子を浮遊ゲート１８に加速させるに充分な電圧降下が
ドレイン１４と点３２との間で生じるような電圧を有す
ることが確実になる。
（チャネル部分３４の高いドーパント濃度のために、第
２トランジスタＱ２のドレイン電流は第１トランジスタ
Ｑｌよりそのソース電圧に対してより敏感である。Ｐ十
領域２０は接地基板３８への電気接続部を介して接地さ
れている。）電子が浮遊ゲート１８に向けて加速される
と、第２トランジスタＱ２の閾値電圧が増加し、かつ点
３２に於ける電圧が減少し始め、それによって第２トラ
ンジスタＱ２のソース及びドレインを横切る電圧が増加
する。この電圧の増加によって、熱い電子がより容易に
浮遊ゲート１８に注入される。
第４図に関して上述した実施例の場合と同様に、消去ゲ
ート電圧は、一般にプログラムする際に例えば約１０ｖ
まで増加されてプログラミング効率を向上させる。
電気的消去の後に、浮遊ゲート１８は一般に正に荷電さ
れる。また、この正の荷電によって、浮遊ゲートの電位
が効果的に上昇してプログラミング効率がより向上する
。
上述したように、プログラムする際に約４ｖが制御ゲー
ト１６に印加されるだけである。この理由は、第６図の
実施例によるトランジスタは、−般に第６ａ図の列４０
のようなトランジスタ列の部分だからである。この列は
複数のソース／ドレイン領域４３〜４８を有し、かつ各
ソース／ドレイン領域とＰ十領域との接合部がコンデン
サを形成する。列４０のトランジスタ４２をプログラム
しようとして制御ゲート１６を６ｖを超える電圧まで増
加させ、かつ列４０の全浮遊ゲート１８を正に荷電した
場合には、全ソース／ドレイン領域４３〜４５がソース
／ドレイン領域４６に有効に接続されることになる。（
ソース／ドレイン領域４６はトランジスタ４２のソース
として機能する。
）これは、非常に大きな寄生容量をソース／ドレイン領
域４６に接続することと等価であり、領域４６の電圧を
増加させかつトランジスタ４２をプログラムするために
許容し難い長大な時間を要することになる。制御ゲート
電圧を単に４ｖに増加させることのみによって、ソース
／ドレイン領域４６とトランジスタ４２の左側の他のソ
ース／ドレイン領域との間に抵抗が形成されて上述した
寄生容量の効果が低減する。（第６ａ図の実施例では、
Ｐ−領域３０ａをＰ＋十基板３０ｂ上のエピタキシャル
層とすることができる。） 第６図のトランジスタ１０はスプリットゲートフラッシ
ュＥＦＲＯＭであり、浮遊ゲート１８がチャネル３０の
部分２２ではなく部分３４を被覆することを意味する。
上述したように、これは第４ａ図のトランジスタＱｌ　
、Ｑ２の対と等価である。しかしながら、スプリットゲ
ートトランジスタ１０は、ＥＰＲＯＭセルが実際に２個
のトランジスタとして構成される第１２図の実施例に対
して２つの利点を有する。第１に、第６図（及び第１図
及び第４図）のトランジスタは第１２図のトランジスタ
Ｑｌ　、Ｑ２より小さい。第２に、第６図に於ては、電
子がソース１２から点３２に向けて移動する間にエネル
ギを獲得し、かつこれら電子の少なくとも１部分につい
ては、このエネルギが、電子がチャネル部分３４の中を
移動する際に獲得するエネルギに付加されてプログラム
効率を向上させることができる。第１２図の実施例では
、トランジスタＱ１のチャネルの中を移動する電子によ
って得られたエネルギを、電子がＮ十領域５０の中を移
動する際に完全に失われ、かつこの失われたエネルギが
プログラム効率の向上に使用できないことである。
第６図のトランジスタの大きな利点の１つは、（１）２
．３μＡ以上のドレイン電流を引き込むことなく、かつ
（２）制御ゲート電圧、消去ゲート電圧またはドレイン
電圧を正確に調整することを必要とせずに、トランジス
タがプログラムされることである。上述したように、ラ
ンプ電圧が制御ゲートに印加される実施例及び電圧ＶＴ
＋Δが制御ゲートに印加される実施例に於ては、制御ゲ
ート電圧を正確に制御して過大なドレイン電流を引き込
むことなくプログラムするようにする必要がある。第６
図では、プログラムが制御ゲート電圧を厳しく調整する
ことを必要とせずに実行される。
抵抗器を電流制限器３６として使用する代わりに、対称
的な電流ミラー形に結合された第１Ｍ０８ＦＥＴＱ３と
第１Ｍ０８ＦＥＴＱ４とからなる回路５１によって抵抗
器と等価のＭＯＳが提供される（第７図）。抵抗器Ｒが
ＶＣＣとトランジスタＱ３のドレインとの間に接続され
る。トランジスタＱ４のソースとドレインの間に於ける
有効抵抗ＲＥＱは次式で表される。
ＲＥＱ＝ＲＩ　Ｘ　（Ｗ３　／Ｌ！ｌ　）　／　（Ｗ４
　／Ｌ４　’）ここで、Ｗ３Ｌ８、Ｗ４、Ｒ４はそれぞ
れトランジスタＱ３のチャネル幅、トランジスタＱ３の
チャネル長さ、トランジスタＱ４のチャネル幅、トラン
ジスタＱ４のチャネル長さであり、かつＲ１は抵抗器Ｒ
の抵抗である。Ｗ３、Ｒ３、Ｗ４及びＲ４はトランジス
タＱ４が所望の大きさの抵抗を有するように選択される
。この有効抵抗ＲＩＥＱは一般に１０ＯＫΩ〜２ＭΩの
範囲内にあり、かつ好適にはＩＭΩであって、約１０μ
Ａ以下のドレイン電流が浮遊ゲートトランジスタ１０を
流れるようにする。
本発明の更に別の実施例によれば、ドレイン１４が電荷
ポンプ５２に接続されているのに対して、制御ゲート１
６がパルス発生源５４に接続されている（第８図）。パ
ルス発生源５４によって、約５Ｖの振幅（ＶＣＣ）で０
．１μｓのオン時間と０．９μｓのオフ時間とを有する
一連のパルスが供給される。（パルス発生源５４によっ
て供給される波形が第９ａ図に示されている。）重要な
ことは、制御ゲートが接地されているとトランジスタ１
０がオフであり、かつドレインが約８Ｖまで荷電される
ことである。制御ゲート１６にパルスが印加されると、
ドレイン１４はトランジスタ１０を介して放電し、かつ
制御ゲート１６が再び接地されるとドレイン１４が再び
約８ｖに荷電される。第９ｂ図は、電荷ポンプ５２をド
レインに接続しかつ制御ゲート１６にパルスを印加する
ことによって得られるドレイン電圧の波形を示している
。
第９ａ図及び第９ｂ図の波形の電圧を約１　ｍ　ｓの時
間に亘って繰り返し制御ゲート１６及びドレイン１４に
印加することは、トランジスタ１０をプログラムするに
充分である。それは、少なくとも時間Ｐ２に於て、電圧
条件が熱い電子を浮遊ゲート１８に加速するのに適当だ
からである。（制御ゲート１６にパルスが印加されない
場合には、ドレイン１４に接続された電荷ポンプが大き
な出力電流を供給し得ないのでドレイン１４は低い電圧
に維持され、かつ高温電子注入に必要な条件が存在しな
いことになる。） 上述したプログラム技術を用いて第１０ｄ図に示される
フラッシュＥＰＲＯＭｌ０Ｉを形成するための新規な技
術を以下に説明する。
先ず、Ｐ−シリコン基板１００にＰ型不純物を注入して
約０．８ミクロンの厚さと１０１７〜１０１８／ｃｎ１
３の範囲内のドーパント濃度を有するＰ＋層１０２を形
成する（第１０ａ図）。絶縁層１０４（一般に熱成長し
た二酸化硅素（８１０２）　）をウェハ上に形成し、か
つ高濃度にドープしたポリシリコン浮遊ゲート１０５を
従来の手法で絶縁層１０４上に形成する。（浮遊ゲート
１ｏ５の形成時に、浮遊ゲート１０５’　　　１０５’
のような他の浮遊ゲートが表面上の他の場所に形成され
る。
ここではトランジスタ１０１内の構造についてのみ説明
しているが、フラッシュＥＰＲＯＭアレイの他の部分を
構成する同様の構造がウェハ上の他の部分に形成される
ことは当然である。）次に、フォトレジスト層１０６を
ウェハ上に形成してパターン形成する。
第１０ｂ図に於ては、次にウェハにＮ型イオン注入が行
われてＮ＋ソース１０８とドレイン１１０とが形成され
る。ソース１０８の一縁部１０８ａとドレイン１１０の
一縁部１１０ａとがフォトレジスト層１０６によって郭
定されるのに対して、ソース１０８の地縁部１０８ｂと
ドレイン１１０の地縁部１１０ｂとがそれぞれ浮遊ゲー
ト１０５．１０５の縁部１０５ａ’　　１０５ａによっ
て郭定される。これは、ポアズ・エイタン（Ｂｏａｚ　
ＥＩｔａｎ、）の米国特許箱４，６３９，８９３号明細
書に記載された理由に基づいて行われる。
フォトレジスト層１０６が除去されて、ウェハに拡散工
程が行われる。次に、ウェハについてブランケットＮ型
イオン注入工程を行ってＰ土層１０２の部分１１４を部
分的にカウンタドープすることによって、部分１１４が
Ｐ−材料になる（第１０ｃ図参照）。この工程が終了す
ると、トランジスタのチャネルにＰ−材料からなる第１
区域Ａ１とＰ生材料からなる第２区域Ａ２とが含まれる
ことが分かる。Ｐ生材料の第２区域Ａ２がトランジスタ
のプログラミング効率を向上させるように作用するのに
対して、第１区域ＡｔはＰ−材料からなることによって
その有効閾値電圧が約１ｖである。重要なことは、両区
域Ａｌ　、Ａ２の横方向の範囲が他のトランジスタの構
造に自己整合することである。従って、両区域Ａｌ、Ａ
２の横方向の範囲が誤って整合したり製造上歩留まりが
低下する可能性はない。
次に、ウェハに酸化膜エツチング工程（例えばＨＦ酸を
使用）を行って絶縁層１０４の露出部分を除去する。次
に、追加の絶縁層１１６をウェハ上に（例えば熱酸化に
よって）形成する。トランジスタ１０１は、従来の手法
を用いてウェハ上に制御ゲート１２０を形成することに
よって完成する（第１０ｄ図参照）。
浮遊ゲート１０５が電気的に中性である時の区域Ａ２の
閾値電圧は、チャネルのドープ濃度が高いので約３〜５
Ｖである。しかしながら、トランジスタ１０１はフラッ
シュＥＰＲＯＭである。使用する前に、消去ゲートを用
いて浮遊ゲート１゜５から電荷を除去する。（第１０ａ
図乃至第１゜ｄ図には図示されていないが以下に説明す
る。）これによって、区域Ａ２の閾値電圧がＯｖ以下に
低下する。（これによって制御ゲート１２０に於ける電
圧と無関係に浮遊ゲート１０５の下側に反転領域が形成
されることになるにも拘らず、制御ゲート１２０に高電
圧が印加されると区域Ａｌは導通するだけであるので問
題は生じない。）このような環境下でトランジスタ１０
１は０を記憶する。次に、浮遊ゲート１０５をプログラ
ムして区域Ａ２の閾値電圧を増加させ、かつそれによっ
てトランジスタ１０１に１を記憶させることができる。
制御ゲート１２０を形成する過程に於て、第１０ａ図乃
至第１０ｄ図に図示されない消去ゲートが浮遊ゲート１
０５の上に、一般に第１０ａ図乃至第１０ｄ図の断面の
外に形成される。その結果形成されるセルは、エイタン
（Ｅｌｔａｎ　）他による発明の名称ｒＥＰＲＯＭ・ウ
ィズφインブルーブト・イレースφストラクチュア（Ｗ
ＩＴ■ＩＭＰＲＯＶＥＤＥＲＡＳＥ　５ＴＲＩＪＣＴＵ
ＲＥ　）　Ｊの１９８８年５月３日付米国特許出願第０
７／１８９，８７９号に記載されたレイアウトを有する
。
第１１図は、本発明の変形実施例に従って構成されたフ
ラッシュＥＦＲＯＭセルのアレイ２００のレイアウトを
部分的に示している。図示されるように、アレイ２００
は浮遊ゲー）２０２ａ〜２０２ｈ１ソース／ドレイン領
域２０４ａ　〜２０４ｃ１制御ゲート２０６ａ　〜２０
６ｄ、）ンネル消去ゲート２０８ａ、２０８ｂ及びフィ
ールド酸化膜領域２０９のアレイを有する。アレイ２０
０はスタガー仮想接地アーキテクチュアを用いて形成さ
れる。浮遊ゲート２０２ａまたは２０２ｂを読み取りま
たはプログラムしようとする場合には、ソース／ドレイ
ン領域２０２ａがドレインとして機能するのに対して、
ソース／ドレイン領域２０４ｂがソースとして機能する
。浮遊ゲート２０２Ｃまたは２０２ｄを読み取りまたは
プログラムしようとする場合には、ソース／ドレイン領
域２０４ｂがドレインとして機能するのに対して、ソー
ス／ドレイン領域２０４ａがソースとして機能する。ソ
ース／ドレイン領域２０４ｂ、２０４ｃは同様にいずれ
かの浮遊ゲート２０２ｅ〜２０２ｈを読み取りまたはプ
ログラムするためにソースまたはドレインとして機能す
る。制御ゲート２０６は、浮遊ゲート２０２ａ、２０２
ｅからなる行内の浮遊ゲートを読み取りまたはプログラ
ムするために使用される。他の制御ゲートは、他の関連
する浮遊ゲートの行内の浮遊ゲートを読み取りまたはプ
ログラムするために使用される。消去ゲート２０８ａが
浮遊ゲート２０２ａ、２０２ｃ、２０２ｅ、２０２ｇを
消去するために使用されるのに対して、消去ゲート２０
８ｂが浮遊ゲート２０２ｂ、２０２ｄ、２０２ｆ、２０
２ｈを消去するために使用される。
第１１図のアレイに於ては、浮遊ゲートが互いに相対的
にスタガー即ち交互に配置される。即ち、浮遊ゲート２
０２ａがソース／ドレイン領域２０４ａに対向して形成
されるのに対して、隣接する浮遊ゲート２０２Ｃがソー
ス／ドレイン領域２０４ｂに対向して形成される。浮遊
ゲート２０２ａ、２０２Ｃの双方がソース／ドレイン領
域２０４ａに対向して形成される場合には、両浮遊ゲー
ト２０２ａ、２０２ｃが消去ゲート２０８ａの下に延在
するようにセルの寸法を増大させる必要がある。
このように、浮遊ゲートを交互に配置することによって
フラッシュＥＰＲＯＭアレイを小さな表面積に形成する
ことができる。
第１１図のアレイに使用するのに適したアドレスレコー
ダがサイド−アリ（Ｓｙｄｅ　Ａ１１）の１９８８年１
０月１７日付米国特許出願第０７／２５８゜９２６号に
記載されている。また、エイタン等の１９８８年１０月
１７日付米国特許出願第０７／２５８．９５２号も参照
することができる。
以上、本発明を特定の実施例に基づいて説明したが、当
業者にとって明らかなように、本発明はその技術的範囲
内に於て上述の実施例に様々な変形・変更を加えて実施
することができる。
【図面の簡単な説明】
第１図は、本発明の第１実施例によるフラッシュＥＰＲ
ＯＭとそれをプログラムするための回路を概略的に示す
断面図である。 第１ａ図は、第１図示のフラッシュＥＰＲＯＭの平面図
である。 第２図は、一定の制御ゲート電圧に対する第１図示のト
ランジスタのドレイン電流対ドレイン電圧特性曲線を示
す線図である。 第３ａ図乃至第３Ｃ図は、それぞれ第１図示のトランジ
スタをプログラムする際のドレイン電圧、制御ゲート電
圧及び閾値電圧の波形を示す線図である。 第４図は、本発明の第２実施例による方法を用いてプロ
グラムされる浮遊ゲートトランジスタを示す断面図であ
る。 第４ａ図は、第４図に示される浮遊ゲートトランジスタ
と同等の回路を概略的に示す回路図である。 第５図は、ソースバイアス電圧のドレイン電流への影響
を示す線図である。 第６図は、電流制限回路要素によってプログラムされる
際に基板に関してソースがバイアスされる浮遊ゲートト
ランジスタを示す断面図である。 第６ａ図は、第６図示の実施例に従って形成されるトラ
ンジスタの列を示す断面図である。 第７図は、第６図示の電流制限回路要素として使用され
る抵抗器と等価のＭＯＳ）ランジスタを提供する回路を
示す回路図である。 第８図は、ドレインが電荷ポンプに直接接続され、かつ
制御ゲートがパルス発生源に接続されたトランジスタを
示す回路図である。 第９ａ図及び第９ｂ図は、それぞれ第８図示の浮遊ゲー
トトランジスタに印加される制御ゲート電圧及びドレイ
ン電圧の波形を示す線図である。 第１０ａ図乃至第１０ｄ図は、それぞれ本発明による浮
遊ゲートトランジスタの製造方法の各過程を示す断面図
である。 第１１図は、本発明により形成されるフラッシュＥＰＲ
ＯＭアレイを示す平面図である。 第１２図は、単一ゲートのトランジスタに接続された浮
遊ゲートトランジスタを示す断面図である。 １・・・曲線　　　　　　１　ａ　ｓ　１　ｂ・・・部
分１０・・・フラッシュＥＰＲＯＭ）ランジスタ１２・
・・Ｎ＋ソース　　１４・・・Ｎ＋ドレイン１６・・・
制御ゲート　　１８・・・浮遊ゲート２０・・・Ｐ十領
域　　　２１・・・Ｐ−領域２２・・・部分　　　　　
２４・・・消去ゲート２６・・・フィールド酸化膜領域 ２７．２８・・・回路　　３０・・・チャネル３２・・
・点　　　　　　３４・・・チャネル部分３６・・・電
流制限器　　３８・・・基板４０・・・列　　　　　　
４２・・・トランジスタ４３〜４８・・・ソース／ドレ
イン領域５０・・・Ｎ十領域　　　５１・・・回路５２
・・・電荷ポンプ５４・・・パルス発生源１００・・・
Ｐ−シリコン基板 １０１・・・フラッシュＥＰＲＯＭ）ラーンジスタ１０
２・・・Ｐ土層　　　１０４・・・絶縁層１０５・・・
浮遊ゲート　１０６・・・フォトレジスト層１０８・Ｎ
＋ソース　１０８ａ、１０８ｂ−・・縁部１１０・・・
ドレイン　　１１０ａ、１１０ｂ・・・縁部１１４・・
・部分　　　　１１６・・・絶縁層１２０・・・制御ゲ
ート　２００・・・アレイ２０２ａ　〜２０２ｈ・・・
浮遊ゲート２０４〜２０４Ｃ・・・ソース／ドレイン領
域０６ａ〜２０６ｄ・・・制御ゲート ２０８ａ、２０８ｂ−・・消去ゲート ２０９・・・フィールド酸化膜領域 （以下余白） ｂ評ｅｔａ 図面の浄書（内容に変更なし） ＶＤ（Ｖ） Ｆｉｇｕｒｅ　３ｃ Ｔ ｏ　　　　　　　　Ｉ Ｆｉｇｕｒｅ　１０ａ Ｆｉｇｕｒｅ　１０ｃ 手続補正書（ｊ５　　カ 平成２年４月２日 平成１年特許願第３２０４２６号 ２、発明の名称 浮遊ゲートトランジスタのプログラム方法及び製造方法
とスタガースプリットゲート浮遊ゲートメモリアレイと
浮遊ゲートトランジスタを含む構造 ３、補正をする者 事件との関係　特許出願人 名　　　称　ウェイファースケール・インチブレイショ
ン−インコーホレイテッド ４、代理人 居　　　所　　〒　１０２　　東京都千代田区飯田橋１
−８−６渋澤ビル　　電話　２８２−１７６１ 暗日　平成２年３月２７日）

Claims (23)

    【特許請求の範囲】
  1. （１）ソースと、前記ソースから離隔されたドレインと
    、前記ソースと前記ドレインとの間に延在するチャネル
    と、少くとも前記チャネルの一部分の上に延在する浮遊
    ゲートと、前記浮遊ゲートの上に延在する制御ゲートと
    を有し、かつ、前記ソースと前記ドレインとが、第１の
    種類の導電率を有すると共に第２の種類の導電率を有す
    る半導体領域内に形成された浮遊ゲートトランジスタを
    プログラムする方法であって、 前記ドレイン及び制御ゲートにプログラミング電圧を印
    加する過程と、 プログラミングドレイン電流が所定の値より小さいよう
    に保証する過程とからなることを特徴とする浮遊ゲート
    トランジスタのプログラム方法。
  2. （２）前記所定の値が約１５０μＡ以下であることを特
    徴とする特許請求の範囲第１項に記載の浮遊ゲートトラ
    ンジスタのプログラム方法。
  3. （３）前記所定の値が約１０μＡ以下であることを特徴
    とする特許請求の範囲第１項に記載の浮遊ゲートトラン
    ジスタのプログラム方法。
  4. （４）前記プログラミングドレイン電圧が電荷ポンプに
    よって供給され、かつ前記電荷ポンプが前記プログラミ
    ングドレイン電流を供給し得る程度の低い値に前記プロ
    グラミングドレイン電流が維持されることを特徴とする
    特許請求の範囲第１項に記載の浮遊ゲートトランジスタ
    のプログラム方法。
  5. （５）第１の値から第２の値へ上昇する電圧を前記制御
    ゲートに印加することによって、前記制御ゲートに於け
    る前記電圧が上昇する時間に、プログラムする際に前記
    トランジスタが前記所定の値を超えるドレイン電流を引
    き込まないことを保証するような割合で前記トランジス
    タの閾値電圧が増加するように、電子を前記浮遊ゲート
    に注入する過程を有することを特徴とする特許請求の範
    囲第１項に記載の浮遊ゲートトランジスタのプログラム
    方法。
  6. （６）前記制御ゲートの前記電圧が０．１ｍｓで前記第
    １の値から前記第２の値に上昇することを特徴とする特
    許請求の範囲第５項に記載の浮遊ゲートトランジスタの
    プログラム方法。
  7. （７）前記保証過程が、前記制御ゲートに電圧を印加し
    て前記ドレイン電流を前記所定の値以下に維持すること
    を特徴とする特許請求の範囲第１項に記載の浮遊ゲート
    トランジスタのプログラム方法。
  8. （８）前記浮遊ゲートトランジスタが容量的に前記浮遊
    ゲートに結合された消去ゲートを有し、かつ前記消去ゲ
    ートに於ける電圧を上昇させる過程を更に含むことを特
    徴とする特許請求の範囲第７項に記載の浮遊ゲートトラ
    ンジスタのプログラム方法。
  9. （９）前記保証過程が、前記ソースと大地との間に電気
    的抵抗を設ける過程からなり、かつ前記半導体領域が接
    地されていることを特徴とする特許請求の範囲第１項に
    記載の浮遊ゲートトランジスタのプログラム方法。
  10. （１０）前記浮遊ゲートトランジスタが容量的に前記浮
    遊ゲートに結合された消去ゲートとを有し、かつ前記消
    去ゲートに於ける電圧を上昇させる過程を更に含むこと
    を特徴とする特許請求の範囲第９項に記載の浮遊ゲート
    トランジスタのプログラム方法。
  11. （１１）前記消去ゲートに於ける電圧がプログラムする
    際に５Ｖ以上であることを特徴とする特許請求の範囲第
    １０項に記載の浮遊ゲートトランジスタのプログラム方
    法。
  12. （１２）前記消去ゲートに於ける電圧がプログラムする
    際に２０Ｖより小さいことを特徴とする特許請求の範囲
    第１０項に記載の浮遊ゲートトランジスタのプログラム
    方法。
  13. （１３）前記浮遊ゲートトランジスタがプログラムする
    際に接地される消去ゲートを有することを特徴とする特
    許請求の範囲第９項に記載の浮遊ゲートトランジスタの
    プログラム方法。
  14. （１４）ソースと、ドレインと、前記ソースと前記ドレ
    インとの間に延在するチャネルと、少くとも前記チャネ
    ルの一部分の上に延在する浮遊ゲートと、少なくとも前
    記浮遊ゲートの一部分の上に延在する制御ゲートとを有
    する浮遊ゲートトランジスタをプログラムする方法であ
    って、 前記ドレインにプログラミング電圧発生機を結合する過
    程と、 パルスを前記制御ゲートに繰り返し印加する過程とから
    なることを特徴とする浮遊ゲートトランジスタのプログ
    ラム方法。
  15. （１５）前記プログラミング電圧発生機が電荷ポンプで
    あることを特徴とする特許請求の範囲第１４項に記載の
    浮遊ゲートトランジスタのプログラム方法。
  16. （１６）前記浮遊ゲートトランジスタが前記浮遊ゲート
    に容量的に結合された消去ゲートを有し、かつ前記消去
    ゲートの電圧を増加させる過程を更に含むことを特徴と
    する特許請求の範囲第１４項に記載の浮遊ゲートトラン
    ジスタのプログラム方法。
  17. （１７）前記浮遊ゲートトランジスタがプログラムする
    際に接地される消去ゲートを有することを特徴とする特
    許請求の範囲第１４項に記載の浮遊ゲートのトランジス
    タブログラム方法。
  18. （１８）（イ）前記浮遊ゲートがプログラムされていな
    いこと、（ロ）前記プログラミングドレイン電圧が前記
    ドレインに印加されたこと、及び（ハ）前記パルスの振
    幅と等しいプログラミング制御ゲート電圧が前記制御ゲ
    ートに印加されたことを条件に、前記浮遊ゲートトラン
    ジスタが通常伝導する出力電流を、前記プログラミング
    電圧発生機が発生できないことを特徴とする特許請求の
    範囲第１４項に記載の浮遊ゲートトランジスタのプログ
    ラム方法。
  19. （１９）浮遊ゲートトランジスタを製造する方法であっ
    て、 第１の種類の導電率と第１のドーパント濃度とを有する
    半導体材料からなる第１領域と、前記第１領域の部分の
    上に該部分から絶縁して形成される浮遊ゲートとを有す
    る構造を提供する過程と、第２の種類の導電率を有する
    ソースと、該ソースとの間にチャネルが延在しかつ浮遊
    ゲートが前記チャネルの第１部分の上に延在して前記チ
    ャネルの第２部分の上に存在しないように前記ソースか
    ら離隔される前記第２の種類の導電率を有するドレイン
    とを前記第１領域内に形成する過程と、前記第２の種類
    の導電率を有するドーパントを前記チャネルの前記第２
    部分内に注入して該第２部分を部分的にカウンタドープ
    し、それによって前記第１ドーパント濃度より低い純ド
    ーパント濃度を有する半導体材料の第２領域を形成する
    過程と、 前記浮遊ゲート及び前記第２部分の上に制御ゲートを形
    成する過程とからなることを特徴とする浮遊ゲートトラ
    ンジスタの製造方法。
  20. （２０）前記ドーパント注入過程が、前記第２領域が前
    記浮遊ゲートに自己整合するように行われることを特徴
    とする特許請求の範囲第１９項に記載の浮遊ゲートトラ
    ンジスタの製造方法。
  21. （２１）第１の種類の導電率を有する半導体材料からな
    る領域と、 前記半導体材料の領域内に互いに平行に形成された第２
    の種類の導電率を有する複数の細長いソース／ドレイン
    領域と、 それぞれに関連するソース／ドレイン領域の対の間に形
    成される複数の浮遊ゲート群とを有し、前記各浮遊ゲー
    ト群内の第１の浮遊ゲートの組が前記ソース／ドレイン
    領域の対内の第１の前記ソース／ドレイン領域に近接す
    るが前記対内の第２の前記ソース／ドレイン領域まで延
    長しないように形成され、かつ前記各浮遊ゲート群内の
    第２の浮遊ゲートの組が前記第２ソース／ドレイン領域
    に近接するが前記第１ソース／ドレイン領域まで延長し
    ないように形成され、かつ 前記ソース／ドレイン領域と直交する向きに延在し、関
    連する浮遊ゲートの縦行の第１部分の上に延在して前記
    浮遊ゲートの縦行の第２部分の上には存在しない複数の
    制御ゲートと、 それぞれに前記浮遊ゲートの関連する縦行の対の前記第
    ２部分の上に前記制御ゲートと平行な方向に延在する複
    数の消去ゲートとを有することを特徴とするスタガース
    プリットゲート浮遊ゲートメモリアレイ。
  22. （２２）ソースと、前記ソースから離隔されたドレイン
    と、前記ソースと前記ドレインとの間に延在するチャネ
    ルと、少くとも前記チャネルの一部分の上に延在する浮
    遊ゲートと、前記浮遊ゲートの上に延在する制御ゲート
    とを有し、かつ、前記ソースと前記ドレインとが、第１
    の種類の導電率を有すると共に第２の種類の導電率を有
    する半導体領域内に形成された浮遊ゲートトランジスタ
    を含む構造であって、 前記ドレイン及び制御ゲートにプログラミング電圧を印
    加する手段と、 プログラミングドレイン電流が所定の値より小さいよう
    に保証する手段とを有することを特徴とする構造。
  23. （２３）ソースと、ドレインと、前記ソースと前記ドレ
    インとの間に延在するチャネルと、少くとも前記チャネ
    ルの一部分の上に延在する浮遊ゲートと、少なくとも前
    記浮遊ゲートの一部分の上に延在する制御ゲートとを有
    する浮遊ゲートトランジスタを含む構造であって、 前記ドレインに結合されたプログラミング電圧発生機と
    、 パルスを前記制御ゲートに繰り返し印加する手段とを有
    することを特徴とする構造。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115359A (ja) * 2005-10-21 2007-05-10 Oki Electric Ind Co Ltd 半導体メモリのデータ書込方法

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258949A (en) * 1990-12-03 1993-11-02 Motorola, Inc. Nonvolatile memory with enhanced carrier generation and method for programming the same
US5583810A (en) * 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US7071060B1 (en) 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US6009013A (en) * 1992-01-29 1999-12-28 Interuniversitair Micro-Elektronica Centrum Vzw Contactless array configuration for semiconductor memories
US6243293B1 (en) 1992-01-29 2001-06-05 Interuniversitair Micro-Elektronica Centrum Contacted cell array configuration for erasable and programmable semiconductor memories
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
JPH06251593A (ja) * 1993-02-24 1994-09-09 Matsushita Electron Corp フラッシュメモリの消去あるいは書き込み制御方法
US5467306A (en) * 1993-10-04 1995-11-14 Texas Instruments Incorporated Method of using source bias to increase threshold voltages and/or to correct for over-erasure of flash eproms
US5432749A (en) * 1994-04-26 1995-07-11 National Semiconductor Corporation Non-volatile memory cell having hole confinement layer for reducing band-to-band tunneling
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
US5485423A (en) * 1994-10-11 1996-01-16 Advanced Micro Devices, Inc. Method for eliminating of cycling-induced electron trapping in the tunneling oxide of 5 volt only flash EEPROMS
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5629893A (en) * 1995-05-12 1997-05-13 Advanced Micro Devices, Inc. System for constant field erasure in a flash EPROM
US5659504A (en) * 1995-05-25 1997-08-19 Lucent Technologies Inc. Method and apparatus for hot carrier injection
US5590076A (en) * 1995-06-21 1996-12-31 Advanced Micro Devices, Inc. Channel hot-carrier page write
EP0762429B1 (en) * 1995-08-11 2002-02-20 Interuniversitair Microelektronica Centrum Vzw Method of programming a flash EEPROM memory cell optimized for low power consumption and a method for erasing said cell
US5576992A (en) * 1995-08-30 1996-11-19 Texas Instruments Incorporated Extended-life method for soft-programming floating-gate memory cells
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JP2924833B2 (ja) * 1996-12-13 1999-07-26 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5870335A (en) * 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US5726933A (en) * 1997-05-15 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Clipped sine shaped waveform to reduce the cycling-induced electron trapping in the tunneling oxide of flash EEPROM
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
US6046934A (en) * 1999-01-12 2000-04-04 Macronix International Co., Ltd. Method and device for multi-level programming of a memory cell
US6178118B1 (en) 1997-08-26 2001-01-23 Macronix International Co., Ltd. Electrically programmable semiconductor device with multi-level wordline voltages for programming multi-level threshold voltages
US5912845A (en) * 1997-09-10 1999-06-15 Macronix International Co., Ltd. Method and circuit for substrate current induced hot e- injection (SCIHE) approach for VT convergence at low VCC voltage
US5986941A (en) * 1997-10-09 1999-11-16 Bright Microelectronics, Inc. Programming current limiter for source-side injection EEPROM cells
EP0908895A1 (en) 1997-10-09 1999-04-14 STMicroelectronics S.r.l. Controlled hot-electron writing method for non-volatile memory cells
US5828605A (en) * 1997-10-14 1998-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Snapback reduces the electron and hole trapping in the tunneling oxide of flash EEPROM
US5978269A (en) * 1998-08-17 1999-11-02 National Semiconductor Corporation Apparatus and method for lowering the potential barrier across the source-to-well junction during the programming of non-volatile memory cells
JP3241330B2 (ja) 1998-10-08 2001-12-25 日本電気株式会社 フラッシュメモリおよびその製造方法
US6011722A (en) * 1998-10-13 2000-01-04 Lucent Technologies Inc. Method for erasing and programming memory devices
US6040996A (en) * 1998-11-16 2000-03-21 Chartered Semiconductor Manufacturing, Ltd. Constant current programming waveforms for non-volatile memories
US6028790A (en) * 1999-01-07 2000-02-22 Macronix International Co., Ltd. Method and device for programming a non-volatile memory cell by controlling source current pulldown rate
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6240017B1 (en) * 1999-07-14 2001-05-29 Advanced Micro Devices, Inc. Reduction of voltage stress across a gate oxide and across a junction within a high voltage transistor of an erasable memory device
US6137727A (en) * 2000-01-24 2000-10-24 Advanced Micro Devices, Inc. Reduction of oxide stress through the use of forward biased body voltage
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) * 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7630237B2 (en) 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6856551B2 (en) 2003-02-06 2005-02-15 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US7080330B1 (en) * 2003-03-05 2006-07-18 Advanced Micro Devices, Inc. Concurrent measurement of critical dimension and overlay in semiconductor manufacturing
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
WO2006077585A2 (en) * 2005-01-18 2006-07-27 Shye Shapira Apparatus and method for control of tunneling in a small-scale electronic structure
EP1684308A1 (en) 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Methods for preventing fixed pattern programming
US8053812B2 (en) * 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
JP2007027760A (ja) 2005-07-18 2007-02-01 Saifun Semiconductors Ltd 高密度不揮発性メモリアレイ及び製造方法
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
KR100881185B1 (ko) * 2006-12-20 2009-02-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
EP3002778A1 (de) * 2014-10-02 2016-04-06 Elmos Semiconductor Aktiengesellschaft Flash-Speicherzelle und Verfahren zu ihrer Herstellung
EP3149766B1 (de) 2014-10-02 2017-12-20 Elmos Semiconductor Aktiengesellschaft Flash-speicherzelle und verfahren zu ihrer herstellung
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488060A (en) * 1979-01-24 1984-12-11 Xicor, Inc. High voltage ramp rate control systems
GB2094086B (en) * 1981-03-03 1985-08-14 Tokyo Shibaura Electric Co Non-volatile semiconductor memory system
US4580067A (en) * 1982-12-28 1986-04-01 Mostek Corporation MOS dynamic load circuit for switching high voltages and adapted for use with high threshold transistors
US4667312A (en) * 1983-11-28 1987-05-19 Exel Microelectronics Inc. Charge pump method and apparatus
US4628487A (en) * 1984-08-14 1986-12-09 Texas Instruments Incorporated Dual slope, feedback controlled, EEPROM programming
US4685083A (en) * 1985-10-03 1987-08-04 Thomson Components-Mostek Corporation Improved nonvolatile memory circuit using a dual node floating gate memory cell
US4723225A (en) * 1985-10-15 1988-02-02 Texas Instruments Incorporated Programming current controller
US4763299A (en) * 1985-10-15 1988-08-09 Emanuel Hazani E2 PROM cell and architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115359A (ja) * 2005-10-21 2007-05-10 Oki Electric Ind Co Ltd 半導体メモリのデータ書込方法

Also Published As

Publication number Publication date
EP0373830A3 (en) 1992-08-05
EP0373830B1 (en) 1996-03-06
DE68925873T2 (de) 1996-11-21
DE68925873D1 (de) 1996-04-11
JP2963708B2 (ja) 1999-10-18
EP0373830A2 (en) 1990-06-20
US5042009A (en) 1991-08-20

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