JPH0224652U - - Google Patents

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JPH0224652U
JPH0224652U JP10202388U JP10202388U JPH0224652U JP H0224652 U JPH0224652 U JP H0224652U JP 10202388 U JP10202388 U JP 10202388U JP 10202388 U JP10202388 U JP 10202388U JP H0224652 U JPH0224652 U JP H0224652U
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JP
Japan
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speed
scrambling
signals
circuit
control circuit
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JP10202388U
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  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【図面の簡単な説明】
第１図は本考案のスクランブル装置の一実施例
を示すブロツク図、第２図は第１図のスクランブ
ル回路の一例を示す構成図、第３図は本考案のス
クランブル方式による４多重回路のブロツク図、
第４図は従来のスクランブル方式の一例を示すブ
ロツク図である。 ＳＣＲ…スクランブル回路、ＭＵＸ…ビツト多
重回路、ＣＯＮＴ…位相コントロール回路、１〜
ｑ…多重される入力信号、ａ…多重、スクランブ
ルされた信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数の信号を多重して生成した高速信号にスク
    ランブルをかける高速の通信装置において、２ｎ
    （ただし、ｎは任意の整数）個の多重する前の低
    速の信号を入力に持つ２ｎ個の低速スクランブル
    回路と、各スクランブル回路の位相を制御するコ
    ントロール回路と、スクランブルされた信号をパ
    ラレル／シリアル変換して高速信号にする多重回
    路とを備えたことを特徴とするスクランブル装置
    。
JP10202388U 1988-08-02 1988-08-02 Pending JPH0224652U (ja)

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JP10202388U JPH0224652U (ja) 1988-08-02 1988-08-02

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JP10202388U JPH0224652U (ja) 1988-08-02 1988-08-02

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JPH0224652U true JPH0224652U (ja) 1990-02-19

Family

ID=31331550

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JP10202388U Pending JPH0224652U (ja) 1988-08-02 1988-08-02

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