JPH02247709A - スキユー除去方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、相互に関連する複数の同期データ・ストリー
ム間のスキューを自動的に除去する技術に係り、特に複
数の送信機間及び送信機と受信機の間の如何なるスキュ
ーも容易に除去できるように、複数の送信源から１つの
受信機への相関同期伝送を符号化する技術に係る０本発
明は特に入出力（Ｉｌｏ）制御、分散信号処理及び高速
大容量メモリ・システムに有用である。

Ｂ、従来の技術 高性能の多重プロセッサ・システムでは、複数の相関同
期データ・ストリーム間のスキューの問題が重要になっ
てきている。このようなスキューの効果は様々な理由で
同期機械アーキテクチャに生じる。例えば、同期して動
作している送信機及び受信機の時間ベースが互いにスキ
ューすることがあり、また送信機と受信機の間の伝搬遅
延が変化して、到着にずれが生じることがある。これら
のスキュー効果は、データ・ストリームのデータ・レー
トに影響を及ぼすので、受信機は、複数のストリームに
おけるデータ項目間の相関及び理想化された時間ベース
への連係を迅速に確率する必要がある。

例えば、信号処理問題が、リンクされて同期動作してい
る複数の計算要素に分配されるシステムを考えてみる。

そのようなシステムでは、受信要素は他の２つの要素か
ら変数ストリームを受取るはずである。一方のストリー
ムにおける各変数は他方のストリームにおける対応する
変数と乗算され、その結果が次の計算ステージへ送られ
る。同期が完全であれば（すなわち、スキューがなけれ
ば）、この動作は問題にならない、しかし、変数のフロ
ー・レートに関して大きなスキューがあると、何らかの
追加情報がない限り、この動作は不可能である。

別の例として、大容量の高性能補助メモリ・システムを
考えてみる。各メモリ要求は、並列に動作する複数のメ
モリ・モジュールへ向けられる。

各メモリ・モジュールは読取り要求でデータ・ストリー
ムの１つの垂直スライスを戻す０例えば、３９個のメモ
リ・モジュールが並列に動作している場合、各モジュー
ルは３９ビツトのメモリ・ワードのうちの対応する１ビ
ツトを供給する。３９ビツトのうちの７ビツトをエラー
訂正ビットにすると、簡単なエラー訂正処理で単一エラ
ーを訂正することができる。従って、何れか１つのメモ
リ・モジュールが故障しても問題はないが、受信側は各
モジュールからのビットを正確に関連づけて３９ビツト
のメモリ・ワードを組立てられるものでなければならな
い。

高性能メモリ・システムからのデータ・ストリームのデ
ータ・レートは１ギガワ一ド１秒に達し得る。これは、
各モジュールからの転送が１ギガビット１秒で行われる
ことを意味する。単一の障害が２以上のモジュールに影
響を及ぼさないようにするための障害阻止機構は、モジ
ュール間のスキューの制御を困難にする。上述のような
データ・レートを有する実際のシステムでは、モジュー
ル間のスキューが２０〜４０ナノ秒（２０〜４０ビット
周期）に達し得る。理想的には、受信側は、正しく組立
てられたワードを最小の待ち時間でそのエラー訂正回路
を介して受取るとかできるものでなければならない。従
ってそれは、最小の待ち時間で、如何なるスキューも除
去してワードを組立てなければならない。

３番目の例は、スキュー補償を用いて、３重系の計算機
システムのＩ１０インタフェースにおけるスキュー効果
を除去する。そのためには、Ｉ１０インタフェースは、
３重化された計算要素からの転送におけるスキューを除
去しなければならず、また、各要素の内部動作に関して
時間的に整合されている同一の入力をすべての冗長要素
が確実に受取れるようにしなければならない。例えば、
ファイバ分配式データ・インタフェース（ＦＤＤ■）を
用いるトークン・リングは、３重化されたコントローラ
からの同一の１００メガビット／秒の転送に対して多数
決をとり、要°素間のスキューを除去する。ＣＭＯ３技
術で実現される通常のシステムでは、一般に１００ナノ
秒（１０ビット周期）程度のスキューが生じ得る。多数
決をとられたビット・ストリームは次いで非冗長ＦＤＤ
Ｉ直列すンク上に伝送される。

簡単な多数決アルゴリズムは勿論当該技術分野で周知で
あり、如何なる単一送信源故障も許容し得るが、従来は
スキューを補償することはできなかった。或いは、スキ
ュー補償技術が不十分なため、冗長源からの伝送と、多
数決要素からの非冗長伝送との間には長い待ち時間があ
った。一般に、スキューがあると、ｉ１０インタフェー
スは各コントローラからのパケット全体を一旦バツファ
し、それから多数決をとって、その結果を送出する。

そのため、出力パスにおいてパケット全体に関する待ち
時間が生じる。パケットは一般に１２８バイト（ＦＤＤ
　Ｉプロトコルでは１２８０ビツト）程度であり、そう
すると回路及び処理の遅延の外に１３マイクロ秒の待ち
時間が生じる（ＦＤＤ　Ｉの１００メガビット／秒の伝
送レートの場合）。

ＦＤＤＩプロトコルでは、このような遅延は許されない
。１９８６年７月１〜４日にオーストリアのウィーンで
開催されたＡｎｎｕａｌ　Ｉｎｔｅｒｒｉａｔｉｏｎａ
ｌＳｙａ＋ｐｏｓｉｕ＋ｗ　　ｏｎ　　Ｆａｕｌｔ−Ｔ
ｏｌｅｒａｎｔ　　ＣｏｍｐｕｔｅｒＳｙｓｔｅｔａｓ
で本発明者が発表した論文“旧ｇｈＰｅｒｆｏｒｍａｎ
ｃｅ　　Ｆａｕｌｔ　　Ｔｏｌｅｒａｎｔ　　Ｒｅａｌ
　　ＴｉｍｅＣｏａ＋ｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔ
ｕｒｅ　”　（ＦＴＣ５Ｄｉｇｅｓｔ　ｏｆＰａｐｅｒ
ｓの第１４〜１９頁）は、スキュー補償アルゴリズムに
パケットのバッファリングを利用する従来例を開示して
いる。しかしそこでは、待ち時間を最小限にするという
要求から、パケットの大きさを小さくし過ぎてしまって
いる。

反対方向のデータフローの場合は、データの複製を作っ
て、同一のデータを３重系冗長Ｉ１０コントローラの各
ローカル時間ベースに関して同時に各コントローラへ供
給する必要がある。複製プロセスでの障害を許容する基
本アルゴリズムはよく知られており、上述の文献でも使
用されているが、出力データ・パスに関しては、基本ア
ルゴリズムはスキューを許容できない、基本アルゴリズ
ムに対する従来の改善策は不十分であり、スキューの補
償をパケット全体のバッファリングに鯨っていたため、
非冗長リンク・インタフェースと３重化されたコントロ
ーラ・インタフェースの第２ステージとの間で２パケッ
ト伝送周期分の待ち時間が生じていた。−船釣なパケッ
トの大きさの場合、これは２６マイクロ秒である。

他の従来例として、１９７８年１０月刊のＰｒｏｃｅｅ
ｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥ［！に記載されてい
る５ＩＦＴマシン、及び１９８１年６月に米国メイン州
ボートランドで開催された第１１回国際フォールト・ト
レラント・コンピユーテイング・シンポジウムのダイジ
ェスト“Ｄｉｇｅｓｔ　ｏｆ　ｔｈｅ　１１ｔｈＩｎｔ
ｅｒｎａｔｉｏｎａｌ　Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ
　Ｃｏａ＋ｐｕｔｉｎｇＳｙｎ＋ｐｏｓｉｕｍＨに記載
されているＦＴＰマシンがある。これらの各マシンはス
キュー補償のために全パケット（メツセージ）バッファ
リングを利用している。５ＩＦＴマシンはアルゴリズム
をソフトウェアで実施しており、その負荷を最小限にす
るために、メツセージの大きさがかなり大きくなってい
る。その結果、Ｉ１０バスに数ミリ秒の待ち時間が生じ
ていた。

Ｃ０発明が解決しようとする課題 以上のように、従来のシステムでは、スキュー補償に際
して望ましくない待ち時間が生じていた。

従って本発明の目的は、複数の相関同期データ・ストリ
ーム間のスキューを自動的に除去する技術を提供するこ
とにある。

００課題を解決するための手段 本発明は、早くに到着した変数をその使用が終るまで保
持するための手段と、いつ変数の使用が終るかを決定す
るための手段とを使用する。最初の手段は先入れ先出し
くＦＩＦＯ）レジスタとして実施される。第２の手段は
フレーム・マークを検出するものである。伝送は同期し
ているので、フレームをその到着時間によって一意的に
識別することができる。フレームは、その最初の変数を
マーク付けすることによって区切られる。同期障害があ
ると、同期化がトリガされ、まずＦＩＦＯレジスタのロ
ード及びアンロードが禁止される。

次いでＦＩＦＯレジスタがパージされる。フレーム・マ
ークが予想される次のクロック時に、ＦＩＦＯレジスタ
はロード可能にされる。このロードはマークされた最初
の到着値から始められる。フレーム・マークが予想され
る次のクロック時に、ＦＩＦＯレジスタの通常のアンロ
ードが開始される。

本発明の特定の応用例では、通常の（非冗長）直列ファ
イバ・オプティック・チャネル・バスを３重の冗長プロ
セッサ乃至コントローラ要素に接続するのに使用できる
多数決選択Ｉ１０チャネルが設けられる。このチャネル
は、外部から入力されたデータ・ストリームの複製を作
って、同期式３重プロセッサ又はコントローラへ送り、
またこれらの３重プロセッサ又はコントローラからの３
つのデータ・ストリームに対し多数決選択を行って、そ
の結果を外部へ出力する。この多数決選択Ｉ１０チャネ
ルの性能は、非冗長プロセッサ又はコントローラに接続
される通常のＩ１０チャネルの性能に匹敵するものであ
り、本発明に従うプロセスに伴う待ち時間も最小である
。更に、ソフトウェアの外見及び特性は通常のチャネル
でのものと完全と互換性があり、すべてのＩ１０チャネ
ル・プログラムを変更なしに実効できる。その時の性能
及びタイミング特性も通常のものと同じである。

本発明は、見かけ上は、磁気テープ装置の並列トラック
から読取られたデータをデスキューするために開発され
たスキュー補償アルゴリズムに似ているが、両者の間に
は極めて重要な相違点がある。すなわち、後者では、送
信源であるテープからの生ビット・レートは受信側の時
間ベースと同期していない、その結果、送信機（各トラ
ックを読取る磁気ヘッド及び関連電子部品）及び受信機
（テープ制御装置）は異なった時間ベースのもとて互い
に非同期的に動作する。従って、スキュー補償アルゴリ
ズムは、タイムアウト並びに送信機と受信機の間のかな
り複雑で動的な同期化及びフロー制御プロトコルに依存
しなければならない。

本発明では、送信機及び受信機は互いに同期して動作し
ており、それらの間にスキューがあるだけである０本発
明は、外部からは送信機及び受信機が正確に同期してい
るように見えるスキュー補償を行う。スキュー補償に関
するすべてのパラメータは、設計及び製造の仕様から前
もって計算することができる。従って、本発明に伴うス
キュー補償は静的であり、非同期システムの場合よりも
経済的に実施することができ、より速いデータ・レート
で動作するよう設計できる。

Ｅ、実施例 まず第２図を参照しながら、スキューの問題について説
明する。同期動作している複数の要素のうち、最も早い
最先の時間ベースで動作しているものと、最も遅い時間
ベースで動作しているものとの間には、第２図のライン
１及びライン２に示すような差があるものとする。それ
らの間の認識されるスキュー（ライン３参照）は、・ク
ロック／同期化システムの設計パラメータによって決ま
る。

更に、送信機から受信機への伝搬遅延が変動するものと
する９図示の例では、この変動は１から３の範囲である
。もしデータ項目及び関連する送信クロックが本例にお
ける各整数時間間隔に伝送されるのであれば、これらの
スキュー効果は、単一データ項目の伝送時間に比べて大
きい。

受信要素は、それがどのような時間ベース（最も早い、
最も遅い、又はその中間）で動作しているのか、受信中
のデータがどのような時間ベースの送信要素から来てい
るのか、或いは特定の送信機から自身までのパスが短い
（最小伝搬遅延）のか長い（最大伝搬遅延）のかを知る
ことはできない。その結果、第２図のライン３のところ
に示すように、送信機のローカル時間４０〜４５で識別
されるどの項目も、受信機のローカル時間ベースに関す
る広いウィンドウ内に到着し得るものと考えることがで
きる。もし受信機がデータ項目を同期的に処理するよう
に設計され、ていると、受信機のローカル時間が、送信
ローカル時間、最大スキニー及び最大伝搬時間の和より
も大きくなるまでは、受信機は項目を使用できない。例
えば、特定のデータ項目がローカル時間４５で送信され
、スキューが３であり、そして伝搬遅延が１〜３である
ことがわかっていると、その項目は受信ローカル時間５
２になるまでは受信機で使用できない。

すなわち、送信ローカル時間４５で送信されたデータ項
目（項目４５）は受信ローカル時間５２までに到着する
。伝搬遅延が最小の場合、そのデータ項目はローカル時
間４３に到着し得る。各送信機がローカル・クロックの
整数間隔毎に項目を発生するのであれば、受信側では、
ラベルのない値のうちのどれが４５で示される値に対応
するのかを識別する問題があり、その際、異なった送信
機からの４５で示される値は、それぞれの到着時間に関
して最大５単位時間だけスキューしている可能性がある
。

解決すべき問題は２つある。まず、到着した変数をその
使用が終るまで保持するための手段が必要であり、第２
に、変数の使用がいつ終るかを決定するための手段も必
要である。変数保持の問題は先入れ先出しくＦＩＦＯ）
レジスタで処理できるが、２番目の使用終了決定の問題
はより複雑な解決策を必要とする。

後者の問題は、マーク付けを利用してデータ・ストリー
ムを複数のデータ・フレームに区切ることによって解決
できる。データ・フレームの長さは、スキュー効果（時
間ベース・スキュー、プラス不確定の伝搬遅延分）がそ
の長さの半分以上に及ばないように選択する必要がある
。そうすると、受信機はフレームをその到着時間によっ
て一意的に識別することができる。フレームは、その最
初の変数をマークすることによって区切られる。第２図
の例では、フレームの長さは１０で十分である。第３図
はこの状況を示している。図からも明らかなように、マ
ークされた値に対するウィンドウは先行又は後続のマー
クされた値に対するウィンドウと重なっていない、ここ
では、データ・ストリーム値の表記をフレーム内の位置
に応じて循環式（０〜９）に変えることができる。

データ・ストリームの符号化には多くの方法がある。例
えば、バイトを並列に転送する場合は、パリティ・ビッ
トをエラー検出及びフレーム・マークの両方の目的に使
用できる。その場合、最初のバイトだけを偶数パリティ
にして、残りを奇数パリティにしてもよい、８オブ１０
のような交番コードも使用できる。必要なのは、フレー
ムの開始点をマークすることである。従ってコードの選
択基準としては、帯域幅への影響を最小にするというの
がよい。

フレームのマーク付けを行う装置の実施例を第４図に示
す、送信すべきデータはローカル・クロック１９の制御
のもとにシフト・レジスタ１８ヘシフトインされる。ク
ロック１９は８ビツトの２進カウンタ２０も駆動する。

カウンタ２０の出力はゼロ検出のための複合論理２１に
接続されている。本実施例では、カウンタ２０は２５６
ビツト周期毎にゼロになる。符号化論理２２は、データ
、クロック及びフレーム・マークが受信側で回復できる
ようにデータ・ストリームを符号化する。次に符号化に
ついて説明する。

波形は各ビット周期の間に送信される。０番のビット周
期を除くすべてのビット周期では、波形は当該ビット周
期の中間で変化する。２進１の場合は低レベルから高レ
ベルへ変化し、２進０の場合は高レベルから低レベルへ
変化する。０番のビット周期では、この変化すなわち遷
移をなくすことによってフレームの開始点をマークする
（マーク付け）。“１″のフレーム同期は一定の高レベ
ルで送られ、“０”のフレーム同期は一定の低レベルで
送られる。この符号化は、一般に２相符号化或いはマン
チェスタ符号化と呼ばれているものの一種である。

第３図に示すマークされたフレームを用いてデータ・バ
スを第５図のように構成できる。受信データ値はあとで
の使用に備えてＦＩＦＯレジスタに置かれる。これらの
値は使用マシンでの使用のためにＦＩＦＯから除去され
る。送信機及び受信機は同期して動作しているので、Ｆ
ＩＦＯに入る項目の数はそこから除去される項目の数と
正確に一致している。制約は次の通りである。

（ａ）項目がＦｒＦＯにあることが（最悪の場合の先験
解析によって）確認できるまでは、使用マシンはその項
目を除去しようとしてはならない。

（ｂ）ＦＩＦＯは、送信機と受信機の間のスキュー及び
伝搬遅延が最悪の状態であってもオーバーフローしない
だけの深さを持っていなければならない。

（ｃ）各クロック時に適切な値が除去すなわちアンロー
ドされるように、ＦＩＦＯの状態ないし内容を初期設定
する。

本例では、送信ローカル時間プラス７になるまでは、値
を除去しない。例えば、第３図において４０（０）で示
され且つフレームの開始点としてマークされている値は
ローカル時間４７　（７）で除去することができ、４１
（１）は４８（８）で、４２（２）は４９（９）で、４
３（３）は５０（０）でそれぞれ除去することができる
。他も同様である。この例ではまた、ＦＩＦＯの深さが
少なくとも９あることを必要とする。注目すべきは、適
切な同期化が達成されると、それが自動的に維持される
ことである。すなわち、相対的な時間ベースの受信はス
キュー距離以上にはならない、更に、（７）でＦＩＦＯ
から出力される値はフレーム区切り文字としてマークさ
れるので、もし同期が失われても容易に検出できる。こ
の値がフレーム区切り文字でなければ、送信機及び受信
機はそれらの間のデータフローに関して同期していない
。

その場合は、同期させるための手順が必要になる。

同期化は同期障害によってトリガされる。刻時点（７）
でＦＩＦＯからアンロードされた値がフレーム・ヘッダ
としてマークされていなければ、同期障害である。その
場合にＦＩＦＯを再同期するための手順を第１図に示す
。最初の判断ブロック１０は同期障害を監視する。これ
は、フレーム・マークが予想される刻時点（本例では受
信刻時点（７））を検出することで可能になる。その時
、ＦＩＦＯから受信データを除去し、フレーム・マーク
を検査する。もしフレーム・マークがなければ、フレー
ム同期障害が検出されたことになる。

その場合は機能ブロック１１へ進んで、ＦＩＦＯレジス
タのロード及びアンロードを禁止する。次に機能ブロッ
ク１２でＦＩＦＯレジスタをパージする０次の判断ブロ
ック１３では、受信クロック及びデータを監視して、次
のフレーム・マークがあるかどうかを調べる。フレーム
・マークを検出すると、ブロック１４へ進んで、そのマ
ークのデータのところからＦＩＦＯの通常のロードを開
始する。受信機はローカル刻時点（７）になるまでブロ
ック１５で待機し、刻時点（７）になるとブロック１６
へ進んで、マークされたデータのところからＦＩＦＯの
通常のアンロードを開始する。

この自動調整は僅かなフレーム・スキューを調整するも
のであり、従ってバーニヤ同期化と呼ばれる。フレーム
は十分に長くて、システムのすべての要素は常に相互の
全フレーム同期がとれている状態にあるため、全フレー
ム同期は不要である。

第１図の手順を実施するための構成を第６図に示す。復
号論理３０はデータ！ストリームを受取り、ビット周期
の中央部における波形遷移と同期した位相ロック・ルー
プを用いてクロックを回復する。フレーム・マークのビ
ット周期を除くすべてのビット周期はこのような遷移を
含んでおり、従って位相ロック・ループの設計が簡単に
なる。

位相ロック・ループのパラメータは、単一ビット周期に
わたって出力が一定になるように選ぶ。再生されたクロ
ックはフレームをマーク付けする同期の検出を容易にす
る。

データは、再生されたクロックの制御のｔとに、復号論
理３０からＦＩＦＯレジスタ３２ヘロードされ、そして
ローカル・クロック３４からＡＮＤゲート３６を介して
送られてくるクロックの制御のもとに、ＦＩＦＯレジス
タ３２から読出される。

ローカル・クロック３４及び再生されたクロックは同期
しているが、互いにスキューしていることがある。復号
論理３０からの再生されたクロックは８ビツトの２進カ
ウンタ２８を駆動し、その出力はＡＮＤゲート２９へ供
給される。ＡＮＤゲート２９は復号論理３０からの同期
出力も受取る。

ＡＮＤゲート２９への入力はすべて反転され、従つてカ
ウンタ２８が予想される同期パルスに対応するゼロに戻
った時、もし同期パルスが印加されると、ＡＮＤゲート
２９の出力は低レベルに保たれる。一方、カウンタ２８
がゼロに戻った時に同期パルスがＡＮＤゲート２９に印
加されなければ、その出力は高レベルになって、同期障
害の検出を示す。

ＡＮＤゲート２９からの高レベル出力はＯＲゲート３１
を通ってクロック式ラッチ３３へ印加され、それをセッ
トする。ラッチ３３は、次の同期パルスが反転器３７を
介してクリア人力Ｃに印加されるまで、ラッチ３３から
ＯＲゲート３１へのフィードバックによってセット状態
を保つ。ラッチ３３からの同期障害出力はＦＩＦＯレジ
スタ３２をクリアすると共に、カウンタ２８をゼロに保
ち、更にアンロード可能化フリップフロップ３８をリセ
ットする。フリップフロップ３８がリセットされると、
ＡＮＤゲート３６はクロック・パルスをＦＩＦＯレジス
タ３２の方へ通さなくなる。

ローカル・クロック３４は別の８ビツト２進カウンタ３
９を駆動する。その出力は、７番目のローカル刻時点を
復号するＡＮＤゲート４０に持続されている。従って、
次の同期パルスを受取った時、データは再びＦＩＦＯレ
ジスタ３２にロードされ、そして同期パルス受取り後の
７番目のローカル刻時点においてデータは再びＦＩＦＯ
レジスタ３２からアンロードされる。

ＦＩＦＯレジスタを用いた上述の例は、概念的には簡単
であるが、最適の解決策ではなく、もつと良い解決策が
ある。現在のＬＳＩ技術をもってすれば、妥当な大きさ
の真の２ボート・レジスタ・アレイを形成することはか
なり容易である。このようなアレイでは、２つのボート
を用いて、それらの間の干渉なしに異なったレジスタを
同時にアクセス（読取り又は書込み）することができる
。

ただし、２つのポートから同じレジスタを同時にアクセ
スすることはできない。実際、殆んどのＦＩＦＯレジス
タはこのような２ボート・レジスタ・アレイ及び周辺論
理で構成される。周辺論理は、２ボート・レジスタ・プ
レイの連続する記憶位置をロードするための入力カウン
タ、連続する記憶位置をアンロードするための出力カウ
ンタ、並びにこれらのカウンタの値を比較することによ
ってＦＩＦＯの空状態、フル状態その他の状態を検出す
るための論理を含む、全体的には、この周辺論理は必要
以上に複雑である。

２ボート・レジスタ・アレイを含む良好な実施例を第７
図に示す、復号論理３０は第６図のものと同じである。

再生されたクロックは同期８ビツト２進カウンタ２８を
駆動する。二〇カウンタ２８は同期クリア入力を持って
おり、もしクリアを要求されると、次のクロック・パル
スでクリアされる。従って、カウンタ２８はフレーム同
期パルスの受信によってゼロにクリアされる。

データは、２ボート・アレイ３５においてカウンタ２８
の下位４ビツトによって決まるアドレスのところにロー
ドされる。０番のビット面期のビットは常に２ボート・
アレイ３５の０番のスロットへ行くので、システムは自
動的に自己整列している。つまり、２ボート・アレイ３
５は深さが１６ビツトの循環式バッファとして働き、０
番、１６番、３２番、４８番等のビットは常にアレイの
スロットＯへ行き、１番、１７番、３３番等のビットは
スロット１へ行く。残りのビットも同様である。

読取り選択線は、受信すべきビットを受信側が直接指定
できるようにするもので、ローカル・クロック３４によ
り駆動される第２の同期８ビツト２進カウンタ３９から
導出される。カウンタ３９の下位出力は減算論理４工で
８を減算され、従って、アレイ３５の読取りは常にアレ
イ３５へのデータ書込みより遅れている。

ローカル・クロック・カウンタ時間ベースは送信機の時
間ベースと同期しているが、制限された数のビット周期
分だけスキューしていることがある。すなわち、それぞ
れのカウンタ出力が成る最大値だけ異なることがある。

本実施例では、最大スキューを６ビツト周期とする。そ
の場合、例えば１６番のビット周期ビットの到着は、ロ
ーカル時間２２（受信機が送信機より６だけ進んでいる
場合）より遅れることも、ローカル時間１０（受信機が
送信機より６だけ遅れている場合）より早くなることも
ない、従って、送信されてきたビットをアンロードする
際に８ビツト周期分の遅れを与えると、受信機の方が進
んでいても遅れていても適切なアンロードを行える。す
なわち、受信機の方が進んでいた場合、その最大値は６
であるから、８ビツト周期後のアンロード時には対応す
るビットが既に到着しているはずであり、また受信機の
方が遅れていたとしても、アンロード時には当該ビット
はまだｎ＋１６番のビットによって積ね書きされていな
いはずである。減算論理４１はローカル時間ベースに対
してこのような調整を行うためのものであり、その出力
により読取り選択を制御する。

８の減算は、４桁目のビットを反転させるという簡単な
２進演算で実現できるので都合がよい。

その結果、送信機及び受信機は、８ビツト周期分だけ離
れてはいるが互いに同期している。

スキュー補償のための設計は、使用回路がアンロードし
ようとしているレジスタに入力回路が書込みを行わない
ようにする。送信機のタイミング故障が心配であれば、
両回路の間に簡単なインタロックを設けておけばよい、
その場合、読取りが行われているレジスタへの書込みを
阻止するインクロックは、受信論理における準安定の問
題を避けるために望ましいかも知れない。また、入力ボ
ートからの読取り及び出力ボートからの書込みに関する
機構を除去することによって、２ボート・レジスタ・ア
レイを更に最適化することができる。

フレーム同期障害は、カウンタ２８の出力をフレーム同
期信号と比較することによって検出できる。これは、第
６図に示したように、ＡＮＤゲート２９及びラッチ３３
で達成される。回路は自己整列式であるから、この情報
は主として再整列が生じるまで処理を抑制するのに役立
つ。

本発明の良好な実施例では、通常の符合化・復号アルゴ
リズムを用いた直列送信機／受信機コンポーネントを使
用する。アメリカン・マイクロ・デバイシズ（ＡＭＤ）
社のＶＬＳ　ＩコンポーネントであるＡＭ７９６Ｂ（送
信機）及びＡＭ７９６９（受信機）が好適である。これ
らのコンポーネントは、ＦＤＤＩ及びそれに類するアプ
リケーションのための直列化器／並列化器として設計さ
れている。ＡＭ７９６８は８ビツト・データ項目を（そ
のローカル時間ベースに関して）同期的に受取り、それ
を１０ビツト・データ項目へ符合化し、データを直列に
送信する。ビット・レート・クロックを引出すため、内
蔵の位相ロック・ループがローカルのバイト・レート・
クロックを１０倍に倍周する。これらの装置は１２５メ
ガビット／秒の割合で動作し得る。受信コンポーネント
であるＡＭ７９６９は直列ビット・ストリームを受信し
、位相ロック・ループを用いて送信機の直列クロックを
再生する。８ビツトから１０ビツトへのデータ・ストリ
ーム符合化により、直列ビット・ストリーム中に適切な
数の遷移が存在しているので、位相ロック・ループの正
確な動作が保証される。

この符合化はまた特定のビット・パターンを同期シンボ
ルとして用いることを可能にする。この同期シンボルは
、１０ビツトのシンボル内に適切に整列されて現われる
ビット・パターンである。すなわち、２つのシンボルの
意図しない並置のためにシンボル境界を越えた場合に同
期シンボルが決して観測されないように、符合化が行わ
れる。受信機は、この同期シンボルを用いることにより
、直列ビット・ストリームに関してシンボル整列を実現
する。同期シンボルはフレーム・マークとしても使用す
る。受信機は、復号されたデータ項目及びそれらの項目
に関連するバイト・クロックを供給する。これらのデー
タ項目及び関連クロックは、送信機及び受信機の時間ベ
ース間のスキュー並びに伝送（回路）遅延の量だけ受信
機のローカル時間ベースに関してスキューしている。

第８図に示す特別の応用例では、Ｉ１０チャネルはチャ
ネル・ヘッド５０並びに３重のチャネル・エンジン５２
．５４及び５６を含んでいる。チャネル・ヘッド５０は
次のような機能を持っている。すなわち、３重チャネル
・エンジン５２．５４及び５６から３つの同期クロック
信号を受取り、その中の１つを選択し、その被選択信号
に位相ロックして、チャネル・ヘッドのローカル同期時
間ベースを生成する。位相ロック機構を用いて、任意の
高周波数を持ってはいるが、より低い周波数の同期信号
にぴったり位相ロックされたローカル時間ベースを生成
することもできる。チャネル・ヘッド５０は、直列光フ
ァイバとの接続のため、電気−光変換及び光−電気変換
を実行する。また、入力チャネル・データ・ビット・ス
トリームを復号して再生し、このビット・ストリームを
３重チャネル・エンジンの同期信号と同期させ、そして
ビット・ストリームの複製を作って３重化されたプロセ
ッサないしコントローラの各チャネル・エンジン５２．
５４及び５６へ送る。

チャネル・ヘッド５０は、３重化されたチャネル・エン
ジンから３つのビット・ストリームを受取す、それらの
間のスキューを除去し、各ストリームのビット毎に多数
決をとり、その結果の多数決信号をファイバ・オプティ
ック・リンクへ送り出す。チャネル・ヘッド５０は、３
重化されたチャネル・エンジンの３つのビット・ストリ
ーム又は同期信号の間の相違を検出して記録する。最後
に、チャネル・ヘッド５０はエラー標識の複製を作って
各チャネル・エンジンへ送る。すなわち、３重化された
複製を３重化されたチャネル・エンジン５２．５４及び
５６へ送る。一般に、エラー標識は通常の入力チャネル
・データ・ビット・ストリームに乗せて送ると都合がよ
いが、別に送ることもできる。

ここで注意すべきは、チャネル・ヘッド５０は入力ある
いは出力されるチャネル・データ・ビット・ストリーム
の意味内容を認識しないということである９例えば、そ
れらのデータフローに関連する巡回冗長検査（ＣＲＣ）
符合があっても、チャネル・ヘッドはそれを認識せず、
勿論計算もできない。従って、チャネル・ヘッド５０を
通るデータに悪影響を及ぼすような如何なるチャネル・
ヘッドの障害も受信機でＣＲＣ符合を用いて検出できる
ものとする。

３重化されたチャネル・エンジン５２．５４及び５６の
それぞれは、設計上は、標準の非冗長チャネル・エンジ
ンと同じである。各チャネル・エンジンはマイクロ命令
に関し互いに同期して動作し、３重化されたプロセッサ
又はコントローラの関連するコンポーネントから同一の
コマンド及びデータを受取り、更にチャネル・ヘッド５
０からの同一の入力データ・ストリームを処理する。各
チャネル・エンジンへの入力はすべて同一でなければな
らない。

チャネル・エンジン・フロント・エンドは、チャネル・
ヘッドからチャネル・エンジン・バック・エンドへの入
力が同一であることを保証する責任がある。フロント・
エンドを介するデータフローの様子を第９Ａ図（入力）
及び第９Ｂ図（出力）に示す。

第９Ａ図において、チャネル・ヘッド７０はデータ・ス
トリームを受取り、その複製を作って、３重チャネル中
継器７１．７３及び７５のそれぞれに送る。中継器から
の出力は、チャネル・エンジン７２．７４及び７６（簡
単のためそのうちの１つだけを図示しである）への入力
として、３つの３重チャネル選択器（これも１つだけを
図示しである）のそれぞれへ供給される。フロント・エ
ンドの３重化されている各コンポーネント、すなわちチ
ャネル中継器及びチャネル選択器は、チャネル・ヘッド
７０から入力データ・ストリームを受取り、必要なスキ
ュー補償（例えば前述のバーニヤ型スキュー補償）を行
う。

第９Ｂ図に示す出力データフローも同様であるが、ここ
ではバーニヤ型スキュー補償を必要とするステージは１
つだけである。チャネル・ヘッド８０は３！を化された
チャネル・エンジン８２．８４及び８６からデータ・ス
トリームを受取り、バーニヤ型スキュー補償を行いその
結果に対して多数決選沢（Ｖ）を実行する。

もしチャネル・ヘッド自身又はチャネル・ヘッドとチャ
ネル・エンジンの間の分配リンクに障害があると、各経
路が同一の入力データを受取っていない可能性がある。

これを補償するため、第８図に示すように、各フロント
・エンドは入力ビット・ストリームを互いに再送する。

次いで各フロント・エンドはバーニヤ型スキュー補償に
よりこれらのデータ・ストリームからスキューを除去し
、その結果に対して多数決選択を実行することにより、
バック・エンドへの入力ビット・ストリームを生成する
。多数決選択で生じた如何なるエラー（不一致）もそれ
ぞれのフロント・エンドに関連するエラー・レジスタに
記録される。ただし、各エラー・レジスタに記録される
エラーが同じであるとは限らず、経路毎にエラー・シン
ドロームが異なっていることもある。

Ｆ９発明の効果 本発明によれば、複数のデータ・ストリーム間のスキュ
ーを簡単な構成で自動的に除去することができる。

【図面の簡単な説明】

第１図は本発明に促う再同期プロセスの論理を示す流れ
図。 第２図はスキューの例を示す図。 第３図はマーク付けされたフレームの例を示す図。 第４図はデータ・ストリームをフレームに分けるための
装置を示すブロック図。 第５図はＦＩＦＯレジスタを用いたデータフローの様子
を示す図。 第６図はＦＩＦＯレジスタを用いて自動バーニヤ同期化
を行う回路構成を示すブロック図。 第７図は２ボート・レジスタ・アレイを用いて自動バー
ニヤ同期化を行う回路構成を示すブロック図。 第８図は多数決選択を行うＩ１０チャネルの構成を示す
ブロック図。 第９Ａ図はチャネルの入力データフローを示すブロック
図。 第９Ｂ図はチャネルの出力データフローを示すブロック
図。 出願人　インターナショナル・・ビジネス・マシーンズ
・コーポレーション 代理人　弁理士　頓　　宮　　孝　　−（外１名） 第１図 版　　凝 ［ｇ

Claims (2)

【特許請求の範囲】
1. （１）関連する複数の同期データ・ストリームの間のス
   キューを自動的に除去するための方法であつて、 同期したローカル送信クロックの制御のもとに送信側で
   マーク付けを利用してデータ・ストリームを複数のフレ
   ームに区切り、 受信側で前記送信クロックに同期した再生クロックの制
   御のもとに前記データ・ストリームからのデータをＦＩ
   ＦＯレジスタへロードし、 前記送信クロックに同期したローカル受信クロックの制
   御のもとに前記ＦＩＦＯレジスタからデータをアンロー
   ドし、 前記データ・ストリーム中のマーク付けデータを検査し
   て同期障害の有無を調べ、 同期障害を検出すると前記ＦＩＦＯレジスタのロード及
   びアンロードを禁止した後前記ＦＩＦＯレジスタをパー
   ジし、 前記データ・ストリーム中のフレーム・ヘッダを検出し
   てフレーム・ヘッダとしてマーク付けされている最初に
   到着した値から前記ＦＩＦＯレジスタのロードを開始し
   、 次のフレーム・ヘッダが予想される時点で前記ＦＩＦＯ
   レジスタのアンロードを開始する、ことを特徴とするス
   キュー除去方法。
2. （２）関連する複数の同期データ・ストリームの間のス
   キューを自動的に除去するための方法であつて、 同期したローカル送信クロックの制御のもとに送信側で
   マーク付けを利用してデータ・ストリームを複数のフレ
   ームに区切り、 受信側で前記送信クロックに同期した再生クロックによ
   り駆動される第１カウンタの制御のもとに前記データ・
   ストリームからのデータを２ポート・レジスタ・アレイ
   へロードし、 前記送信クロックに同期したローカル受信クロックによ
   り駆動される第２カウンタの制御のもとに前記アレイか
   らデータをアンロードし、 データ・ストリーム中でフレーム・マークを検出すると
   前記第１カウンタ及び前記第２カウンタをリセットする
   、 ことを特徴とするスキュー除去方法。