JPH02247736A - Mask programmable interruption controller - Google Patents
Mask programmable interruption controllerInfo
- Publication number
- JPH02247736A JPH02247736A JP1069591A JP6959189A JPH02247736A JP H02247736 A JPH02247736 A JP H02247736A JP 1069591 A JP1069591 A JP 1069591A JP 6959189 A JP6959189 A JP 6959189A JP H02247736 A JPH02247736 A JP H02247736A
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- JP
- Japan
- Prior art keywords
- interrupt
- factors
- priority
- mask programmable
- priorities
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、１チップマイクロコンピュータに内蔵される
割り込みコントローラに関するものであり、特には、１
チップマイクロコンピュータに於いて、システム変更時
の割り込み要因並びに優先順位の変更を、内蔵のＲＯＭ
パターンの変更でノ・−ド的に行なう構成とした割り込
みコントローラを提供するものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to an interrupt controller built into a one-chip microcomputer, and particularly relates to an interrupt controller built into a one-chip microcomputer.
In chip microcomputers, the built-in ROM is used to change interrupt sources and priorities when changing the system.
This invention provides an interrupt controller configured to change the pattern on a node-by-node basis.
〈従来の技術〉
従来の１チップマイクロコンピュータに内蔵されている
割り込みコントローラは、割り込み要因とその優先順位
はただ１通シに固定されているか、又は優先順位をソフ
トウェアで変更するものであった。<Prior Art> In the interrupt controller built into a conventional one-chip microcomputer, the interrupt cause and its priority are fixed to only one, or the priority is changed by software.
〈発明が解決しようとする課題〉
従来の１チップマイクロコンピュータに内蔵された割り
込みコントローラでは、割り込み要因とその優先順位は
全く固定されているか、又は、優先順位のみをソフトウ
ェアで変更するものであるため、システム等の変更の際
に、優先順位、割り込み要因ともに任意に変更すること
は困難であった。<Problem to be solved by the invention> In the interrupt controller built into a conventional one-chip microcomputer, the interrupt factors and their priorities are completely fixed, or only the priorities are changed by software. , When changing the system, etc., it is difficult to arbitrarily change both the priority order and interrupt factors.
本発明の目的は、上記技術的課題を解決するため、簡単
な構成で割り込み要因の選択と、その優先順位を任意に
設定することができる割り込みコントローラを提供する
ことである。SUMMARY OF THE INVENTION In order to solve the above-mentioned technical problems, it is an object of the present invention to provide an interrupt controller that can select interrupt factors and arbitrarily set their priorities with a simple configuration.
〈課題を解決するだめの手段〉
本発明は、１チツグマイクロコンピユータに内蔵される
割り込みコントローラに於いて、システム等の変更に伴
う割り込み優先順位並びに割り込み要因の変更を、内蔵
のＲＯＭパターンの変更で、ハード的に任意に行なおう
とするものでアシ、すべての割り込み要因と割り込み優
先順位信号とを接続するための割り込み選択マトリクス
（マスクプログラマブルＲＯＭ ）を含むことを特徴と
するものである。<Means for Solving the Problems> The present invention provides an interrupt controller built into a one-chip microcomputer that can change the interrupt priorities and interrupt factors due to changes in the system, etc. by changing the built-in ROM pattern. This is intended to be implemented arbitrarily using hardware, and is characterized by including an interrupt selection matrix (mask programmable ROM) for connecting all interrupt factors and interrupt priority signals.
く作用〉
本発明に従う割り込みコントローラは、すべての割り込
み要因と割り込み優先順位信号とをマトリクス構成にし
、各交点にトランジスタスイッチを配置する。内蔵のＲ
ＯＭパターンを変更することにより、上記スイッチのオ
ン・オフを制御することで、割り込み要因と優先順位を
任意に設定することができる。Effect> The interrupt controller according to the present invention arranges all interrupt factors and interrupt priority signals in a matrix configuration, and arranges a transistor switch at each intersection. Built-in R
By changing the OM pattern and controlling the on/off state of the switch, interrupt factors and priorities can be arbitrarily set.
〈実施例〉 以下、実施例に基づいて本発明の詳細な説明する。<Example> Hereinafter, the present invention will be described in detail based on Examples.
第１図は、本発明の一実施例で割り込み選択マトリクス
１を含む割り込みコントローラのブロック図である。図
に於いて、ＩＲＡ〜ＩＲＫは割り込み要因、ＩＲＱ−Ｉ
Ｒ７は割り込み優先順位信号で、その優先順位はＩＲＱ
が最上位でＩＲ７が最下位となるように設定されている
。なお、２は割り込み制御レジスタ、３は優先順位決定
回路、４は制御回路であり、制御回路４よシ割り込みベ
クトルが発生される。FIG. 1 is a block diagram of an interrupt controller including an interrupt selection matrix 1 in one embodiment of the present invention. In the figure, IRA to IRK are interrupt factors, IRQ-I
R7 is an interrupt priority signal whose priority is IRQ
is set so that IR7 is the highest level and IR7 is the lowest level. Note that 2 is an interrupt control register, 3 is a priority determining circuit, and 4 is a control circuit, and the control circuit 4 generates an interrupt vector.
すべての割り込み要因（ＩＲＡ〜ＩＲＫ）と割り込み優
先順位信号（ＩＲＯ〜ＩＲ７）は割り込み選択マトリク
ス上で接続されている。All interrupt causes (IRA to IRK) and interrupt priority signals (IRO to IR7) are connected on an interrupt selection matrix.
第２図にその接続方法を示す。Figure 2 shows the connection method.
割り込み要因と割り込み優先順位信号とはＮチャネルＭ
Ｏ５）ランジスタによシ接続されておシ、そのゲート電
圧は“Ｈｉｇｈ”レベルに固定されている。このとき、
ＮチャネルＭＯ５）ランジスタはオン状態にあるので、
ＩＲＡ〜ＩＲＫとＩＲＱ−ＩＲ７はすべて接続されてい
ることになる。割り込み要因の選択と、その優先順位の
設定は、上記ＮチャネルＭＯ５）ランジスタのオン、ｓ
オフ制御により行なう。本実施例では８８個（１１１Ｎ
囚×８レベル）のトランジスタのオン・オフ制御を行な
っている。Interrupt factors and interrupt priority signals are N channel M
O5) is connected to a transistor, and its gate voltage is fixed at the "High" level. At this time,
Since the N-channel MO5) transistor is in the on state,
IRA to IRK and IRQ to IR7 are all connected. Selection of the interrupt factor and setting of its priority are performed by turning on the N-channel MO5) transistor s
This is done by off control. In this example, 88 pieces (111N
It performs on/off control of transistors (capacity x 8 levels).
トランジスタスイッチのオン・オフ制御は、イオン打ち
込みによるスレッシュホールド電圧の制御によシ行なう
ことができる。すなわち、オン状態のトランジスタを、
イオン打ち込みによシオフ状態にするものである。この
イオン打ち込みは、内蔵ＲＯＭのパターン打ち込み時に
同一マスクで行なうので、ソフトの変更毎に割り込み要
因と優先順位が変更可能となる。On/off control of the transistor switch can be performed by controlling the threshold voltage by ion implantation. In other words, the transistor in the on state is
This is done by ion implantation to bring it into the off state. Since this ion implantation is performed using the same mask as the pattern implantation of the built-in ROM, interrupt factors and priorities can be changed each time the software is changed.
上記の方法に従えば、１１本の割り込み要因から任意に
８本が選択でき、さらに、その優先順位も任意に設定す
ることができる。According to the above method, eight interrupt factors can be arbitrarily selected from 11 interrupt factors, and their priorities can also be arbitrarily set.
〈発明の効果〉
以上詳細に説明したように、本発明によれば、システム
の変更に伴う割り込み要因並びに割り込み優先順位の変
更を、内蔵のＲＯＭパターンの変更と同時に行なうこと
が可能となる。<Effects of the Invention> As described above in detail, according to the present invention, it is possible to change interrupt factors and interrupt priorities due to changes in the system at the same time as changing the built-in ROM pattern.
第１図は本発明の一実施例の割り込みコントローラのブ
ロック図、第２図は第１図に示される割り込み選択マト
リクス内接続図である。
符号の説明
１：割り込み選択マトリクス、ＩＲＡ−ＩＲＫ：割り込
み要因、ＩＲＱ−ＩＲ７：割り込み優先順位信号。FIG. 1 is a block diagram of an interrupt controller according to an embodiment of the present invention, and FIG. 2 is a diagram of connections within the interrupt selection matrix shown in FIG. Explanation of symbols 1: Interrupt selection matrix, IRA-IRK: Interrupt cause, IRQ-IR7: Interrupt priority signal.
Claims (1)
みコントローラに於いて、すべての割り込み要因と割り
込み優先順位信号とを接続するための割り込み選択マト
リクスを含むことを特徴とするマスクプログラマブル割
り込みコントローラ。1. A mask programmable interrupt controller built into a one-chip microcomputer, characterized in that it includes an interrupt selection matrix for connecting all interrupt causes and interrupt priority signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069591A JPH02247736A (en) | 1989-03-22 | 1989-03-22 | Mask programmable interruption controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069591A JPH02247736A (en) | 1989-03-22 | 1989-03-22 | Mask programmable interruption controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02247736A true JPH02247736A (en) | 1990-10-03 |
Family
ID=13407222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069591A Pending JPH02247736A (en) | 1989-03-22 | 1989-03-22 | Mask programmable interruption controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02247736A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672745A (en) * | 1979-11-19 | 1981-06-17 | Nec Corp | Priority circuit |
| JPS59218561A (en) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | Microcomputer |
-
1989
- 1989-03-22 JP JP1069591A patent/JPH02247736A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672745A (en) * | 1979-11-19 | 1981-06-17 | Nec Corp | Priority circuit |
| JPS59218561A (en) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | Microcomputer |
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