JPH02248078A - 高耐圧素子を含む半導体装置 - Google Patents
高耐圧素子を含む半導体装置Info
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- JPH02248078A JPH02248078A JP1069582A JP6958289A JPH02248078A JP H02248078 A JPH02248078 A JP H02248078A JP 1069582 A JP1069582 A JP 1069582A JP 6958289 A JP6958289 A JP 6958289A JP H02248078 A JPH02248078 A JP H02248078A
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- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧（１００Ｖ程度以上）用の電界効果ト
ランジスタ、バイポーラトランジスタもしくはダイオー
ド等の高耐圧素子を含む半導体装置に関する。尚、以下
各図において同一部分ないし同等部分には同一符号を付
して示す。
ランジスタ、バイポーラトランジスタもしくはダイオー
ド等の高耐圧素子を含む半導体装置に関する。尚、以下
各図において同一部分ないし同等部分には同一符号を付
して示す。
第６図は、従来の縦型２重拡散ＮチャネルＭＯ３ＦＥＴ
を含む半導体装置を示すもので、同図（ａ）は上面図、
（ｂ）は縦断面図である。
を含む半導体装置を示すもので、同図（ａ）は上面図、
（ｂ）は縦断面図である。
この図において、２０４はｐ型シリ・コン基板であり、
この基板２０４上にはｎ型エピタキシャル層（以下エ
ビ層ともい、う）２０２が成長され、ｐ型下部および上
部アイソレーション領域２２９および２０１により島状
に分離されている。２０５はｎ＋埋込層であり、２０３
はエピタキシャル層２０２の表面から埋込層２０５に達
するｎ＋深い拡散領域で、ドレイン電極２１Ｇが接続さ
れ、そこにはドレイン引出し配線２１２が接続されてい
る。
この基板２０４上にはｎ型エピタキシャル層（以下エ
ビ層ともい、う）２０２が成長され、ｐ型下部および上
部アイソレーション領域２２９および２０１により島状
に分離されている。２０５はｎ＋埋込層であり、２０３
はエピタキシャル層２０２の表面から埋込層２０５に達
するｎ＋深い拡散領域で、ドレイン電極２１Ｇが接続さ
れ、そこにはドレイン引出し配線２１２が接続されてい
る。
２０６はｐ−深い拡散サブ領域、２２０はｐ型拡散チャ
ネル領域、２０７はｎ′″ソース拡散領域で、これらの
領域２０６．２２０． ２０？はいずれも環状に設けら
れ、その中央上部にはゲート酸化膜２１７を介してポリ
シリコンゲート電極２０８が設けられている。 このゲ
ート電極２０８にはその上の層間絶縁膜２１９に明けた
窓部２１６でゲート引出し配線２１４が接続され、ソー
ス領域２０？およびチャネル領域２０６にはソース電極
２１１が接続され、そこにはソース引出し配線２１３が
接続されている。尚、２１８はＬＯＣＯ５により形成す
る厚い酸化膜である。
ネル領域、２０７はｎ′″ソース拡散領域で、これらの
領域２０６．２２０． ２０？はいずれも環状に設けら
れ、その中央上部にはゲート酸化膜２１７を介してポリ
シリコンゲート電極２０８が設けられている。 このゲ
ート電極２０８にはその上の層間絶縁膜２１９に明けた
窓部２１６でゲート引出し配線２１４が接続され、ソー
ス領域２０？およびチャネル領域２０６にはソース電極
２１１が接続され、そこにはソース引出し配線２１３が
接続されている。尚、２１８はＬＯＣＯ５により形成す
る厚い酸化膜である。
この半導体装置は、島状に分離されたｎ型エピ層２０２
の内部のｎ型領域２０６より引出される配線２１３下の
チャネルストップ用に、配線２１３下の半導体（エビ層
２０２）表面近傍にもｎ＋拡散領域２０３を形成してい
る。
の内部のｎ型領域２０６より引出される配線２１３下の
チャネルストップ用に、配線２１３下の半導体（エビ層
２０２）表面近傍にもｎ＋拡散領域２０３を形成してい
る。
また、これをさらに改良して、第７図に示すように引出
し配線下のｎ＋拡散領域２０３の上方にポリシリコンフ
ィールドプレート２０９ を設けたもの、第８図に示す
ように ｎ型電界緩和用拡散領域２３０を形成したもの
等がある。
し配線下のｎ＋拡散領域２０３の上方にポリシリコンフ
ィールドプレート２０９ を設けたもの、第８図に示す
ように ｎ型電界緩和用拡散領域２３０を形成したもの
等がある。
これらの半導体装置においては、島状に分離されたエビ
層２０２内部に形成された拡散層２０６（この場合はＭ
ＯＳＦＥＴのサブ領域）から素子外部へ配線２１３を引
出す必要があり、またゲート電極２０８より配線２１４
を素子外部へ引出す必要がある。
層２０２内部に形成された拡散層２０６（この場合はＭ
ＯＳＦＥＴのサブ領域）から素子外部へ配線２１３を引
出す必要があり、またゲート電極２０８より配線２１４
を素子外部へ引出す必要がある。
ここで例えば４００Ｖ程度の高電圧を制御する場合、
ｐ型基板２０４およびｐ型アイソレーション層２０１、
２２９ハ常にＧＮＤ（＝Ｏｖ）、ドレインであるｎ＋深
い拡散層２０３およびｎ＋埋込層２０５は高電位（＝４
００Ｖ）そしてｎ＋ソース拡散領域２０？、 ｐ型の
サブ領域２０６．２２０さらにゲート電極２０８は使用
モードで異なり、いずれもＧＮＤ （＝ＯＶ）の場合（
Ａ）、いずれも高電位（＝４００Ｖ）の場合（Ｂ）があ
り、下表の通りである。
ｐ型基板２０４およびｐ型アイソレーション層２０１、
２２９ハ常にＧＮＤ（＝Ｏｖ）、ドレインであるｎ＋深
い拡散層２０３およびｎ＋埋込層２０５は高電位（＝４
００Ｖ）そしてｎ＋ソース拡散領域２０？、 ｐ型の
サブ領域２０６．２２０さらにゲート電極２０８は使用
モードで異なり、いずれもＧＮＤ （＝ＯＶ）の場合（
Ａ）、いずれも高電位（＝４００Ｖ）の場合（Ｂ）があ
り、下表の通りである。
実使用状態においてはこれらの電位の中間的な値もとり
得るが、アイソレーション、基板はＧＮＤ固定、ドレイ
ン、ソース、サブおよびゲートは電圧振幅範囲はＧＮＤ
−高電圧電位（＝４００Ｖ）の範囲内で、ドレインは常
にソース、サブおよびゲートより高い電位で使用される
ものとするため、上記の表の使用モードにおける耐圧を
保証すれば十分となるが、第６図〜第８図のものは、Ａ
モードにおいて問題がある。
得るが、アイソレーション、基板はＧＮＤ固定、ドレイ
ン、ソース、サブおよびゲートは電圧振幅範囲はＧＮＤ
−高電圧電位（＝４００Ｖ）の範囲内で、ドレインは常
にソース、サブおよびゲートより高い電位で使用される
ものとするため、上記の表の使用モードにおける耐圧を
保証すれば十分となるが、第６図〜第８図のものは、Ａ
モードにおいて問題がある。
すなわち、第１０図に第１図のもののＡモードにおける
ソース引出し配線下のｎ＋深い拡散層領域の電位分布と
して示すように、 ドレインのｎ＋領領域表面に存在す
るため、ドレインに４００Ｖを印加した時、 ｎ型領域
の空乏層端を示す境界線４０２は半導体表面に達する。
ソース引出し配線下のｎ＋深い拡散層領域の電位分布と
して示すように、 ドレインのｎ＋領領域表面に存在す
るため、ドレインに４００Ｖを印加した時、 ｎ型領域
の空乏層端を示す境界線４０２は半導体表面に達する。
一方、ＧＮＤ電位を有する配線２１３ により半導体（
エビ層２０２）の内部の電位分布は変化し、それぞれ３
００Ｖ、 ２００Ｖ、 １００Ｖの等電位線４０４．４
０５．４０６は ｎ＋深い拡散領域２０３に近づく方向
に移動する。この傾向（等電位線の移動の大きさ）はエ
ビ層が高抵抗になるほど大きくなる。このため、４０７
部付近において電界集中が生じ、耐圧が律速される。尚
、４０１はｐｎ接合面、４０３はｎ型領域の空乏層端を
示す。
エビ層２０２）の内部の電位分布は変化し、それぞれ３
００Ｖ、 ２００Ｖ、 １００Ｖの等電位線４０４．４
０５．４０６は ｎ＋深い拡散領域２０３に近づく方向
に移動する。この傾向（等電位線の移動の大きさ）はエ
ビ層が高抵抗になるほど大きくなる。このため、４０７
部付近において電界集中が生じ、耐圧が律速される。尚
、４０１はｐｎ接合面、４０３はｎ型領域の空乏層端を
示す。
これは第７図および第８図のものについても同様であり
、いずれもｎ型領域空乏層端４０２（第１Ｏ図）すなわ
ち４００ｖの等電位線が半導体表面境界を切っており、
配線の影響で電位分布が変化すると、半導体表面近傍で
著しい電界集中が生じることになる。
、いずれもｎ型領域空乏層端４０２（第１Ｏ図）すなわ
ち４００ｖの等電位線が半導体表面境界を切っており、
配線の影響で電位分布が変化すると、半導体表面近傍で
著しい電界集中が生じることになる。
本発明は、上述の点に鑑み、引出し配線下表面近傍の電
位を下げ、電界集中を緩和できるようにした高耐圧素子
を含む半導体装置を提供することを課題とする。
位を下げ、電界集中を緩和できるようにした高耐圧素子
を含む半導体装置を提供することを課題とする。
この課題を解決するために、たとえばｐ型基板の場合、
ＧＮＤ電位を有する配線が上部を通るｎ型領域の表面近
傍をすべて不純物低濃度（高抵抗）エビ層とし、チャネ
ルストップ用フィールドプレートを形成する。
ＧＮＤ電位を有する配線が上部を通るｎ型領域の表面近
傍をすべて不純物低濃度（高抵抗）エビ層とし、チャネ
ルストップ用フィールドプレートを形成する。
上記手段を用いることで、配線およびフィールドプレー
トの下部のエビ層部分に空乏層を生じさせ、フィールド
プレート下部絶縁膜容量とエビ層内空乏層容量との結合
により、エビ層表面の電位が下がり、表面の電界集中が
緩和される。
トの下部のエビ層部分に空乏層を生じさせ、フィールド
プレート下部絶縁膜容量とエビ層内空乏層容量との結合
により、エビ層表面の電位が下がり、表面の電界集中が
緩和される。
第１図（ａ）、（ｂ）は、高耐圧素子として縦型２重拡
散ＮチャネルＭＯ３ＦＥＴを含む半導体装置の実施例を
示すもので、（ａ）は上面図、（ハ）は縦断面図である
。
散ＮチャネルＭＯ３ＦＥＴを含む半導体装置の実施例を
示すもので、（ａ）は上面図、（ハ）は縦断面図である
。
この実施例と従来の第６図〜第８図のものとの相違は、
従来のものはｎ＋深い拡散領域２０３がソース、ゲート
、サブ領域の周囲を完全に包囲していたが、この実施例
のｎ“深い拡散領域（不純物表面濃度Ｃｏ ＝ ８ Ｘ
ＩＯ”ａｍ−３，拡散深さｘｊ＝１７μｍ）１０３は、
′ソースおよびゲートの引出し配線２１３および２１４
の下部には形成せず、ｎ型エビ層（不純物濃度Ｎｏ＝
５ Ｘｌ０Ｉ４ＣＩ１１−’、厚さ＝３０μｍ＞ ２
０２だけを有し、エビ層２０２表面に１．６μｍ程度の
厚い酸化膜２１８を介して ポリシリコンチャネルスト
ップ用フィールドプレート１０９を形成している。 そ
してドレイン電極２１０とコンタクト１１５を通じて電
気的に接続されている。
従来のものはｎ＋深い拡散領域２０３がソース、ゲート
、サブ領域の周囲を完全に包囲していたが、この実施例
のｎ“深い拡散領域（不純物表面濃度Ｃｏ ＝ ８ Ｘ
ＩＯ”ａｍ−３，拡散深さｘｊ＝１７μｍ）１０３は、
′ソースおよびゲートの引出し配線２１３および２１４
の下部には形成せず、ｎ型エビ層（不純物濃度Ｎｏ＝
５ Ｘｌ０Ｉ４ＣＩ１１−’、厚さ＝３０μｍ＞ ２
０２だけを有し、エビ層２０２表面に１．６μｍ程度の
厚い酸化膜２１８を介して ポリシリコンチャネルスト
ップ用フィールドプレート１０９を形成している。 そ
してドレイン電極２１０とコンタクト１１５を通じて電
気的に接続されている。
この実施例の電位分布（Ａモード）を第９図に示す。こ
の図において、３旧はｐｎ接合面、３０２はｎ型領域空
乏層端、３０３はｐ型領域空乏層端３０４゜３０５、
３０６はそれぞれ３００Ｖ、 ２００Ｖ、 １００Ｖの
等電位線、３０７は電位分布計算用ラインである。
の図において、３旧はｐｎ接合面、３０２はｎ型領域空
乏層端、３０３はｐ型領域空乏層端３０４゜３０５、
３０６はそれぞれ３００Ｖ、 ２００Ｖ、 １００Ｖの
等電位線、３０７は電位分布計算用ラインである。
この図に示すように、空乏層はエビ層内部全体に広がっ
ており、フィールドプレート１０９直下の深さ方向３０
７の電位分布を１次元的に計算すると、ライン３０７上
の半導体空乏層幅をＷｓｉ、 厚い酸化膜２１８の酸
化膜厚をＷＤＸとすると、半導体（エビおよび基板）お
よび酸化膜２１８に加わる電圧Ｖｓ＋およびＶＯＸＯ比
は、 Ｖｓｉ ： Ｖｏｘ ＝ Ｗｓｉ ／ Ｅｓｉ
： ＷＤＸ／ ＥＯＸ（εｓｉ、 εｏ×は半導体お
よび酸化膜の誘電率）で、ドレイン電圧４００ＶではＷ
ｓ＋！＝ｉ５０μｍ、 ＷＯＸ＝１．６μｍであり、
εｓｉ：εｏｘ！＝＋３：ｌである。したがってＶｓｌ
： Ｖｏｘ＃１０ ： １となり、 これより３０７
ライン上の半導体表面近傍電位はドレイン電圧より約１
０％程度低い電位となる。したがって耐圧も向上するこ
とになる。
ており、フィールドプレート１０９直下の深さ方向３０
７の電位分布を１次元的に計算すると、ライン３０７上
の半導体空乏層幅をＷｓｉ、 厚い酸化膜２１８の酸
化膜厚をＷＤＸとすると、半導体（エビおよび基板）お
よび酸化膜２１８に加わる電圧Ｖｓ＋およびＶＯＸＯ比
は、 Ｖｓｉ ： Ｖｏｘ ＝ Ｗｓｉ ／ Ｅｓｉ
： ＷＤＸ／ ＥＯＸ（εｓｉ、 εｏ×は半導体お
よび酸化膜の誘電率）で、ドレイン電圧４００ＶではＷ
ｓ＋！＝ｉ５０μｍ、 ＷＯＸ＝１．６μｍであり、
εｓｉ：εｏｘ！＝＋３：ｌである。したがってＶｓｌ
： Ｖｏｘ＃１０ ： １となり、 これより３０７
ライン上の半導体表面近傍電位はドレイン電圧より約１
０％程度低い電位となる。したがって耐圧も向上するこ
とになる。
実際第１図のものと第６図のものを実験により比較した
ところ、８０Ｖ程度の耐圧向上を確認した。
ところ、８０Ｖ程度の耐圧向上を確認した。
ここで上記見積りより大きな耐圧向上効果が得られてい
るのは、ｐ−深い拡散領域２０６およびｐ型上部アイソ
レーション領域２０１に印加されたＧＮＤ電位により、
ｐｎ接合３０１より空乏層がチャネルストップ用フィ
ールドプレート１０９に向かって伸び、このため３０７
ライン上半導体表上半型位がさらに下がったためと思わ
れる。
るのは、ｐ−深い拡散領域２０６およびｐ型上部アイソ
レーション領域２０１に印加されたＧＮＤ電位により、
ｐｎ接合３０１より空乏層がチャネルストップ用フィ
ールドプレート１０９に向かって伸び、このため３０７
ライン上半導体表上半型位がさらに下がったためと思わ
れる。
尚、 フィールドブレー） １０９は、Ｂモードにて使
用する時に、配線２１３が原因で生ずるチャネル性リー
クを防止するため、Ｂモード使用時ある程度の高電位が
印加されなければならない。
用する時に、配線２１３が原因で生ずるチャネル性リー
クを防止するため、Ｂモード使用時ある程度の高電位が
印加されなければならない。
したがって、 このフィールドプレート１０９はドレイ
ン電極と接続する必要はなく、ソース引出し配線２１３
あるいはゲート引出し配線２１４のいずれかに接続して
も良い。
ン電極と接続する必要はなく、ソース引出し配線２１３
あるいはゲート引出し配線２１４のいずれかに接続して
も良い。
次に、第２図は、高耐圧素子として横型ｐチャネルＭＯ
３ＦＥＴを含む半導体装置の実施例を示す縦断面図で、
１２１はソース引出し配線、１２２はソース電極、１２
３はｐ型ドレイン深い拡散領域、１２４はｐ型ドレイン
浅い拡散領域、１２５はドレイン電極、１２６はドレイ
ン引出し配線、１２７はｐ＋ソース拡散領域、１２８は
ｎ＋サブコンタクト領域である。
３ＦＥＴを含む半導体装置の実施例を示す縦断面図で、
１２１はソース引出し配線、１２２はソース電極、１２
３はｐ型ドレイン深い拡散領域、１２４はｐ型ドレイン
浅い拡散領域、１２５はドレイン電極、１２６はドレイ
ン引出し配線、１２７はｐ＋ソース拡散領域、１２８は
ｎ＋サブコンタクト領域である。
第３図は、高耐圧素子として横型ｐｎｐｌ−ランジスタ
を含む半導体装置の実施例を示す縦断面図で、１３１は
ベース引出し配線、１３２はベース、電極、１３３はソ
ース電極、１３４はコレクタ電極、１３５はコレクタ引
出し配線、１３６はｐ−コレクタ深い拡散領域、１３７
はｐ−コレクタ浅い拡散領域、１３８はｐ＋エミッタ拡
散領域、１３９はｎ１ベースコンタクト領域である。
を含む半導体装置の実施例を示す縦断面図で、１３１は
ベース引出し配線、１３２はベース、電極、１３３はソ
ース電極、１３４はコレクタ電極、１３５はコレクタ引
出し配線、１３６はｐ−コレクタ深い拡散領域、１３７
はｐ−コレクタ浅い拡散領域、１３８はｐ＋エミッタ拡
散領域、１３９はｎ１ベースコンタクト領域である。
また、第４図は高耐圧素子として縦型ｎｐｎ）ランジス
タを含む半導体装置の実施例を示す縦断面図で、１４０
はｐベース拡散領域、１４１はｎ゛エミッタ拡散領域、
１４２はコレクタ引出し配線、１４３はコレクタ電極、
１４４はベース電極、１４５はエミッタ電極、１４６は
ベース引出し配線である。
タを含む半導体装置の実施例を示す縦断面図で、１４０
はｐベース拡散領域、１４１はｎ゛エミッタ拡散領域、
１４２はコレクタ引出し配線、１４３はコレクタ電極、
１４４はベース電極、１４５はエミッタ電極、１４６は
ベース引出し配線である。
そして、第２図ではドレイン、第３図ではコレクタ、第
４図ではベースのいずれもｐ型深い拡散領域１２３．１
３６．２０６より配線１２６．１３５．１４６が引出さ
れ、チャネルストップ用フィールドプレート１０９が設
けられている。
４図ではベースのいずれもｐ型深い拡散領域１２３．１
３６．２０６より配線１２６．１３５．１４６が引出さ
れ、チャネルストップ用フィールドプレート１０９が設
けられている。
尚、第１図ではチャネルストップ用フィールドプレート
１０９が配線１１３．１１４の下にのみ存在し、ｎ＋深
い拡散領域１０３がフィールドプレート１０９の存在し
ない部分に形成されているが、ソース、ゲートおよびサ
ブの周囲にリング状にフィールドプレー） １０９を形
成し、ドレイン電流を埋込層２０５より取り出すためだ
けにｎ＋深い拡散領域１０３を部分的に形成することも
可能である。
１０９が配線１１３．１１４の下にのみ存在し、ｎ＋深
い拡散領域１０３がフィールドプレート１０９の存在し
ない部分に形成されているが、ソース、ゲートおよびサ
ブの周囲にリング状にフィールドプレー） １０９を形
成し、ドレイン電流を埋込層２０５より取り出すためだ
けにｎ＋深い拡散領域１０３を部分的に形成することも
可能である。
次に、第５図について述べる。これはダブルエビ方式を
用いた縦型ＮｃｈＤＭＯＳＦ［！Ｔの場合の実施例であ
る。第１エビ層１５３を成長させた後、ｎ＋第１深い拡
散領域１５５は従来のもののようにソース、ゲート、サ
ブの周囲全体に形成する。次に第２エビ層１５４を成長
させ、さらに表面からｎ＋第２深い拡散領域１５６を形
成するが、これは第１図のもののように配線２１３．２
１４の下部には形成しないで、エビ層１５４とする。尚
、このときエビ層１５４の下部にもｎ＋拡散領域１５５
が形成される。Ｂモード使用時、ｐ型基板２０４と第１
エビ層１５３の間のｐｎ接合より、空乏層が広がり、
もしサブであるｐ−深い拡散領域２０６に達した場合、
パンチスルーにより耐圧が決まる。そこでｎ＋第１深い
拡散領域１５５をフィールドプレート１０９の下部へ形
成することで、パンチスルーを防止することになる。こ
れにより例えばエビ厚３０μｍ（第１エピ＋第２エビ）
、比抵抗１００１のエビ条件のデバイスで、３２０ｖ程
度でパンチスルーしていたが、この改良により３８０ｖ
でもなおパンチスルーを生じなくなった。尚、１５１お
よび１５２はそれぞれ下方および上方ｐ＋アイソレーシ
ョン領域である。
用いた縦型ＮｃｈＤＭＯＳＦ［！Ｔの場合の実施例であ
る。第１エビ層１５３を成長させた後、ｎ＋第１深い拡
散領域１５５は従来のもののようにソース、ゲート、サ
ブの周囲全体に形成する。次に第２エビ層１５４を成長
させ、さらに表面からｎ＋第２深い拡散領域１５６を形
成するが、これは第１図のもののように配線２１３．２
１４の下部には形成しないで、エビ層１５４とする。尚
、このときエビ層１５４の下部にもｎ＋拡散領域１５５
が形成される。Ｂモード使用時、ｐ型基板２０４と第１
エビ層１５３の間のｐｎ接合より、空乏層が広がり、
もしサブであるｐ−深い拡散領域２０６に達した場合、
パンチスルーにより耐圧が決まる。そこでｎ＋第１深い
拡散領域１５５をフィールドプレート１０９の下部へ形
成することで、パンチスルーを防止することになる。こ
れにより例えばエビ厚３０μｍ（第１エピ＋第２エビ）
、比抵抗１００１のエビ条件のデバイスで、３２０ｖ程
度でパンチスルーしていたが、この改良により３８０ｖ
でもなおパンチスルーを生じなくなった。尚、１５１お
よび１５２はそれぞれ下方および上方ｐ＋アイソレーシ
ョン領域である。
以上のような本発明によれば、引出し配線下を低濃度エ
ビ層とし、その間にフィールドプレートを設けて表面電
界集中を緩和するようにしたので、使用モードによらず
より高耐圧な半導体装置を提供することができる。
ビ層とし、その間にフィールドプレートを設けて表面電
界集中を緩和するようにしたので、使用モードによらず
より高耐圧な半導体装置を提供することができる。
第１図（ａ）、 （ｂ）は本発明に係るＮチャネルＭＯ
ＳＦＥＴを含む半導体装置の実施例を示すもので、（ａ
）は上面図、（ハ）は縦断面図である。 第２図は本発明に係るｐチャネルＭＯ３ＦＥＴを含む半
導体装置の実施例を示す縦断面図である。 第３図は本発明に係るｐｎｐ）テンジスタを含む半導体
装置の実施例を示す縦断面図である。 第４図は本発明に係るｎｐｎ）ランジスタを含む半導体
装置の実施例を示す縦断面図である。 第５図は本発明に係るＮチャネルＭＯＳＦＥＴを含む半
導体装置の他の実施例を示す縦断面図である。 第６図（ａ）、（ｂ）は従来のＮチャネルＭＯ５ＦＥＴ
を含む半導体装置の一例を示すもので、（ａ）は上面図
、（ハ）は縦断面図である。 第７図は従来のＮチャネルＭＯＳＦＥＴを含む半導体装
置の他の例を示す縦断面図である。 第８図は従来のＮチャネルＭＯＳＦＥＴを含む半導体装
置のもう１つ別の例を示す縦断面図である。 第９図は第１図の実施例の電位分布を示す説明図である
。 第１０図は第６図の従来例の電位分布を示す説明図であ
る。 １０９−チャネルストップ用フィールドプレート、２０
１、２２９．１５１．１５２．、、、、、 ｐ型アイソ
レーション領域、２０２ｎ型工ピタキシヤル層、２０４
−ｐ型シリコン基板、２０５°°ｎ＋埋込層、２０６・
ｐ−深い拡散領域、２０７ｎ＋ソース拡散領域、２１１
−ソース電極、２１３ソース引出し配線、２１８ 厚
い酸化膜、２１９−層間絶縁膜、１２３ｐ型ドレイン深
い拡散領域、１２５ドレイン電極、１２６ ドレイン
引出し゛配線、１３４コレクタ電極、１３５ コレク
タ引出し配線、１３６ｐ″コレクタ深い拡散領域、１４
１ｎ＋エミツタ拡散領域、１４４ ベース電極、１４
６ ベース引出し配線、１５３ｎ型第１工ピタキシヤ
ル層、１５４ｎ型第２工ピタキシヤル層、１５５ｎ＋第
１深い拡散領域、１５６−− ｎ ”第２深い拡散領域
。 第 図 第 図 第 図 第 図 第 図
ＳＦＥＴを含む半導体装置の実施例を示すもので、（ａ
）は上面図、（ハ）は縦断面図である。 第２図は本発明に係るｐチャネルＭＯ３ＦＥＴを含む半
導体装置の実施例を示す縦断面図である。 第３図は本発明に係るｐｎｐ）テンジスタを含む半導体
装置の実施例を示す縦断面図である。 第４図は本発明に係るｎｐｎ）ランジスタを含む半導体
装置の実施例を示す縦断面図である。 第５図は本発明に係るＮチャネルＭＯＳＦＥＴを含む半
導体装置の他の実施例を示す縦断面図である。 第６図（ａ）、（ｂ）は従来のＮチャネルＭＯ５ＦＥＴ
を含む半導体装置の一例を示すもので、（ａ）は上面図
、（ハ）は縦断面図である。 第７図は従来のＮチャネルＭＯＳＦＥＴを含む半導体装
置の他の例を示す縦断面図である。 第８図は従来のＮチャネルＭＯＳＦＥＴを含む半導体装
置のもう１つ別の例を示す縦断面図である。 第９図は第１図の実施例の電位分布を示す説明図である
。 第１０図は第６図の従来例の電位分布を示す説明図であ
る。 １０９−チャネルストップ用フィールドプレート、２０
１、２２９．１５１．１５２．、、、、、 ｐ型アイソ
レーション領域、２０２ｎ型工ピタキシヤル層、２０４
−ｐ型シリコン基板、２０５°°ｎ＋埋込層、２０６・
ｐ−深い拡散領域、２０７ｎ＋ソース拡散領域、２１１
−ソース電極、２１３ソース引出し配線、２１８ 厚
い酸化膜、２１９−層間絶縁膜、１２３ｐ型ドレイン深
い拡散領域、１２５ドレイン電極、１２６ ドレイン
引出し゛配線、１３４コレクタ電極、１３５ コレク
タ引出し配線、１３６ｐ″コレクタ深い拡散領域、１４
１ｎ＋エミツタ拡散領域、１４４ ベース電極、１４
６ ベース引出し配線、１５３ｎ型第１工ピタキシヤ
ル層、１５４ｎ型第２工ピタキシヤル層、１５５ｎ＋第
１深い拡散領域、１５６−− ｎ ”第２深い拡散領域
。 第 図 第 図 第 図 第 図 第 図
Claims (2)
- （１）第１導電型半導体基板上の第２導電型エピタキシ
ャル層と、該エピタキシャル層を島状に分離する第１導
電型アイソレーション領域と、該島状に分離されたエピ
タキシャル層と前記基板との界面に埋込み形成された第
２導電型不純物高濃度の埋込層と、前記島状に分離され
たエピタキシャル層の内部に設けられる高耐圧素子の一
部を構成する第１導電型領域に接続され当該エピタキシ
ャル層の表面に沿って引出された配線とを備えた半導体
装置において、前記配線下のエピタキシャル層表面近傍
を第２導電型不純物低濃度のエピタキシャル層とすると
共に、当該エピタキシャル層表面と前記配線との間に絶
縁膜を介してチャネルストップ用フィールドプレートを
設けたことを特徴とする高耐圧素子を含む半導体装置。 - （２）請求項第１項に記載の装置において、前記エピタ
キシャル層が２層であり、該２層の間から拡散され下方
が前記埋込層に達している第２導電型不純物高濃度の拡
散層を前記フィールドプレートの下方に設けたことを特
徴とする高耐圧素子を含む半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069582A JP2605860B2 (ja) | 1989-03-22 | 1989-03-22 | 高耐圧素子を含む半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069582A JP2605860B2 (ja) | 1989-03-22 | 1989-03-22 | 高耐圧素子を含む半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02248078A true JPH02248078A (ja) | 1990-10-03 |
| JP2605860B2 JP2605860B2 (ja) | 1997-04-30 |
Family
ID=13406955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069582A Expired - Fee Related JP2605860B2 (ja) | 1989-03-22 | 1989-03-22 | 高耐圧素子を含む半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605860B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294775B1 (ko) * | 1995-02-21 | 2001-09-17 | 마찌다 가쯔히꼬 | 반도체장치및그의제조방법 |
| US6869874B2 (en) | 2002-05-18 | 2005-03-22 | Hynix Semiconductor Inc. | Method for fabricating contact plug with low contact resistance |
| US7327007B2 (en) | 2004-03-03 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high breakdown voltage |
| WO2019202760A1 (ja) * | 2018-04-16 | 2019-10-24 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131152U (ja) * | 1987-02-18 | 1988-08-26 |
-
1989
- 1989-03-22 JP JP1069582A patent/JP2605860B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131152U (ja) * | 1987-02-18 | 1988-08-26 |
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| US7327007B2 (en) | 2004-03-03 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high breakdown voltage |
| DE102004063523B4 (de) * | 2004-03-03 | 2008-05-29 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
| WO2019202760A1 (ja) * | 2018-04-16 | 2019-10-24 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| JPWO2019202760A1 (ja) * | 2018-04-16 | 2021-03-11 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605860B2 (ja) | 1997-04-30 |
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