JPH02249070A - 遅延シミュレータ - Google Patents
遅延シミュレータInfo
- Publication number
- JPH02249070A JPH02249070A JP1071205A JP7120589A JPH02249070A JP H02249070 A JPH02249070 A JP H02249070A JP 1071205 A JP1071205 A JP 1071205A JP 7120589 A JP7120589 A JP 7120589A JP H02249070 A JPH02249070 A JP H02249070A
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- JP
- Japan
- Prior art keywords
- delay
- rounding
- primitive element
- gate
- primitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の機能検証に関し、特にタイミング
検証に用いる遅延シミュレータに関する。
検証に用いる遅延シミュレータに関する。
従来この種の遅延シミュレータは、プリミティブ素子へ
の入力波形のなまりに関して、■ なまりがないとみな
す（ステップ関数的）■ 全素子に一律のなまりを与え
る ■ 前段プリミティブ素子から見た負荷がら求められる
ＯＲの時定数で与える 等の方法が採用されていた。また、従来の遅延シミュレ
ータでは、プリミティブ素子に対して論理動作記述が必
要であった。そのため、論理動作記述が定義可能で、ピ
ンに遅延情報を定義できる素子はプリミティブ素子とみ
なせる。
の入力波形のなまりに関して、■ なまりがないとみな
す（ステップ関数的）■ 全素子に一律のなまりを与え
る ■ 前段プリミティブ素子から見た負荷がら求められる
ＯＲの時定数で与える 等の方法が採用されていた。また、従来の遅延シミュレ
ータでは、プリミティブ素子に対して論理動作記述が必
要であった。そのため、論理動作記述が定義可能で、ピ
ンに遅延情報を定義できる素子はプリミティブ素子とみ
なせる。
ここで、プリミティブ素子とは、遅延解析を実施する回
路図情報の単位において最下層に位置する素子のことで
ある。例えば、第５図において、Ｅ、Ｆ、Ｇ、Ｈがプリ
ミティブ素子となる。また、遅延情報とは遅延値算出式
のパラメータを指す。
路図情報の単位において最下層に位置する素子のことで
ある。例えば、第５図において、Ｅ、Ｆ、Ｇ、Ｈがプリ
ミティブ素子となる。また、遅延情報とは遅延値算出式
のパラメータを指す。
例えば、２人力ＮＡＮＤゲートをプリミティブ素子とし
た場合、遅延値算出式がＴ ＝ ａ Ｘ ＋ ｂ Ｙ
＋ｃ （Ｘは負荷容量、Ｙは入力波形のなまり）で与え
られると仮定すると、ａ、ｂ、ｃが遅延値算出式のパラ
メータである。シミュレータによっては、遅延値そのも
のを与える場合もあるが、ａ＝ｂ＝０でＣが遅延値と考
えれば、遅延値算出式のパラメータとみなせる。遅延情
報の集合を遅延ライブラリと呼ぶ。
た場合、遅延値算出式がＴ ＝ ａ Ｘ ＋ ｂ Ｙ
＋ｃ （Ｘは負荷容量、Ｙは入力波形のなまり）で与え
られると仮定すると、ａ、ｂ、ｃが遅延値算出式のパラ
メータである。シミュレータによっては、遅延値そのも
のを与える場合もあるが、ａ＝ｂ＝０でＣが遅延値と考
えれば、遅延値算出式のパラメータとみなせる。遅延情
報の集合を遅延ライブラリと呼ぶ。
第６図は２人力ＮＡＮＤゲートの論理動作記述の例であ
る。
る。
従来の遅延シミュレータは、以下の問題点があった。
■ 入力波形のなまりが大きくなると、プリミティブ素
子に対する遅延値の精度が著しく悪化する傾向にあり、
シミュレーション全体の精度にも影響がでる。
子に対する遅延値の精度が著しく悪化する傾向にあり、
シミュレーション全体の精度にも影響がでる。
■ 入力値に対する出力値の関係を定義する論理動作記
述が必要で、作成工数がかかる他、複雑な機能を有する
素子では、論理動作記述の作成自体が困難になる。
述が必要で、作成工数がかかる他、複雑な機能を有する
素子では、論理動作記述の作成自体が困難になる。
■ 論理動作記述に基づいて、遅延情報を測定する必要
があるが、少なくとも論理動作記述の項目数だけ遅延情
報を測定する必要があり、遅延ライブラリ作成に多大の
工数を要する。
があるが、少なくとも論理動作記述の項目数だけ遅延情
報を測定する必要があり、遅延ライブラリ作成に多大の
工数を要する。
本発明の遅延シミュレータは、テストバタン不要のいわ
ゆるスタティックな遅延解析を実行する。
ゆるスタティックな遅延解析を実行する。
遅延解析手法は、クリティカルパス解析法、セットアツ
プホールドのタイミング検証等の従来技術を利用する。
プホールドのタイミング検証等の従来技術を利用する。
本発明では、あるプリミティブ素子の遅延値を算出する
場合、前段のプリミティブ素子が出力した波形のなまり
に関する情報を記憶しておくことで、入力波形のなまり
を考慮できる。
場合、前段のプリミティブ素子が出力した波形のなまり
に関する情報を記憶しておくことで、入力波形のなまり
を考慮できる。
また、本発明ではプリミティブ素子に関して、■ 出力
ピン数が１、または出力ピンと双方向ピンの合計が２以
上の場合でも、全ての出力ピン及び双方向ピンが等価な
遅延情報を有するとみなせる素子 ■ 入力の論理値に無関係に遅延情報が定義可能とみな
せる素子 と言った制限を設けることで、論理動作記述を不要とし
た。ただし、遅延シミュレーションの精度を向上するた
め、入力値に対して出力値が同相か反転かを定義する。
ピン数が１、または出力ピンと双方向ピンの合計が２以
上の場合でも、全ての出力ピン及び双方向ピンが等価な
遅延情報を有するとみなせる素子 ■ 入力の論理値に無関係に遅延情報が定義可能とみな
せる素子 と言った制限を設けることで、論理動作記述を不要とし
た。ただし、遅延シミュレーションの精度を向上するた
め、入力値に対して出力値が同相か反転かを定義する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例である。プリミティブ素子
２の遅延値算出方式が Ｔｒｉｓｅ＝Ａｒ −Ｘ＋Ｂｒ ”Ｙ＋Ｏｒ（立ち上が
り遅延） Ｔｆ ａ １１＝Ａｆ −Ｘ＋Ｂｆ −Ｙ＋Ｃｆ（立ち
下がり遅延） で与えられるものとし、Ａｒ、Ｂｒ、Ｏｒ、Ａｆ。
２の遅延値算出方式が Ｔｒｉｓｅ＝Ａｒ −Ｘ＋Ｂｒ ”Ｙ＋Ｏｒ（立ち上が
り遅延） Ｔｆ ａ １１＝Ａｆ −Ｘ＋Ｂｆ −Ｙ＋Ｃｆ（立ち
下がり遅延） で与えられるものとし、Ａｒ、Ｂｒ、Ｏｒ、Ａｆ。
Ｂｆ、Ｏｆは遅延情報として与えられているものとする
。Ａｒ、Ｂｒ、Ｃｒ、Ａｆ、Ｂｆ、Ｏｆは５ＰＩＣＥ等
の回路シミュレータを用いて負荷容量、入力波形のなま
りを変化させて測定した遅延値から算出可能である。こ
こで、Ｘは負荷容量値で、Ｙは入力波形のなまりである
。Ｙは例えば−定電圧に達するのに要する時間で表現す
る。
。Ａｒ、Ｂｒ、Ｃｒ、Ａｆ、Ｂｆ、Ｏｆは５ＰＩＣＥ等
の回路シミュレータを用いて負荷容量、入力波形のなま
りを変化させて測定した遅延値から算出可能である。こ
こで、Ｘは負荷容量値で、Ｙは入力波形のなまりである
。Ｙは例えば−定電圧に達するのに要する時間で表現す
る。
プリミティブ素子１が出力する波形３を第２図に示す。
このとき、プリミティブ素子１側で出力電圧がＶＤＤの
１０％に達する時刻ＴｒｌＯと、５０％に達する時刻Ｔ
ｒ５０を記憶しておく。プリミティブ素子２の遅延値を
算出する場合、入力波形のなまりＹは、 Ｙ＝ （Ｔ ｒ ５０−Ｔ ｒ １０） ／ （０，４
ｘＶＤＤ）で与えられる。本実施例ではプリミティブ素
子２の入力波形が立ち上がりの場合を示したが、立ち下
がりの場合は、出力電圧がＶＤＤの９０％に達する時刻
Ｔｆ９０と、５０％に達する時刻Ｔｆ５０をプリミティ
ブ素子ｌ側で記憶しておくことで、同様に入力波形のな
まりを、 Ｙ＝ （Ｔｆ９０−Ｔｆ５０）／（０，４ＸＶＤＤ）で
得ることが可能である。
１０％に達する時刻ＴｒｌＯと、５０％に達する時刻Ｔ
ｒ５０を記憶しておく。プリミティブ素子２の遅延値を
算出する場合、入力波形のなまりＹは、 Ｙ＝ （Ｔ ｒ ５０−Ｔ ｒ １０） ／ （０，４
ｘＶＤＤ）で与えられる。本実施例ではプリミティブ素
子２の入力波形が立ち上がりの場合を示したが、立ち下
がりの場合は、出力電圧がＶＤＤの９０％に達する時刻
Ｔｆ９０と、５０％に達する時刻Ｔｆ５０をプリミティ
ブ素子ｌ側で記憶しておくことで、同様に入力波形のな
まりを、 Ｙ＝ （Ｔｆ９０−Ｔｆ５０）／（０，４ＸＶＤＤ）で
得ることが可能である。
第３図は、本発明におけるプリミティブ素子集合の一例
である。プリミティブ素子は以下のものから構成される
。
である。プリミティブ素子は以下のものから構成される
。
■ インバータ（素子６）
■ ＮＡＮＤゲート（素子７，８，９）■ ＮＯＲゲー
ト （素子１０，１１．１２）■ 複合ゲート（素子１
３．１４） ■ クロックドインバータ（素子１５）■ 単方向トラ
ンスファゲート（素子１６）■ 双方向トランスファゲ
ート （素子１７）一般に、０ＭＯ８構成の論理回路で
は、全ての機能素子は上記７つのプリミティブ素子の組
み合わせで記述可能である。
ト （素子１０，１１．１２）■ 複合ゲート（素子１
３．１４） ■ クロックドインバータ（素子１５）■ 単方向トラ
ンスファゲート（素子１６）■ 双方向トランスファゲ
ート （素子１７）一般に、０ＭＯ８構成の論理回路で
は、全ての機能素子は上記７つのプリミティブ素子の組
み合わせで記述可能である。
本例において、■〜■は出力ピン数が１であるが、■は
双方向ピンを２つ有している。しかし、２つの双方向ピ
ンが等しい遅延情報を有すると考えれば、プリミティブ
素子として使用可能である。
双方向ピンを２つ有している。しかし、２つの双方向ピ
ンが等しい遅延情報を有すると考えれば、プリミティブ
素子として使用可能である。
各プリミティブ素子には、トランジスタ寸法に応じてあ
らかじめ測定した遅延値算出式のパラメータを与えてお
く他に、入力値に対して出力値が反転するかの情報を与
えておく。本例では、■〜■は反転、■、■は同相であ
る。
らかじめ測定した遅延値算出式のパラメータを与えてお
く他に、入力値に対して出力値が反転するかの情報を与
えておく。本例では、■〜■は反転、■、■は同相であ
る。
第４図は、本発明におけるプリミティブ素子集合の他の
例を示している。本例では、ＦＦ等の機能もプリミティ
ブとして含まれているのが特長である。以下にプリミテ
ィブ素子集合の要素を示す。
例を示している。本例では、ＦＦ等の機能もプリミティ
ブとして含まれているのが特長である。以下にプリミテ
ィブ素子集合の要素を示す。
■ インバータ（素子１８）
■ ＮＡＮＤゲート （素子１９，２０．２１）■ Ｎ
ＯＲゲート （素子２２，２３．２４）■ 複合ゲート
（素子２５．２６） ■ クロックドインバータ（素子２７）■ 単方向トラ
ンスファゲート（素子２８）■ 双方向トランスファゲ
ート（素子２９）■ バッファ（素子３０） ■ ＡＮＤゲート （素子３１） （ＩＥ） ＯＲゲート（素子３２） ■ トライステートバッファ（素子３３）■ フリップ
フロップ（素子３４） ０ マルチプルフサ（素子３５） ■ レジスタ（素子３６） ［相］ ＲＯＭ／ＲＡＭ （素子３７）上記プリミティ
ブ素子において、フリップフロップ０はＱ、Ｑが同一の
遅延情報布するとみなす。■、■も同様に全ての出力ピ
ン及び双方向ピンが同じ遅延情報を持つとみなすことで
論理動作記述が不要となる。
ＯＲゲート （素子２２，２３．２４）■ 複合ゲート
（素子２５．２６） ■ クロックドインバータ（素子２７）■ 単方向トラ
ンスファゲート（素子２８）■ 双方向トランスファゲ
ート（素子２９）■ バッファ（素子３０） ■ ＡＮＤゲート （素子３１） （ＩＥ） ＯＲゲート（素子３２） ■ トライステートバッファ（素子３３）■ フリップ
フロップ（素子３４） ０ マルチプルフサ（素子３５） ■ レジスタ（素子３６） ［相］ ＲＯＭ／ＲＡＭ （素子３７）上記プリミティ
ブ素子において、フリップフロップ０はＱ、Ｑが同一の
遅延情報布するとみなす。■、■も同様に全ての出力ピ
ン及び双方向ピンが同じ遅延情報を持つとみなすことで
論理動作記述が不要となる。
以上説明したように本発明は、
■ プリミティブ素子の遅延値算出において、前段プリ
ミティブ素子が出力する波形のなまりを入力波形のなま
りとして利用可能なため、遅延シミュレーションにおけ
る遅延値の精度が向上する ■ プリミティブ素子の論理動作記述を必要としないた
め、遅延ライブラリ作成工数が軽減される といった効果がある。
ミティブ素子が出力する波形のなまりを入力波形のなま
りとして利用可能なため、遅延シミュレーションにおけ
る遅延値の精度が向上する ■ プリミティブ素子の論理動作記述を必要としないた
め、遅延ライブラリ作成工数が軽減される といった効果がある。
第１図は本発明の一実施例の説明図、第２図は入力波形
のなまりを算出する方法の説明図、第３図は本発明のプ
リミティブ素子集合の一例を示す図、第４図は本発明の
プリミティブ素子集合の他一 の例を示す図、第５図は回路階層におけるプリミティブ
素子の説明図、第６図は２人力ＮＡＮＤゲートの論理動
作記述例を示す図である。 １・・・・・・前段プリミティブ素子、２・・・・・・
遅延値を算出しようとしているプリミティブ素子、３・
・・・・・プリミティブ素子１が出力する波形、４・・
・・・・プリミティブ素子２が出力する波形、５・・・
・・・プリミティブ素子の負荷容量の合計を示す仮想的
な容量シンボル、６・・・・・・インバータ、７・・・
・・・２人力ＮＡＮＤゲート、８・・・・・・３人力Ｎ
ＡＮＤゲート、９・・・・・・４人力ＮＡＮＤゲート、
１０・・・・・・２人力ＮＯＲゲート、１１・・・・・
・３人力ＮＯＲゲート、１２・・・・・４人力ＮＯＲゲ
ート、１３・・・・・・複合ゲート、１４・・・・・複
合ゲート、１５・・・・・・クロックドインバータ、１
６・・・・・・単方向トランスファゲート、１７・・・
・・・双方向トランスファゲート、１８・・・・・・イ
ンバータ、１９・・・・・・２人力ＮＡＮＤゲート、２
０・・・・・・３人力ＮＡＮＤゲート、２１・・・・・
・４人力ＮＡＮＤゲート、２２・・・・・・２人力ＮＯ
Ｒゲート、２３・・・・・・３人力ＮＯＲゲート、２４
・・・・・４人力ＮＯＲゲート、２５・・・１〇− ・・・複合ゲート、２６・・・・・・複合ゲート、２７
・・・・・・クロックドインバータ、２８・・・・・・
単方向トランスファゲート、２９・・・・・・双方向ト
ランスファゲート、３０・・・・・・バッファ、３１・
・・・・・２人力ＡＮＤゲート、３２・・・・・・２人
力ＯＲゲート、３３・・・・・・トライステートバッフ
ァ、３４・・・・・・フリップフロラフ、３５・・・・
・・マルチプレクサ、３６・・・・・・・レジスタ、３
７・・・・・・ＲＡＭ、３８・・・・・・２人力ＮＡＮ
Ｄゲート、３９・・・・・・２人力ＮＡＮＤゲートの論
理動作記述。 代理人 弁理士 内 原 晋 慴 ！ 閉 箭
のなまりを算出する方法の説明図、第３図は本発明のプ
リミティブ素子集合の一例を示す図、第４図は本発明の
プリミティブ素子集合の他一 の例を示す図、第５図は回路階層におけるプリミティブ
素子の説明図、第６図は２人力ＮＡＮＤゲートの論理動
作記述例を示す図である。 １・・・・・・前段プリミティブ素子、２・・・・・・
遅延値を算出しようとしているプリミティブ素子、３・
・・・・・プリミティブ素子１が出力する波形、４・・
・・・・プリミティブ素子２が出力する波形、５・・・
・・・プリミティブ素子の負荷容量の合計を示す仮想的
な容量シンボル、６・・・・・・インバータ、７・・・
・・・２人力ＮＡＮＤゲート、８・・・・・・３人力Ｎ
ＡＮＤゲート、９・・・・・・４人力ＮＡＮＤゲート、
１０・・・・・・２人力ＮＯＲゲート、１１・・・・・
・３人力ＮＯＲゲート、１２・・・・・４人力ＮＯＲゲ
ート、１３・・・・・・複合ゲート、１４・・・・・複
合ゲート、１５・・・・・・クロックドインバータ、１
６・・・・・・単方向トランスファゲート、１７・・・
・・・双方向トランスファゲート、１８・・・・・・イ
ンバータ、１９・・・・・・２人力ＮＡＮＤゲート、２
０・・・・・・３人力ＮＡＮＤゲート、２１・・・・・
・４人力ＮＡＮＤゲート、２２・・・・・・２人力ＮＯ
Ｒゲート、２３・・・・・・３人力ＮＯＲゲート、２４
・・・・・４人力ＮＯＲゲート、２５・・・１〇− ・・・複合ゲート、２６・・・・・・複合ゲート、２７
・・・・・・クロックドインバータ、２８・・・・・・
単方向トランスファゲート、２９・・・・・・双方向ト
ランスファゲート、３０・・・・・・バッファ、３１・
・・・・・２人力ＡＮＤゲート、３２・・・・・・２人
力ＯＲゲート、３３・・・・・・トライステートバッフ
ァ、３４・・・・・・フリップフロラフ、３５・・・・
・・マルチプレクサ、３６・・・・・・・レジスタ、３
７・・・・・・ＲＡＭ、３８・・・・・・２人力ＮＡＮ
Ｄゲート、３９・・・・・・２人力ＮＡＮＤゲートの論
理動作記述。 代理人 弁理士 内 原 晋 慴 ！ 閉 箭
Claims (2)
- （１）プリミティブ素子の遅延値を算出する計算式に、
入力波形のなまりに依存する項が存在する場合、前段プ
リミティブ素子が出力する波形のなまりに関する情報を
あらかじめ記憶しておき、前記プリミティブ素子の遅延
値算出時に入力波形のなまりに関する情報として利用す
る機能を有することを特徴とした遅延シミュレータ - （２）入力値に対して出力値が同相か反転かの定義を前
記プリミティブ素子に持たせることで、論理動作記述を
必要としないようにした請求項１記載の遅延シミュレー
タ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249070A true JPH02249070A (ja) | 1990-10-04 |
| JPH0827810B2 JPH0827810B2 (ja) | 1996-03-21 |
Family
ID=13453945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071205A Expired - Fee Related JPH0827810B2 (ja) | 1989-03-22 | 1989-03-22 | 遅延シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827810B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
-
1989
- 1989-03-22 JP JP1071205A patent/JPH0827810B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827810B2 (ja) | 1996-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |