JPH02249199A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、電気的に書き込みまたは消去が可能な不揮発
性半導体メモリ装置に関する。

（従来の技術） 不揮発性半導体メモリ装置には以下に挙げるように種々
のものがある。

■マスクＲＯＭ、これは、製造段階でマスクパターンに
よって情報を書込むもので、記憶内容の変更は出来ない
。

■ＯＴ　Ｐ　（ｏｎｅ　ｔｉｍｅ　　ＰＲＯＭ）　ｏこ
れは、ヒユーズ溶断、絶縁膜の破壊、ｐｎ接合の破壊な
どを利用して一度だけ書込みが可能で消去できないＲＰ
ＯＭである。

■ＥＰＲＯＭ０これは消去可能なＦＲＯＭである。メモ
リセルの構成原理は、ＭＯＳトラツジスタのゲート絶縁
膜中に浮遊ゲートを設け、この浮遊ゲートに対して電荷
の注入、放出を行うもの、ゲート絶縁膜を二層構造（例
えばシリコン酸化膜とシリコン窒化膜）とし、その界面
のトラップ準位に電荷の注入、放出を行うもの、などが
ある。

消去を紫外線で行うものは、ＵＶＥＰＲＯＭと呼ばれ、
消去、書込み共に電気的に行うものはＥＥＰＲＯＭと呼
ばれる。

不揮発性半導体メモリ装置は、専ら読出し専用で用いら
れるため、ノイズなどで誤って書込みが行われることは
まずい。この様な誤書込みは、マスクＲＯＭでは起こら
ないが、電気的書き込みが出来るＯＴＰ、ＵＶＥＰＲＯ
Ｍ、ＥＥＰＲＯＭでは問題となる。特に、ＯＴＰでは消
去が不可能であるため、−度誤って書４かれてしまうと
二層と正しいデータに戻すことができない。

ＵＶＥＰＲＯＭおよびＥＥＰＲＯＭでは、消去が可能で
あるから書替えができるが、通常書替え回数に制限があ
るため、誤書き込みは起こらないことが好ましい。また
ＵＶＥＰＲＯＭでは紫外線で消去するため実装状態での
消去や書替えが難しく、この点でも誤書き込みが起こら
ないことが好ましい。

ＯＴＰおよびＵＶＥＰＲＯＭでは、動作時電源と書込み
時電源が異なるため、動作時に誤書き込みが生じること
はない。また誤消去はＯＴＰでは起り得ず、ＵＶＥＰＲ
ＯＭでは消去を意図して紫外線照射装置を用いることに
より初めて消去できるので、これも誤消去の問題はない
。書き込みは通常、専用のＦＲＯＭライタを用いて行わ
れる。

例えばＯＴＰやＵＶＥＰＲＯＭでは、チップ・イネーブ
ル端子によってチップをイネーブル状態とし、書き込み
電源をオンすることにより書込みを行なう。書込み端子
を持つものもある。いずれの場合も、書込み電源の電位
が所定の値にならなげれば書込はおこらない。また書込
時間が長く、その間アドレス端子、データ端子、チップ
・イネーブル端子（書込端子）をチップ外部から固定し
なければならないため、チップ外部のノイズによっでも
誤書き込みが起る可能性は少ない。

これに対してＥＥＰＲＯＭの場合は、ボード実装状態で
も消去および書き込みができるように、チップ内部に書
き込み／消去用の電源回路、アドレス・ラッチ回路、デ
ータ・ラッチ回路、書込み／消去時間設定用のタイマ回
路などを内蔵している。チップ・イネーブル端子と書き
込み端子が定められたある時間（例えば、５０〜１００
ｎｓｅｃ）仕様で定められた状態を保つと、チップは書
き込みモードであると判断するようになっている。ノイ
ズ対策としては、上述の時間が余り短いと（例えば２０
ｎｓｅｃ以下）、書き込みモトにならないという仕様に
なっている。従ってノイズによる誤書き込み対策として
は万全とは言えない。

これに対して最近、チップに対して消去コマンドや書き
込みコマンドを与えることにより書込みや消去を行うよ
うにして誤書込みや誤消去を防止する方式か提案されて
いる（　Ａｎ　Ｉ　ｎ−ｓｙｓｔｅｍＲｅｐｒｏｇｒｎ
−５ｙｓｔｅ　２５（ｉｋ　０ＭＯ３Ｆ１ａ５ｈ　Ｍｅ
ｍｏｒｙ　。

Ｖｉｒｇｉｌ　Ｎｉ１ｅｓ　　Ｋｙｎｅｔｔ　ｅｔ　ａ
ｌ、１９８８１ｓｓｃｃ　Ｄｉｇｅｓｔｏｆ　Ｔｅｃｈ
ｎｉｃａｌ　Ｐａｐｅｒｓ　、　ｐ１３２）　ｏ　この
方式では、コマンドはデータ・ピンから人力する。また
他の方式として、アドレス・ピンまたはデータ・ピンか
らコマンド・コードを何度か入力してその連続したコー
ドにコマンドとしての意味があるとそのコマンドに応じ
たモードになると言う方式も提案されている。この方式
では、通常のＥＥＦＲＯＭに比べてノイズによる誤書込
みや誤消去が起りにくくなる。ところが通常、ＥＥＰＲ
ＯＭはアドレスおよびデータの入力時にこれをチエツク
する機能を有しない。このことはＥＥＦＲＯＭに限らず
、ＵＶＥＰＲＯＭやＱＴＰについてもいえることである
。従って誤番地に誤データを書込む（或いは消去する）
ということが起こり得る。またＥＥＰＲＯＭ、ＵＶＥＰ
ＲＯＭおよびＯＴＰのすべてにいえることであるが、チ
ップに対して書込或いは消去を指示した時に、そのチッ
プが動作していることを確認する手段がない。

（発明が解決しようとする課題） 以上のようにこれまで、電気的書込み可能な不揮発性半
導体メモリ装置での誤書込み、誤消去に対する対策は十
分ではない、という聞届があった。

本発明は上記の点に鑑みなされたもので、誤書込み、誤
消去を確実に防止できる電気的書込み可能な不揮発性半
導体メモリ装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は第］に、前述したモード設定のためのコマンド
入力方式に加え、書込みたい或いは消去したいアドレス
及びデータをそれぞれ複数回人力し、入力された複数の
アドレス及び複数のデ夕の一致を検出する手段をメモリ
・チップ内に備え、複数回ずつ入力されるコマンド、ア
ドレス及びデータの一致を検出して初めて書込みまたは
消去を実行するようにしたことを特徴とする。具体的に
は、メモリ・チップ内に、外部から与えられるコマンド
を解読するコマンド・デコーダ及び複数回入力されるコ
マンドの一致を検出するコマンド−数構出手段を備え、
また複数回ずつ入力されるアドレス、データの一致を検
出するために、アドレス・ラッチ回路、アドレス−数構
出手段、デ−タ・ラッチ回路、データ一致検出手段など
を備える。

本発明は第２に、外部プロセッサとの間で信号のやりと
りを行って、コマンド、アドレス及びブタが正確にメモ
リ・チップに受は取られていることを外部プロセッサに
確認して貰うことにより、書込みまたは消去を実行する
ようにしたことを特徴とする。具体的には、メモリ・チ
ップ内にコマンド・デコーダ、コマンド・レジスタ、ア
ドレス・ラッチ回路及びデータラッチ回路、更にこれら
に保持された入力されたコマンド、アドレス及びデータ
をデータ・バッファを介して外部プロセッサに送信する
ためのマルチプレクサ等を備え、外部プロセッサには送
受信したコマンドの一致を検出する手段、送受信したア
ドレスの一致を検出する手段及び送受信したデータの一
致を検出する手段を備える。

（作　用） 第１の発明によれば、コマンド入力によってモード設定
した後、アドレス及びデータを何度か入力してそれらが
一致しないと書込み或いは消去を行わないため、誤書込
み或いは誤消去の確率は大きく低減される。

第２の発明によれば、プロセッサとのやりとりでプロセ
ッサ側でコマンド２．アドレス及びデータの確認を行っ
てから書込み或いは消去を行うのでやはり、誤書込み或
いは誤消去の確率は大きく低減される。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のＥＥＰＲＯＭの書込みまたは消去
のプログラム手順を示す。モード設定を指示するコマン
ド・コードをこの実施例では第１〜第３のステップによ
り入力する。コマンド・コードが妥当でない場合は、リ
ジェクトされる。

この場合例えば、リジェクト・コードが内部で生成され
これがデータ・バッファを介して外部に出力されるよう
にする。コマンドが妥当である場合にモード設定がなさ
れ、アドレス及びデータがそれぞれ２度ずつ入力される
。メモリ・チップ内では入力された２度ずつのアドレス
及びデータが一致しているか否かが検出され、一致して
いない場合には、リジェクトされる。この場合も例えば
リジェクト・コードが生成されて外部に出力されるよう
にする。アドレス及びデータが一致した場合に初めて設
定されたモードの実行がなされる。

データ出力端子から出力されるリジェクト・コドは、プ
ロセッサにポーリングしてもらい、リジェクト・コード
を読みとってもらう。或いは別に端子を設けておき、リ
ジェクトの場合はその端子を“Ｌ”レベルまたは”Ｈ”
　レベルとすることで、誤りの確認が出来るようにする
。

第２図は、第１図で示した手順を実現するためのＥＥＦ
ＲＯＭの要部構成を示す。メモリセルアレイ１．アドレ
ス・バッファ２．アドレス・ラッチ３．アドレス・デコ
ーダ４．データ人力バッファ５．データ・ラッチ６、書
込み／消去回路７゜センスアンプ８．出力バッファ９は
、通常どの様なＥＥＰＲＯＭにもあるものである。この
他この実施例では、コマンド・デコーダ１１及びコマン
ド・レジスタ１２が設けられている。コマンド・デコー
ダ１］は、外部から入力されるコマンド・コードを解読
し、そのシーケンスが妥当か否かをチエツクする機能を
有する。コマンド・コードか妥当でない場合はコマンド
・デコーダ１１は例えば“Ｈ″レベル第１のリジェクト
信号を出力する。この第１のりジエクト信号は、ＯＲゲ
ート１７を介してリジェク！・・コード発生回路１０を
駆動してリジェクト・コードを発生する。発生したリジ
ェクト・コードはマルチプレクサ１０を介し、出力バッ
ファア９を介して外部に出力される。

アドレス・バッファ２とアドレス・ラッチ３の間にはス
イッチ１３が設ζノられ、アドレス・バッファ２のアド
レスとアドレス・ラッチ３内のアドレスの一致検出を行
うアドレス−数構出回路１４が設けられている。即ち第
１番目の入力アドレスはアドレス・バッファ２を介し、
スイッチ１３を介してアドレス・ラッチ３に取り込まれ
る。その後スイッチ１３はオフとなり、アドレス・バッ
フ］３ ァ２とアドレス・ラッチ３とは切離される。２番目のア
ドレスが入るとこれはアドレス・バッファ２を介してア
ドレス−数構出回路１４に送られる。

アドレス−数構出回路１４は、１番目のアドレスと２番
目のアドレスの一致検出を行い、一致していない場合に
は第２のリジェクト信号を発生する。

この第２のリジェクト信号もリジェクト・コード発生回
路１９を駆動してリジェクト・コードを発生させる。

データ人力バッファ５とデータ・ラッチ６の間にも同様
にスイッチ１３が設けられ、データ人力バッファ５のデ
ータとデータ争ラッチ６内のデータの一致検出を行うア
ドレス−数構出回路１６が設けられている。これにより
アドレスと同様に第１番目のデータ入力と第２番目のデ
ータ入力の一致か検出される。これらのデータが一致し
ていない場合には第３のリジェクト信号を発生する。こ
の第３のリジェクト信号もリジェクト・コード発生回路
１９を駆動してリジェクト・コードを発生させる。

コマンド・レジスタ１２のデータは、ＡＮＤゲート２０
のひとつの入力端子に入力される。

ＡＮＤゲート２０のもうひとつの入力端子には、第１〜
第３のりジェクト信号が入力されるＯＲゲート１７の出
力をインバータ１８を通して反転した信号が入力される
。第１〜第３のりジェクト信号がすべて“Ｌ”レベルで
ある場合に初めてＡＮＤゲート２０は成立する。換言す
れば、ＡＮＤゲト２０は、アドレス、データと共に複数
回入力されるコマンドの一致検出を行っていることにな
る。そしてＡＮＤゲート２０に出力が得られると、これ
が実行回路２１に入り、この実行回路２１によって書き
込み／消去回路７が制御されて、書き込み又は消去が行
なわれる。

こうしてこの実施例によれば、書き込むべき或いは消去
すべきアドレスおよびデータの確認をメモリ・チップ自
身か内部で行うことにより、誤書き込み或いは誤消去の
ない信頼性の高いＥＥＰＲＯＭを得ることができる。

第３図は、プロセッサとメモリとの間で信号の一夕を確
認してから書込み又は消去を行なうようにした実施例の
ＥＥＰＲＯＭでの制御手順を示している。第４図はその
様な制御を行なうためのメモリの要部構成を示している
。第４図において、第２図と対応する部分には第２図と
同一符号を付して詳細な説明は省略する。第２図と比較
して明らかなようにメモリ構成は、−数構出回路などが
ない簡単なものになっている。コマンド・レジスタ１２
の内容１アドレス・ラッチ３の内容およびデータ・ラッ
チ６の内容はいずれも、マルチプレクサ９を介し、出力
バッファ１０を介して外部に出力されるようになってい
る。

この実施例では、プロセッサが主体的に命令の発信１判
断を行なう。すなわち第３図に示すように、プロセッサ
はまず、コマンドを発信する。メモリ・チップはこれを
受信してプロセッサに返信する。プロセッサでは送信し
たコマンドと返信されたコマンドの一致検出を行ない、
一致が検出された場合に次にアドレスおよびデータを発
信する。

メモリ・チップはこれらのアドレスおよびデータを受信
して返信する。プロセッサではこれらの送受信アドレス
および送受信データの一致検出を行ない、一致が検出さ
れたら実行が可能か否かの問い合わせを発する。これを
受信したメモリ・チップから、実行準備済みの返信があ
るとプロセッサはこれを判断して実行命令を発する。こ
の実行命令を受けてメモリ・チップでは、書込みまたは
消去を実行する。メモリ・チップからは“実行中”の信
号がプロセッサに堡信される。“実行中”の信号が返信
されない場合は再度実行命令を発信する。“実行中”の
信号を受信してプロセッサによる書込みまたは消去の制
御サイクルは終了する。

尚、コマンドの送受信とアドレス、データの送受信との
順序を入れ替えても、差し支えない。

この実施例によっても、コマンド、アドレスおよびデー
タをプロセッサ側で確認してから書込または消去を実行
することによって、誤書き込みや誤消去を防止すること
ができる。

実施例では、ＥＥＦＲＯＭを説明したが、本発明はＯＴ
ＰやＵＶＥＰＲＯＭにも同様に適用することが可能であ
る。

［発明の効果］ 以上述べたように本発明によれば、書込みまたは消去に
際してデータおよびアドレスの確認を行なう機能を付加
することにより、誤書き込みや誤消去を防止するように
した信頼性の高い不揮発性半導体メモリ装置を提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＥＰＲＯＭの制御手順を
示す図、 第２図はそのＥＥＰＲＯＭの要部構成を示す図、第３図
は他の実施例のＥＥＰ’ＲＯＭの制御手順を示す図、 第４図はそのＥＥＰＲＯＭの要部構成を示す図である。 ］・・・メモリセルアレイ、２・・・アドレス・バッフ
ァ、３・・・アドレス・ラッチ回路、５・・・データ人
力バッファ、６・・・データ・ラッチ回路、７・・・書
き込み／消去回路、８・・・センスアンプ、９・・・出
力バッファ、１０・・・マルチプレクサ、１１・・・コ
マンド・デコーダ、１２・・・コマンド・レジスタ、１
３・・スイッチ、１４・・・アドレス−数構出回路、１
５・・・スイッチ、１６・・・データ一致検出回路、１
７・・・ＯＲゲート、１８・・・インバータ、１９・・
・リジェクト・コード発生回路、２０・・・ＡＮＤゲー
ト、２１・・・実行回路。

Claims (3)

【特許請求の範囲】
1. （１）電気的に書き込みまたは消去可能な不揮発性半導
   体メモリ装置において、 複数回入力されるアドレスの一致を検出する手段と、 複数回入力されるデータの一致を検出する手段と、 これらの一致検出手段により書き込みまたは消去を実行
   させる手段と、 を有することを特徴とする不揮発性半導体メモリ装置。
2. （２）電気的に書き込みまたは消去可能な不揮発性半導
   体メモリ装置において、 外部から入力される書込み／消去のモード設定用のコマ
   ンド・コードを解読し、コマンド・コードが妥当でない
   場合に第１のリジェクト信号を発生するコマンド・デコ
   ーダと、 このコマンド・デコーダにより解読される複数回入力さ
   れたコマンドの一致を検出するコマンド一致検出手段と
   、 アドレス・バッファを介して取り込まれてアドレス・ラ
   ッチ回路に保持されたアドレスと、引き続き入力された
   アドレスとの一致を検出し、不一致の場合に第２のリジ
   ェクト信号を発生するアドレス一致検出手段と、 データ・バッファを介して取り込まれてデータ・ラッチ
   回路に保持されたデータと、引き続き入力されたデータ
   との一致を検出し、不一致の場合に第３のリジェクト信
   号を発生するするデータ入カ一致検出手段と、 前記第１ないし第３のリジェクト信号からリジェクト・
   コードを発生する手段と、 前記リジェクト・コードをデータバスに出力するための
   マルチプレクサと、 前記第１ないし第３のリジェクト信号がない場合に前記
   コマンド・コードで設定されたモードを実行すべく書込
   み／消去回路を制御する実行回路と、 を有することを特徴とする不揮発性半導体メモリ装置。
3. （３）電気的に書込みまた消去が可能な不揮発性半導体
   メモリ装置において、 プロセッサから送信される書込み／消去のモード設定用
   のコマンド・コードを解読するコマンド・デコーダと、 前記プロセッサから送信されるアドレスを保持するアド
   レス・ラッチ回路と、 前記プメロセッサから送信されるデータを保持するデー
   タ・ラッチ回路と、 これらの回路に保持されている入力されたアドレス、入
   力されたデータおよび入力されたコマンドをプロセッサ
   に返信すべくデータバスに出力するためのマルチプレク
   サとを有し、 前記プロセッサが送受信コマンド、送受信アドレス、お
   よび送受信データの一致検出を行って初めて書込みまた
   は消去が実行されるようにしたことを特徴とする不揮発
   性半導体メモリ装置。