JPH02249276A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02249276A JPH02249276A JP1071109A JP7110989A JPH02249276A JP H02249276 A JPH02249276 A JP H02249276A JP 1071109 A JP1071109 A JP 1071109A JP 7110989 A JP7110989 A JP 7110989A JP H02249276 A JPH02249276 A JP H02249276A
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- concentration impurity
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の構造に関する。
［従来の技術１
従来の半導体装置は第二図に示すような構造をしていて
、一般にラテラル型の０ＭＯ８と呼ばれる高耐圧素子の
構造で、１は半導体基板、３は第一導電型の高濃度不純
物拡散層、４は第二導電型の低濃度不純物拡散層、５は
ゲート電極、６は配線、７は保護膜、８は層間絶縁膜、
９はゲート絶縁膜をそれぞれ示している。
、一般にラテラル型の０ＭＯ８と呼ばれる高耐圧素子の
構造で、１は半導体基板、３は第一導電型の高濃度不純
物拡散層、４は第二導電型の低濃度不純物拡散層、５は
ゲート電極、６は配線、７は保護膜、８は層間絶縁膜、
９はゲート絶縁膜をそれぞれ示している。
［発明が解決しようとする課題］
しかし前述の従来構造では、高耐圧化しようとすればゲ
ートから第二導電型の低濃度不純物拡散層にくるまれて
いない高濃度不純物拡散層（ドレイン）までの距離を、
第二導電型の低濃度不純物拡散層にくるまれている高濃
度不純物拡散層（ソ−ス）からの空乏層の厚さ以上にデ
ザインする必要があり、平面的に相当な面積を有し、集
積化がむずかしいという間ｕ点を有する。
ートから第二導電型の低濃度不純物拡散層にくるまれて
いない高濃度不純物拡散層（ドレイン）までの距離を、
第二導電型の低濃度不純物拡散層にくるまれている高濃
度不純物拡散層（ソ−ス）からの空乏層の厚さ以上にデ
ザインする必要があり、平面的に相当な面積を有し、集
積化がむずかしいという間ｕ点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ８を提供することにある。
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯ８を提供することにある。
徴とする。
［作用］
本発明の上記の構成によれば、ゲート・ドレイン間の距
離を半導体基板内に稼ぐことができるため極端に高集積
化することが可能となる。
離を半導体基板内に稼ぐことができるため極端に高集積
化することが可能となる。
［課題を解決するための手段］
本発明の半導体装置は、
ａ）半導体基板上に少なくとも一つ以上の溝を有し、
ｂ）該溝を隔てて第一導電型の高濃度不純物拡散層を有
し、 Ｃ）該第一導電型の高濃度不純物拡散層の片側はこれを
囲むように第二導電型の低濃度不純物拡散層を有し、 ｄ）該第二導電型の低濃度不純物拡散層にオーバーラツ
プしてゲート絶縁膜を介してゲート電極を有し、 ｅ）前記溝は絶縁物で埋められて成ることを特［実施例
１ 以下実施例に基づき詳細に説明する。第−図及び第２図
は、本発明の実施例における半導体装置の実施例を示す
主要断面図で、１は半導体基板、２は絶縁膜、３は第一
導電型の高濃度不純物拡散層、４は第二導電型の低濃度
不純物拡散層、５はゲート電極、６は配線、７は保護膜
、８は層間絶縁膜、９はゲート絶縁膜をそれぞれ示して
いる。
し、 Ｃ）該第一導電型の高濃度不純物拡散層の片側はこれを
囲むように第二導電型の低濃度不純物拡散層を有し、 ｄ）該第二導電型の低濃度不純物拡散層にオーバーラツ
プしてゲート絶縁膜を介してゲート電極を有し、 ｅ）前記溝は絶縁物で埋められて成ることを特［実施例
１ 以下実施例に基づき詳細に説明する。第−図及び第２図
は、本発明の実施例における半導体装置の実施例を示す
主要断面図で、１は半導体基板、２は絶縁膜、３は第一
導電型の高濃度不純物拡散層、４は第二導電型の低濃度
不純物拡散層、５はゲート電極、６は配線、７は保護膜
、８は層間絶縁膜、９はゲート絶縁膜をそれぞれ示して
いる。
ラテラル型のＤＭＯ８では、第二導電型の低濃度不純物
拡散層にくるまれていない高濃度不純物拡散層（ドレイ
ン）と第二導電型の低濃度不純物拡散層にくるまれてい
る高濃度不純物拡散層（ソース）が存在し、第二導電型
の低濃度不純物拡散層をチャンネルとしてゲート絶縁膜
を介してゲート電極をオーバーラツプして形成する。本
実施例ではゲート端からドレインの距離を基板方向にと
っており、ソースからの空乏層の広がりの影響を受けに
くくなっている。そのため高密度の集積化がおこなわれ
ている。
拡散層にくるまれていない高濃度不純物拡散層（ドレイ
ン）と第二導電型の低濃度不純物拡散層にくるまれてい
る高濃度不純物拡散層（ソース）が存在し、第二導電型
の低濃度不純物拡散層をチャンネルとしてゲート絶縁膜
を介してゲート電極をオーバーラツプして形成する。本
実施例ではゲート端からドレインの距離を基板方向にと
っており、ソースからの空乏層の広がりの影響を受けに
くくなっている。そのため高密度の集積化がおこなわれ
ている。
つぎに、本構成を実現するための工程を説明する。まず
半導体基板として、例えばＮ型シリコン基板に垂直に溝
を形成し、化学気層成長法（ＣＶＤ）によって絶縁物と
して、例えば酸化シリコンを成長させ、エッチバックに
よって溝内にのみ残す。この際絶縁物としては酸化シリ
コンに限定されるわけではない。
半導体基板として、例えばＮ型シリコン基板に垂直に溝
を形成し、化学気層成長法（ＣＶＤ）によって絶縁物と
して、例えば酸化シリコンを成長させ、エッチバックに
よって溝内にのみ残す。この際絶縁物としては酸化シリ
コンに限定されるわけではない。
ついで、ソースを形成したい任意の溝に囲まれた領域に
第一導電型の不純物としてＰ型の例えばボロンを拡散す
る。この際不純物はボロンに限定されるわけではない。
第一導電型の不純物としてＰ型の例えばボロンを拡散す
る。この際不純物はボロンに限定されるわけではない。
ついで、溝のソースに接する面の絶縁物を第一導電型の
不純物の深さより若干深くなるようにエツチング除去し
、ゲート絶縁物として酸化膜を形成する。この際ゲート
絶縁膜は酸化膜に限定されるわけではない。
不純物の深さより若干深くなるようにエツチング除去し
、ゲート絶縁物として酸化膜を形成する。この際ゲート
絶縁膜は酸化膜に限定されるわけではない。
ついで、ゲート材料として多結晶シリコン膜をＣＶＤに
よって形成し、エツチングしてゲート電極を形成する。
よって形成し、エツチングしてゲート電極を形成する。
ゲート材料も多結晶シリコンに限定されるわけではない
。
。
ついで、第二導電型の不純物としてＮ型の例えば砒素を
ソース及びドレイン領域に拡散する。この際不純物は砒
素に限定されるわけではない。
ソース及びドレイン領域に拡散する。この際不純物は砒
素に限定されるわけではない。
ついで、配線や保護膜を形成して半導体装置が完成する
。
。
ここでは不純物を限定してＮチャンネル型の素子を形成
しているが、第−及び第二導電型の不純物が入れ替わっ
てもＰチャンネル型の素子が形成される。
しているが、第−及び第二導電型の不純物が入れ替わっ
てもＰチャンネル型の素子が形成される。
また、ゲートは第２図の用に溝中に埋め込み形成するこ
とも可能である。
とも可能である。
以上のような構成によって、ゲートからドレインの距離
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
［発明の効果］
以上述べたように本発明によれば、溝に沿って空乏層が
広がるために、ゲート・ドレイン間の距離を半導体基板
内に稼ぐことができるため極端に高集積化することが可
能となった。また溝は隣接する素子を分離する効果もあ
り、高信頼性の半導体装置を得た。
広がるために、ゲート・ドレイン間の距離を半導体基板
内に稼ぐことができるため極端に高集積化することが可
能となった。また溝は隣接する素子を分離する効果もあ
り、高信頼性の半導体装置を得た。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図は、本発明の半導体装置の一実施例を示す主要断
面図。 第３図は、従来の半導体装置を示す主要断面図。 半導体基板 絶縁物 第一導電型の高濃度不純物拡散層 第二導電型の低濃度不純物拡散層 ゲート電極 配線 保護膜 眉間絶縁膜 ゲート絶縁膜 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
面図。 第２図は、本発明の半導体装置の一実施例を示す主要断
面図。 第３図は、従来の半導体装置を示す主要断面図。 半導体基板 絶縁物 第一導電型の高濃度不純物拡散層 第二導電型の低濃度不純物拡散層 ゲート電極 配線 保護膜 眉間絶縁膜 ゲート絶縁膜 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名
Claims (1)
- （１）ａ）半導体基板上に少なくとも一つ以上の溝を有
し、 ｂ）該溝を隔てて第一導電型の高濃度不純物拡散層を有
し、 ｃ）該第一導電型の高濃度不純物拡散層の片側はこれを
囲むように第二導電型の低濃度不純物拡散層を有し、 ｄ）該第二導電型の低濃度不純物拡散層にオーバーラッ
プしてゲート絶縁膜を介してゲート電極を有し、 ｅ）前記溝は絶縁物で埋められて成ることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071109A JPH02249276A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071109A JPH02249276A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249276A true JPH02249276A (ja) | 1990-10-05 |
Family
ID=13451058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071109A Pending JPH02249276A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770687A1 (fr) * | 1997-11-04 | 1999-04-30 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| US6177704B1 (en) * | 1997-09-26 | 2001-01-23 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device containing a lateral MOS transistor |
| WO2004112101A2 (de) | 2003-06-12 | 2004-12-23 | Infineon Technologies Ag | Feldeffekttransistor, insbesondere doppelt diffundierter feldeffekttransistor, sowie herstellungsverfahren |
| US7354827B2 (en) | 2004-04-06 | 2008-04-08 | Samsung Electronics Co., Ltd. | Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same |
-
1989
- 1989-03-23 JP JP1071109A patent/JPH02249276A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177704B1 (en) * | 1997-09-26 | 2001-01-23 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device containing a lateral MOS transistor |
| FR2770687A1 (fr) * | 1997-11-04 | 1999-04-30 | Motorola Semiconducteurs | Dispositif a semiconducteur lateral et son procede de formation |
| WO2004112101A2 (de) | 2003-06-12 | 2004-12-23 | Infineon Technologies Ag | Feldeffekttransistor, insbesondere doppelt diffundierter feldeffekttransistor, sowie herstellungsverfahren |
| US7767528B2 (en) | 2003-06-12 | 2010-08-03 | Infineon Technologies Ag | Field effect transistor and fabrication method |
| US7354827B2 (en) | 2004-04-06 | 2008-04-08 | Samsung Electronics Co., Ltd. | Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same |
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